JPH066151A - 高周波半導体装置 - Google Patents

高周波半導体装置

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JPH066151A
JPH066151A JP4158266A JP15826692A JPH066151A JP H066151 A JPH066151 A JP H066151A JP 4158266 A JP4158266 A JP 4158266A JP 15826692 A JP15826692 A JP 15826692A JP H066151 A JPH066151 A JP H066151A
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frequency
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Seigo Sano
征吾 佐野
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Fujitsu Quantum Devices Ltd
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Fujitsu Ltd
Fujitsu Quantum Devices Ltd
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Abstract

(57)【要約】 【目的】本発明は、高周波半導体装置に関し、発振現象
の発生を防止することを目的とする。 【構成】並列に接続される複数の半導体チップの入力側
の線路と出力側の線路の少なくとも一方にある並列な線
路間を、１本又は複数本の導電性ワイヤによって接続す
ることを含み構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、デジタル通信などに使用される半導体固体
電力素子を備えたマイクロ波帯等の高周波半導体装置に
関する。
【０００２】近年の情報量の拡大にともない、その情報
通信に使用する無線伝送方式は256QAM通信に代表される
デジタル通信方式が主流になっている。その際、伝送装
置内に使用されるGaAsFET 等の半導体固体電力素子は高
出力化が必要とされ、その手段としては複数個の半導体
素子を並列動作させて電力を合成している。
【０００３】
【従来の技術】複数個のGaAsFET 等の半導体チップを備
えた従来の高周波高出力用半導体装置の平面図を図４
(a),(b) に示す。
【０００４】図４(a) において符号４１は、導電性の筐
体で、入力側から出力側にかけた筐体４１の上には、入
力信号を２経路に分配する電力分配器４２と、分配され
たそのストリップ線路に金線４３を介して接続される２
つの入力整合回路４４，４５と、各入力整合回路４４，
４５に金線４６を介して接続される半導体チップ４７，
４８と、各半導体チップ４７，４８の出力側に金線４９
を介して接続される出力整合回路５０，５１と、それら
の出力整合回路５０，５１に金線５２を介して繋げられ
る電力合成器５３とが取付けられている。
【０００５】この場合の入力整合回路４４，４５及び出
力整合回路５０，５１は、半導体チップ４７，４８に接
続される平行平板コンデンサと、金線４３，４９からな
るインダクタとにより構成された集中定数型のものであ
る。
【０００６】図４(b) において符号５４は、導電性の筐
体で、この筐体５４の上には、電力分配器を兼ねた入力
整合回路５５と、分配されたストリップ線路に金線５６
を介して接続される２個の半導体チップ５７，５８と、
各半導体チップ５７，５８の出力側に金線５９を介して
接続された出力整合回路６０とが取付けられ、その出力
整合回路６０は電力合成器を兼ねている。
【０００７】この場合、電力分配器を兼ねた入力整合回
路５５と、電力合成器を兼ねた出力整合回路６０は、そ
れぞれ金線によるインダクタを有しておらず、λg/４線
路（λg ; 管内波長）のインピーダンス変換性を利用し
た分布定数型となっている。
【０００８】
【発明が解決しようとする課題】しかし、これらの装置
によれば、信号を分配、合成する並列回路が並列共振回
路となり、入力信号よりも低い周波数の信号が発生する
現象、いわゆる発振の現象が生じることがあり、歩留り
低下の原因となる。
【０００９】この発振現象によれば、図５（ａ）に例示
するように、基本波スペクトルｆ0よりも低周波数側、
例えばｆ0 が１０GHz の場合に数百MHz 〜数GHz の範囲
にスペクトルが見られるようになり、これにより出力電
力が低下したり、その周波数帯を使用する他の回路に悪
影響を及ぼすことになる。
【００１０】本発明は、このような問題に鑑みてなされ
たものであって、発振現象の発生を防止して歩留りの向
上に寄与できる高周波半導体装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記した課題は、並列に
接続される複数の半導体チップの入力側のストリップ線
路と出力側のストリップ線路の少なくとも一方にある並
列なストリップ線路間を、１本又は複数本の導電性ワイ
ヤによって接続することを特徴とする高周波半導体装置
により達成する。
【００１２】または、図１に例示するように、入力端IN
に入力した信号を複数のストリップ線路に分配する電力
分配器２と、前記電力分配器２に接続されてインピーダ
ンスを整合する複数の入力整合回路４，５と、前記入力
整合回路４，５に並列接続される複数の半導体チップ
７，８と、前記半導体チップ７，８の各々の出力側に接
続されてインピーダンスを整合する複数の出力整合回路
１０，１１と、複数の前記出力整合回路１０，１１に接
続されて出力端OUT に信号を合成する電力合成器１４
と、前記電力分配器２、前記入力整合回路４，５、前記
半導体チップ７，８、前記出力整合回路１０，１１及び
前記電力合成器１４により形成される並列な各回路の相
互間を繋げる導電性ワイヤ１５とを備えたことを特徴と
する高周波半導体装置によって達成する。
【００１３】または、図３に例示するように、入力端に
入力した信号を複数のストリップ線路に分配し、かつ、
インピーダンスを整合する入力整合回路２２と、前記入
力整合回路２２に並列接続される複数の半導体チップ２
４，２５と、前記半導体チップ２４，２５の各々の出力
側に接続されてインピーダンスを整合し、かつ、前記半
導体チップ２４，２５から出力された信号を合成する出
力整合回路２７と、前記入力整合回路２２、前記半導体
チップ２４，２５及び前記出力整合回路２７により形成
される並列な各回路の相互間を繋げる導電性ワイヤ２８
とを備えたことを特徴とする高周波半導体装置によって
達成する。
【００１４】
【作 用】発振現象のメカニズムは次のようにして生じ
ると考えられる。一般に、図４に示すような電力増幅装
置において見られる発振時のスペクトルは図５に示すよ
うに、入力信号の基本波長をf0とすると、f0以外の周波
数で発振スペクトルが見られる。
【００１５】このような種類の発振現象はパラメトリッ
ク発振と考えられる。これは、Manle-Roweの法則により
説明できる。この法則は、例えば非線型リアクタンスに
f1、f2及びf3（f3＝f1＋f2）の周波数を持つ三つの電力
Ｐ1 、Ｐ2 及びＰ3 を加えた場合、周波数と電力の間に
は次式(1),(2) の関係がなりたつというものである。
【００１６】 Ｐ3 ／Ｐ1 ＝−f3／f1＝−（１＋f2／f1） …… (1) Ｐ3 ／Ｐ2 ＝−f3／f2＝−（１＋f1／f2） …… (2) 発振現象を考える際に、今、周波数f3の電力Ｐ3 だけが
非線型リアクタンスに入力した仮定し、周波数f1に共振
する回路があるとすれば、f3を励振源として、f3＝f1＋
f2の関係にある周波数f1、f2の両方で発振を生じる可能
性がある。
【００１７】上述した現象を図４(a) の従来回路に置き
換えると、図５(b) に示すGaAsFETの等価回路におい
て、非線型リアクタンスはＣgs、Ｃgdであり、共振回路
は整合回路中のインダクタ、キャパシタ、およびデバイ
スを収めている筐体の浮遊容量や寄生素子により構成さ
れる（例えば、並列共振回路）。
【００１８】デバイスの設計時に発振現象を考慮できな
い理由は、浮遊容量や寄生素子の値を正確に捕らえられ
ないためである。このため、あるデバイスは発振しなか
ったり、あるものは発振することになり、これにより製
造の歩留りを低下させる。
【００１９】今、４GHz 用の増幅器を作製し、もし、並
列回路に１GHz で共振する並列共振回路ができていたと
すると、４GHz の周波数の信号を励振源として、１GHz
と３GHz で発振現象が起こることになる。
【００２０】以上が、発振現象のメカニズムである。こ
のような発振を防止する本発明によれば、並列に接続さ
れる半導体チップの各々の入出力側に接続される電力分
配器や整合回路、電力合成器、ワイヤ等の各回路の相互
間を導電性ワイヤにより繋げるようにしている。
【００２１】ここで発振する条件は、ｆ＝√（１／Ｌ
Ｃ）であるが、導電性ワイヤのインダクタ成分によって
Ｌが変化し、その共振回路が消滅される。なお、導電性
ワイヤは、増幅周波数において高インピーダンスを有す
れば、整合回路に影響はなく、しかも増幅器の出力特性
に悪影響を与えない。
【００２２】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１(a) は、本発明の第１実施例装置を示す平面図、同
図(b) は、その等価回路図である。
【００２３】図１(a) において符号１は、銅製の筐体
で、入力側から出力側にかけたその筐体１の上には、入
力信号を２つの経路に分配する電力分配器２と、分配さ
れた各ストリップ線路に金線３を介して接続される集中
定数型の入力整合回路４，５と、入力整合回路４，５の
それぞれに金線６を介して接続されるマイクロ波増幅用
半導体チップ７，８と、各半導体チップ７，８の出力側
に金線９を介して接続される集中定数型の出力整合回路
１０，１１と、出力整合回路１０，１１のインダクタと
なる金線１２を介して各出力整合回路１０，１１に接続
される電力合成器１４とが取付けられている。
【００２４】１５は、入力端INから出力端OUT にかけて
配置される並列なストリップ線路を繋げる直径数十μｍ
程度の高インピーダンスの金線で、この金線１５は、並
列となるそれぞれの電力分配器２、入力整合回路４，
５、出力整合回路１０，１１、電力合成器１４のいずれ
かの１箇所又は複数箇所を相互に繋げるように構成され
ている。
【００２５】上記した電力分配器２は、下面がCu／Au膜
により覆われた誘電体基板２ａの上面にCu／Au膜よりな
るＹ字状の配線パターン２ｂを有してなるもので、その
入力端INの入力信号を２つに分配するように構成されて
いる。
【００２６】また、上記した入力整合回路４，５と出力
整合回路１０，１１は、それぞれ下面がCu／Au膜に覆わ
れたセラミック、テフロン等の誘電体基板１６の上に矩
形状のCu／Au電極４ａ，５ａ，１０ａ，１１ａを形成し
てなるもので、これらによってインピーダンス整合用の
平行平板コンデンサＣ1 ，Ｃ2 が形成され、また、これ
に接続される金線３，６，９，１２によりインダクタＬ
11，Ｌ12，Ｌ21, Ｌ22が形成され、これにより入力整合
回路４，５及び出力整合回路１０，１１は集中定数型と
なっている。
【００２７】半導体チップ７，８は、GaAsFET を有する
電力増幅用デバイスで、この半導体チップ７，８のソー
スは下面に引き出されて筐体１に導通し、また、そのゲ
ートは上面の入力側に引き出され、ドレインは出力側に
引き出され、ゲートとドレインはそれぞれ入力整合回路
４，５及び出力整合回路１０，１１のCu／Au電極４ａ，
５ａ，１０ａ，１１ａの入力側、出力側に接続されてい
る。
【００２８】上記した電力合成器１４は、下面がCu／Au
膜に覆われた誘電体基板１４ａと、その上面に形成され
たCu／Au膜よりなるＹ字状の配線パターン１４ｂを有し
てなるもので、出力整合回路１０，１１から金線１２を
通して伝達された信号を出力端OUT で合成するように構
成されている。
【００２９】以上の半導体装置の等価回路は図１(b) に
示すようになり、並列に接続された２つの回路は、入力
端INと出力端OUT の間のストリップ線路で金線１５によ
って相互に一箇所又は複数箇所接続されている。このた
め、半導体装置において、浮遊容量や寄生素子等により
生じる共振回路は、発振の周波数ｆは、ｆ＝１／√（Ｌ
Ｃ）となるが、その金線１５によりＬ成分が変化し、し
かも、並列回路によって形成されループ状の発振回路が
消滅するので、発振が生じなくなる。
【００３０】この場合、その金線１５は、増幅周波数に
おいて高インピーダンスのストリップ線路であって、整
合回路に影響はなく、増幅器の出力特性が悪化すること
はなく、入力信号の周波数をｆ0 とすると、図２に示す
ような発振スペクトルのない周波数特性が得られる。
【００３１】（ｂ）本発明の第２実施例の説明 図３(a) は、本発明の第２実施例を示す平面図、同図
(b) は、その等価回路図である。
【００３２】図３(a) において符号２１は、導電性の筐
体で、この筐体２１の上には、電力分配器を兼ねた入力
整合回路２２と、分配されたストリップ線路に金線２３
を介して接続される２個のマイクロ波増幅用半導体チッ
プ２４，２５と、各半導体チップ２４，２５の出力側に
金線２６を介して接続される出力整合回路２７とが搭載
されており、半導体チップ２４，２５により増幅された
信号は出力整合回路２７により合成されるように構成さ
れている。
【００３３】この場合、電力分配器を兼ねた入力整合回
路２２と電力合成器を兼ねた出力回路２７は、第１実施
例と異なり、金線によるインダクタを有するものではな
く、下面がCu／Au膜により被覆された誘電体基板２２
ａ，２７ａの上にCu／Au膜の略Ｙ字状の電極２２ｂ，２
７ｂを有してなるものである。そして、半導体チップ２
４，２５に繋がる金線２３，２６のボンディング箇所か
らその入力端IN又は出力端OUT に至るパターンの長さは
λｇ／２であって、その中央のλｇ／４の部分を堺にし
て幅が異なるように形成され、これにより、その入力整
合回路２２と出力整合回路２７は、それぞれλg/４線路
（λg ; 管内波長）のインピーダンス変換性を利用した
分布定数型となっている。
【００３４】２８は、入力端INから出力端OUT にかけて
並列に配置されるストリップ線路を橋渡す直径数十μｍ
程度の高インピーダンスの金線で、例えば、並列に接続
される入力整合回路２２、出力整合回路２７の電極２２
ａ，２７ａをその金線２８により相互に１箇所又は複数
箇所を短絡するように形成されている。
【００３５】また、半導体チップ２４，２５は、第１実
施例と同様に、例えばGaAsFET を有して信号を増幅する
もので、その下面にはソースが、入力側の端子にはゲー
トが、出力側の端子にはドレインがそれぞれ引き出され
ている。
【００３６】以上の半導体装置の等価回路は図３(b) に
示すようになり、この場合の並列回路は、インダクタと
なる金線２８によって接続されるが、その金線２８は高
インピーダンスであるので、信号がその金線２８を介し
て進行することはなく、この金線２８を設けない従来回
路と同じストリップ線路に沿って伝送される。
【００３７】しかも、並列回路を金線２８により接続し
ていない場合に、予測できない寄生素子等によって生じ
る発振の周波数ｆは、ｆ＝１／√（ＬＣ）となるが、そ
の金線によりＬ成分が変化し、しかも、並列回路によっ
て形成されループ状の発振回路が消滅するので、第１実
施例と同様に発振が生じなくなる。
【００３８】
【発明の効果】以上述べたように本発明によれば、並列
に接続される半導体チップの各々の入出力側に接続され
る電力分配器や整合回路、電力合成器、ワイヤ等の各回
路の相互間を導電性ワイヤにより繋げるようにしたの
で、発振する条件は導電性ワイヤのインダクタ成分によ
って変化し、その共振回路を消滅することができる。
【００３９】しかも、金等の数十μｍ程度の細い導電性
ワイヤは、増幅周波数において高インピーダンスなの
で、整合回路に影響はなく、しかも増幅器の出力特性の
悪影響を防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す平面図及び等価回路
図である。
【図２】本発明の第１実施例の周波数特性図である。
【図３】本発明の第２実施例を示す平面図及び等価回路
図である。
【図４】従来装置の一例を示す平面図である。
【図５】従来装置の発振スペクトルを示す周波数特性図
及びGaAsＦＥＴの等価回路図である。
【符号の説明】 １ 筐体 ２ 電力分配器 ３、６、９、１２ 金線 ４、５ 入力整合回路 ７、８ 出力調整回路 １４ 電力合成回路 １５ 金線 ２１ 筐体 ２２ 入力調整回路 ２３、２６ 金線 ２７ 出力調整回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】並列に接続される複数の半導体チップの入
    力側のストリップ線路と出力側のストリップ線路の少な
    くとも一方にある並列なストリップ線路間を、１本又は
    複数本の導電性ワイヤによって接続することを特徴とす
    る高周波半導体装置。
  2. 【請求項２】入力端（IN）に入力した信号を複数のスト
    リップ線路に分配する電力分配器（２）と、 前記電力分配器（２）に接続されてインピーダンスを整
    合する複数の入力整合回路（４，５）と、 前記入力整合回路（４，５）に並列接続される複数の半
    導体チップ（７，８）と、 前記半導体チップ（７，８）の各々の出力側に接続され
    てインピーダンスを整合する複数の出力整合回路（１
    ０，１１）と、 複数の前記出力整合回路（１０，１１）に接続されて出
    力端（OUT ）に信号を合成する電力合成器（１４）と、 前記電力分配器（２）、前記入力整合回路（４，５）、
    前記半導体チップ（７，８）、前記出力整合回路（１
    ０，１１）及び前記電力合成器（１４）により形成され
    る並列な各回路の相互間を繋げる導電性ワイヤ（１５）
    とを備えたことを特徴とする高周波半導体装置。
  3. 【請求項３】入力端に入力した信号を複数のストリップ
    線路に分配し、かつ、インピーダンスを整合する入力整
    合回路（２２）と、 前記入力整合回路（２２）に並列接続される複数の半導
    体チップ（２４，２５）と、 前記半導体チップ（２４，２５）の各々の出力側に接続
    されてインピーダンスを整合し、かつ、前記半導体チッ
    プ（２４，２５）から出力された信号を合成する出力整
    合回路（２７）と、 前記入力整合回路（２２）、前記半導体チップ（２４，
    ２５）及び前記出力整合回路（２７）により形成される
    並列な各回路の相互間を繋げる導電性ワイヤ（２８）と
    を備えたことを特徴とする高周波半導体装置。
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