JP4547823B2 - 高周波モジュール - Google Patents
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Microwave Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は高周波モジュールに関するものである。
【０００２】
【従来の技術】
電子スキャンミリ波レーダにおいて、ミリ波の信号を切り替えるスイッチＭＭＩＣが必要となる。このスイッチにはオン時の低損失化とオフ時の高アイソレーション化が求められる。
【０００３】
また、ミリ波・マイクロ波デバイスの高機能・小型・低コストな実装にはフリップチップ実装が非常に有効である。以下に、代表的な特徴を３つ挙げる。
（１）電極間の接続を数十μｍのバンプで行うため寄生リアクタンスが少なく、ミリ波帯でも特性劣化がほとんどない（高機能）。
（２）実装面積はチップサイズに等しい（小型）。
（３）封止樹脂によりデバイスの回路面が保護されるため気密封止が必要ない（低コスト）。
【０００４】
このように高周波での良好な特性が期待できるフリップチップ実装であるが、高周波に適用するには、接続部のインピーダンスや封止樹脂の高周波特性などを正確に把握しＭＭＩＣの専用回路設計が必要となる。
【０００５】
上記で示したスイッチＭＭＩＣの低損失化をさらに向上するためにアンプとスイッチをワンチップ化したＭＭＩＣを開発することが行われている。しかし、アンプとスイッチを一体化したＭＭＩＣをフリップチップ実装すると、オフ時のアイソレーションが悪化する樹脂封止型フリップチップ実装特有の課題が発生する。
【０００６】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる高周波モジュールを提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明によれば、チップにおけるアンプ用半導体素子の信号入力側に、線幅を変化させたコプレーナウェーブガイドの信号線路と当該信号線路に対し直列のキャパシタとスタブで構成するインピーダンス整合回路を配することにより、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる。
【０００８】
請求項４に記載の発明によれば、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
請求項５に記載の発明によれば、高周波のバイアス端子側へのリークをカットすることができる。
【０００９】
請求項７に記載の発明によれば、バンプの接合強度の向上を図ることができる。
請求項９に記載の発明によれば、高周波信号の漏れを遮断できる。
【００１０】
請求項１０に記載の発明によれば、高周波信号の漏れをさらに遮断できる。
請求項１１に記載の発明によれば、チップにおけるアンプ用半導体素子の信号入力側に、コプレーナウェーブガイドの信号線路に対し並列のキャパシタと直列のキャパシタとスタブで構成するインピーダンス整合回路を配することにより、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる。
【００１１】
請求項１４に記載の発明によれば、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
請求項１５に記載の発明によれば、高周波のバイアス端子側へのリークをカットすることができる。
【００１２】
請求項１７に記載の発明によれば、バンプの接合強度の向上を図ることができる。
請求項１９に記載の発明によれば、高周波信号の漏れを遮断できる。
【００１３】
請求項２０に記載の発明によれば、高周波信号の漏れをさらに遮断できる。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１５】
図１には高周波モジュールの斜視図を示す。金属基台１の上には回路基板２が搭載されている。回路基板２にはマイクロストリップラインやコプレーナウェーブガイドといった高周波線路が形成されている。ＭＭＩＣ（チップ）３の裏面（下面）にはバンプ４が形成され、回路基板２の上にフリップチップ実装されている。回路基板２の材料として、テトラフルオロエチレン樹脂（フッ素樹脂）を用いている。また、チップ３と回路基板２との間は樹脂（図１では省略）で封止されている。
【００１６】
ＭＭＩＣ３には図２に示すように、ワンチップ内に高周波スイッチ１０とアンプ１１が集積化されている。つまり、ＭＭＩＣ３において、チャンネル数「３」のＳＰ３Ｔ（Ｓingle Ｐole ３rd Ｔhrow）スイッチ１０とアンプ１１を集積化しており、ＳＰ３Ｔ（Ｓingle Ｐole ３rd Ｔhrow）スイッチ１０のシングルポール部（出力端子）にアンプ１１を１段付加した構成になっている。このアンプ付きスイッチは、７６．５ＧＨｚで動作する。
【００１７】
図３には、設計したアンプ付きスイッチのアンプ部１１の等価回路を示す。また、図４には、ＭＭＩＣ（チップ）３の裏面側の平面図（ＭＭＩＣのパターン概略図）を示す。図４のＸ−Ｘ線での縦断面を図５に示す。
【００１８】
図５において、ＭＭＩＣ（チップ）３は厚さが６００μｍであり、そのＭＭＩＣ（チップ）３にはコプレーナウェーブガイドが形成されている。つまり、ＭＭＩＣ（チップ）３の裏面（図５での下面）における信号線路２０の両側にグランド電極２１が形成されている。信号線路２０の両側に形成されるグランド電極２１は１４０μｍだけ離間している。グランド電極２１には円柱状のバンプ２２が多数形成されている。一方、このＭＭＩＣ３に対する回路基板２に関して、テトラフルオロエチレン樹脂基板の厚さが１２７μｍであり、その上には信号線路を挟んでグランド電極３０が形成されている。そして、回路基板２側のグランド電極３０とＭＭＩＣ（チップ）３側のグランド電極２１とがバンプ２２により接続されている。円柱状のバンプ２２は、直径が４０μｍで、高さが２０μｍである。
【００１９】
なお、上記構造の７６．５ＧＨｚにおけるコプレーナウェーブガイドの基本波長は線路特性インピーダンスが５０Ωの場合は１．４２ｍｍで、８７Ωの場合は１．３３ｍｍとなる。
【００２０】
また、図４において符号Ｙにてスイッチを切り替える能動素子の形成位置を表し、この能動素子にはＳＢＤ（Ｓchottky Ｂarrier Ｄiode）を使用している。詳しくは、コプレーナウェーブガイドの信号線路とグランド電極の間にシャント接続した２素子ダイオードにて構成している。この結果、ダイオードのオン特性が下がり、スイッチのオフ特性の向上に寄与する。
【００２１】
図４において符号Ａにてアンプ１１での能動素子４０の形成位置を表し、この能動素子４０にはＨＥＭＴ（Ｈigh Ｅlectron Ｍobility Ｔransistor ）を用い、その素子４０の入出力部には図３に示すように整合回路４１，４６を付加した構成になっている。
【００２２】
図３において、アンプ用半導体素子（ＨＥＭＴ）４０の信号入力側に配する入力インピーダンス整合回路４１は、線幅を変化させたコプレーナウェーブガイドの信号線路４２，４３と、当該線路４２，４３に対し直列のキャパシタ４４と、スタブ４５で構成している。さらに、アンプ用半導体素子（ＨＥＭＴ）４０の信号出力側に配する出力インピーダンス整合回路４６は、線幅を変化させたコプレーナウェーブガイドの信号線路４７，４８と、当該線路４７，４８に対し直列のキャパシタ４９と、スタブ５０で構成している。
【００２３】
さらに、スタブ４５を介してアンプ用半導体素子４０への電源バイアス供給を行うようにしている。同様に、スタブ５０を介してアンプ用半導体素子４０への電源バイアス供給を行うようにしている。また、この電源バイアス供給線路に用いるスタブ４５，５０の線路長を、基本波長（λ）の３／１６波長から６／１６波長の間にしている。つまり、λ＝１３３０μｍであり、図３の場合、スタブ長が３５１μｍであり、３５１／１３３０＝４．２／１６となっている。さらに、電源バイアス供給線路に用いるスタブ線路４５，５０の特性インピーダンスを５０Ω以上にしている。
【００２４】
さらには、電源バイアス供給線路に用いるスタブ線路４５の先端をキャパシタ５１を介してグランド側へ短絡している。同様に、電源バイアス供給線路に用いるスタブ線路５０の先端をキャパシタ５２を介してグランド側へ短絡している。
【００２５】
図３について詳しくは、アンプ用トランジスタ４０のゲート端子には、スタブ長３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路４５で、ゲートバイアスＶg が供給される。入力側のインピーダンスマッチングのための構成として、特性インピーダンス５０Ωと３５Ωのコプレーナウェーブガイドによる線路４２，４３が直列に配置され、それぞれの線路長を２４６μｍと８９μｍにしている。また、ＤＣカット用のキャパシタ５１の容量は５００フェムトファラッドにしている。
【００２６】
また、トランジスタ４０のドレイン端子には、スタブ長が３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路５０で、ドレインバイアスＶd が供給される。出力側のインピーダンスマッチングのための構造として、特性インピーダンス５０Ωと３５Ωのコプレーナウェーブガイドによる線路４７，４８を直列に配置し、それぞれの線路長を５６μｍと２６６μｍとしている。また、ＤＣカット用のキャパシタ５２の容量は５００フェムトファラッドとしている。
【００２７】
このように、コプレーナウェーブガイドの線路４２，４３および４７，４８のように信号線幅を変化させたラインを用いたアンプ整合回路としている。
このようにしてコプレーナウェーブガイドでの線路の信号線幅を変えることで線路の特性インピーダンスを変化させることが可能であり、これらの異なった特性インピーダンス線路の組み合わせで、並列のＭＩＭキャパシタと同等の整合回路を構成することができる。この回路構成は大きな電磁界モードの変化が生じないため主線路の主要モードを乱すには至らない（アイソレーション悪化にはつながらない）。
【００２８】
つまり、樹脂封止型フリップチップ実装用のアンプ付きスイッチＭＭＩＣにおいて、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる。
【００２９】
ここで、図５に示したように、ＭＭＩＣ（チップ）３と回路基板２の接続を円柱バンプ２２にて行い、その間を樹脂５で充填した構造としているとともに、図４，５に示すように、ＭＭＩＣ（チップ）３におけるコプレーナウェーブガイドでの信号線路２０の両側に配置されるグランド電極２１上にバンプ２２を配置している。チップ３と回路基板２の接続を円柱バンプ２２にて行い、その間を樹脂５で充填することにより、バンプの接合強度の向上を図ることができる。また、信号線路２０の両側のグランド電極２１上にバンプ２２を配置することにより、高周波信号の漏れを遮断できる。
【００３０】
さらに、図３での電源バイアス供給線路４５，５０に関しても図４に示すように、電源バイアス供給線路４５の両側に配置されるグランド電極２１上にもバンプ６０を配置するとともに、電源バイアス供給線路５０の両側に配置されるグランド電極２１上にもバンプ６１を配置している。電源バイアス供給線路４５，５０の両側のグランド電極２１上にもバンプ６０，６１を配置することにより、高周波信号の漏れをさらに遮断できる。
【００３１】
次に、インピーダンス整合回路４１，４６による効果について言及する。
λ／４の奇数倍のスタブ長の場合にはスタブ部は共振状態となり、図６に示すように、分岐部の根本から見た主線路のインピーダンス（スタブ分岐部から先端を見た特性インピーダンス）Ｚinは、次式より無限大となる。
【００３２】
【数１】
ただし、位相定数：β＝２π／λ
λ：伝送線路内の１波長当たりの長さ
ＺL ：負荷インピーダンス
ＺC ：線路インピーダンス
この結果、目標周波数の基本波長λにおける電磁波のリークは発生しない。よって、主線路のみに電磁波は伝搬するため分岐部におけるモード変換や電磁波のリークは発生しなくなる。
【００３３】
よって、分岐部での漏れが発生しないのでスイッチのアイソレーション特性低下を防止できる。
アイソレーション悪化のメカニズムを以下に述べる。
【００３４】
まず、フリップチップ実装を行い樹脂封止することでテトラフルオロエチレン樹脂製基板の電極とＭＭＩＣの電極のサンドウィッチ構造による、並行平板モードの発生率が高くなる。さらに、アンプは増幅素子の５０Ωから外れた入出力インピーダンスをスタブ等を用いて５０Ω線路インピーダンスに整合するため、スタブ分岐部は電磁界が大きく乱れる。その結果、スタブ分岐部分でのモード変換の発生率が高くなる。
【００３５】
以上の結果、スタブ分岐部で発生した電磁界の乱れがモード変換を起こし平行平板モードとなり、図７に示すように、スイッチの各出力端子の配線と結合しアイソレーション特性を悪化する。
【００３６】
スタブ長とスイッチアイソレーションの関係を、図８に示す３次元の簡易モデルを用い、電磁界シミュレーションにて検証した結果を図９に示す。図８は、テトラフルオロエチレン樹脂製基板７０の上にエポキシ樹脂層７１を介してＭＭＩＣ７２を重ねた場合を示し、ＭＭＩＣ７２の裏面に描画した線路７３，７４により第１ポート、第２ポート、第３ポートが形成され、このポートは図７での第２チャンネル、ＨＥＭＴゲート入力端子、第３チャンネルに対応するものである。
【００３７】
図９において、１／８λでアイソレーションは大きく悪化し、１／４λで最も改善される。−３０ｄＢ以下を基準に考えてみると、電源バイアス供給用のスタブ長は１／１６λ以下の時と、３／１６λ〜６／１６λの時となることが分かった。よって、パターンレイアウト上、好ましい範囲は３／１６λ〜６／１６λである。
【００３８】
また、アルミナ基板よりもテトラフルオロエチレン樹脂製基板の方が誘電率が低く、平行平板モードになりにくい。
さらに、電源バイアス供給線路に用いるスタブ線路４５，５０の特性インピーダンスを５０Ω以上にすることにより、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３９】
図１０には、図３に代わる本実施の形態におけるアンプ部の等価回路を示す。
図１０において、アンプ用半導体素子（ＨＥＭＴ）４０の信号入力側には入力インピーダンス整合回路８０が設けられ、この整合回路８０は、コプレーナウェーブガイドの信号線路８１に対し並列のキャパシタ８２と直列のキャパシタ８３とスタブ８４で構成されている。また、アンプ用半導体素子（ＨＥＭＴ）４０の信号出力側には出力インピーダンス整合回路８５が設けられ、この整合回路８５は、コプレーナウェーブガイドの信号線路８６，８７に対し並列のキャパシタ８８と直列のキャパシタ８９とスタブ９０で構成されている。
【００４０】
このように構成しても、小型化を図りつつアイソレーション特性の低下を防止することができる。
入力および出力インピーダンス整合回路８０，８５において、それぞれ、スタブ８４，９０を介してアンプ用半導体素子（ＨＥＭＴ）４０への電源バイアス供給を行うようにするとともに、当該電源バイアス供給線路に用いるスタブ８４，９０の線路長を、基本波長（λ）の３／１６波長から６／１６波長の間にしている。
【００４１】
詳しくは、トランジスタ４０のゲート端子には、スタブ長が３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路８４で、ゲートバイアスＶg が供給される。入力側のインピーダンスマッチングを行うための構成として、直列のＭＩＭキャパシタ８３と５０Ω線路（８１）に並列のＭＩＭキャパシタ８２を用いている。線路長は３μｍであり、キャパシタの容量はそれぞれ、５１フェムトファラッド、５３フェムトファラッドである。
【００４２】
また、トランジスタ４０のドレイン端子には、スタブ長が３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路９０で、ドレインバイアスが供給される。出力側のインピーダンスマッチングを行うための構成として、５０Ω線路８６に対し並列のＭＩＭキャパシタ８８、５０Ωの線路８７、直列のＭＩＭキャパシタ８９を用いている。それぞれの値は線路長９２μｍ、２００フェムトファラッド、線路長１０μｍ、５０フェムトファラッドである。
【００４３】
このように、電源バイアス供給線路に用いるスタブ線路８４，９０の特性インピーダンスを５０Ω以上にすることにより、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
【００４４】
また、電源バイアス供給線路に用いるスタブ線路８４の先端はキャパシタ９１を介してグランド側へ短絡している。同様に、電源バイアス供給線路に用いるスタブ線路９０の先端はキャパシタ９２を介してグランド側へ短絡している。
【００４５】
このように電源バイアス供給線路に用いるスタブ線路８４，９０の先端をキャパシタ９１，９２を介してグランド側へ短絡することにより、高周波のバイアス端子側へのリークをカットすることができる。
【００４６】
また、図１０の並列のキャパシタ８２，８８として、ＭＩＭ（Ｍetal Ｉnsulator Ｍetal）キャパシタを用いており、図１１には、ＭＩＭキャパシタ８２，８８の構造を示す。上層配線である信号線路１００の下に窒化膜（絶縁膜）１０１を介して下層配線である導体１０２をその一部が重なるように配置し、導体１０２がグランド電極１０３とつながっている。よって、上層配線である信号線路１００と下層配線１０２との間に窒化膜（絶縁膜）１０１を配した、いわゆるサンドウィッチ構造としている。例えば、２００フェムトファラッドの容量の場合では、上層配線１００と下層配線１０２の重なり合う電極面積は３２０平方μｍ（１０×３２μｍ）とすることにより、オープンスタブに対し非常に微小サイズで作製でき、チップサイズを小さくできる。
【００４７】
なお、図１１の他にも図１２に示すように、上層配線であるグランド電極１０３の下に窒化膜（絶縁膜）１０１を介して下層配線である導体１０２をその一部が重なるように配置し、導体１０２を信号線路１００とつなげることによりＭＩＭキャパシタを構成してもよい。
【００４８】
このように、図１０での並列のＭＩＭキャパシタ８２，８８は、図１１，１２に示したように、数１０-15 Ｆと極小で、パターンサイズは数十μｍ四角と小さい。そのため、電磁界モードを変化するには至らない。よって、主線路の主要モードを乱すことは無い（アイソレーション悪化にはつながらない）。
【００４９】
本例でも、図５に示したように、ＭＭＩＣ（チップ）３と回路基板２の接続を円柱バンプ２２にて行い、その間を樹脂５で充填した構造とするとともに、図４に示すように、ＭＭＩＣ（チップ）３におけるコプレーナウェーブカイドでの信号線路２０の両側に配置されるグランド電極２１上にバンプ２２を配置している。さらに、図１０での電源バイアス供給線路８４，９０の両側に配置されるグランド電極には図４で説明したようにグランド電極２１の上にバンプ６０，６１を配置している。
【図面の簡単な説明】
【図１】 実施の形態における高周波モジュールの斜視図。
【図２】 アンプ付きスイッチの回路図。
【図３】 第１の実施形態におけるアンプの回路構成図。
【図４】 ＭＭＩＣの裏面を示す平面図。
【図５】 ＭＭＩＣのバンプによる接合部を示す縦断面図。
【図６】 インピーダンス整合を説明するための図。
【図７】 アイソレーション特性の悪化を説明するための図。
【図８】 電磁界シミュレーションに用いたモデルを示す図。
【図９】 電磁界シミュレーション結果を示す図。
【図１０】 第２の実施形態におけるアンプの回路構成図。
【図１１】 ＭＩＭキャパシタを示す図。
【図１２】 ＭＩＭキャパシタを示す図。
【符号の説明】
２…回路基板、３…ＭＭＩＣ（チップ）、１０…高周波スイッチ、１１…アンプ、２１…グランド電極、２２…バンプ、４０…アンプ用半導体素子（ＨＥＭＴ）、４１…入力インピーダンス整合回路、４２，４３…コプレーナウェーブカイドの信号線路、４４…キャパシタ、４５…スタブ、４６…出力インピーダンス整合回路、４７，４８…コプレーナウェーブカイドの信号線路、４９…キャパシタ、５０…スタブ、５１，５２…キャパシタ、６０，６１…バンプ、８０…入力インピーダンス整合回路、８１…コプレーナウェーブカイドの信号線路、８２…キャパシタ、８３…キャパシタ、８４…スタブ、８５…出力インピーダンス整合回路、８６，８７…コプレーナウェーブカイドの信号線路、８８…キャパシタ、８９…キャパシタ、９０…スタブ、９１，９２…キャパシタ。
【発明の属する技術分野】
この発明は高周波モジュールに関するものである。
【０００２】
【従来の技術】
電子スキャンミリ波レーダにおいて、ミリ波の信号を切り替えるスイッチＭＭＩＣが必要となる。このスイッチにはオン時の低損失化とオフ時の高アイソレーション化が求められる。
【０００３】
また、ミリ波・マイクロ波デバイスの高機能・小型・低コストな実装にはフリップチップ実装が非常に有効である。以下に、代表的な特徴を３つ挙げる。
（１）電極間の接続を数十μｍのバンプで行うため寄生リアクタンスが少なく、ミリ波帯でも特性劣化がほとんどない（高機能）。
（２）実装面積はチップサイズに等しい（小型）。
（３）封止樹脂によりデバイスの回路面が保護されるため気密封止が必要ない（低コスト）。
【０００４】
このように高周波での良好な特性が期待できるフリップチップ実装であるが、高周波に適用するには、接続部のインピーダンスや封止樹脂の高周波特性などを正確に把握しＭＭＩＣの専用回路設計が必要となる。
【０００５】
上記で示したスイッチＭＭＩＣの低損失化をさらに向上するためにアンプとスイッチをワンチップ化したＭＭＩＣを開発することが行われている。しかし、アンプとスイッチを一体化したＭＭＩＣをフリップチップ実装すると、オフ時のアイソレーションが悪化する樹脂封止型フリップチップ実装特有の課題が発生する。
【０００６】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる高周波モジュールを提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明によれば、チップにおけるアンプ用半導体素子の信号入力側に、線幅を変化させたコプレーナウェーブガイドの信号線路と当該信号線路に対し直列のキャパシタとスタブで構成するインピーダンス整合回路を配することにより、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる。
【０００８】
請求項４に記載の発明によれば、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
請求項５に記載の発明によれば、高周波のバイアス端子側へのリークをカットすることができる。
【０００９】
請求項７に記載の発明によれば、バンプの接合強度の向上を図ることができる。
請求項９に記載の発明によれば、高周波信号の漏れを遮断できる。
【００１０】
請求項１０に記載の発明によれば、高周波信号の漏れをさらに遮断できる。
請求項１１に記載の発明によれば、チップにおけるアンプ用半導体素子の信号入力側に、コプレーナウェーブガイドの信号線路に対し並列のキャパシタと直列のキャパシタとスタブで構成するインピーダンス整合回路を配することにより、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる。
【００１１】
請求項１４に記載の発明によれば、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
請求項１５に記載の発明によれば、高周波のバイアス端子側へのリークをカットすることができる。
【００１２】
請求項１７に記載の発明によれば、バンプの接合強度の向上を図ることができる。
請求項１９に記載の発明によれば、高周波信号の漏れを遮断できる。
【００１３】
請求項２０に記載の発明によれば、高周波信号の漏れをさらに遮断できる。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１５】
図１には高周波モジュールの斜視図を示す。金属基台１の上には回路基板２が搭載されている。回路基板２にはマイクロストリップラインやコプレーナウェーブガイドといった高周波線路が形成されている。ＭＭＩＣ（チップ）３の裏面（下面）にはバンプ４が形成され、回路基板２の上にフリップチップ実装されている。回路基板２の材料として、テトラフルオロエチレン樹脂（フッ素樹脂）を用いている。また、チップ３と回路基板２との間は樹脂（図１では省略）で封止されている。
【００１６】
ＭＭＩＣ３には図２に示すように、ワンチップ内に高周波スイッチ１０とアンプ１１が集積化されている。つまり、ＭＭＩＣ３において、チャンネル数「３」のＳＰ３Ｔ（Ｓingle Ｐole ３rd Ｔhrow）スイッチ１０とアンプ１１を集積化しており、ＳＰ３Ｔ（Ｓingle Ｐole ３rd Ｔhrow）スイッチ１０のシングルポール部（出力端子）にアンプ１１を１段付加した構成になっている。このアンプ付きスイッチは、７６．５ＧＨｚで動作する。
【００１７】
図３には、設計したアンプ付きスイッチのアンプ部１１の等価回路を示す。また、図４には、ＭＭＩＣ（チップ）３の裏面側の平面図（ＭＭＩＣのパターン概略図）を示す。図４のＸ−Ｘ線での縦断面を図５に示す。
【００１８】
図５において、ＭＭＩＣ（チップ）３は厚さが６００μｍであり、そのＭＭＩＣ（チップ）３にはコプレーナウェーブガイドが形成されている。つまり、ＭＭＩＣ（チップ）３の裏面（図５での下面）における信号線路２０の両側にグランド電極２１が形成されている。信号線路２０の両側に形成されるグランド電極２１は１４０μｍだけ離間している。グランド電極２１には円柱状のバンプ２２が多数形成されている。一方、このＭＭＩＣ３に対する回路基板２に関して、テトラフルオロエチレン樹脂基板の厚さが１２７μｍであり、その上には信号線路を挟んでグランド電極３０が形成されている。そして、回路基板２側のグランド電極３０とＭＭＩＣ（チップ）３側のグランド電極２１とがバンプ２２により接続されている。円柱状のバンプ２２は、直径が４０μｍで、高さが２０μｍである。
【００１９】
なお、上記構造の７６．５ＧＨｚにおけるコプレーナウェーブガイドの基本波長は線路特性インピーダンスが５０Ωの場合は１．４２ｍｍで、８７Ωの場合は１．３３ｍｍとなる。
【００２０】
また、図４において符号Ｙにてスイッチを切り替える能動素子の形成位置を表し、この能動素子にはＳＢＤ（Ｓchottky Ｂarrier Ｄiode）を使用している。詳しくは、コプレーナウェーブガイドの信号線路とグランド電極の間にシャント接続した２素子ダイオードにて構成している。この結果、ダイオードのオン特性が下がり、スイッチのオフ特性の向上に寄与する。
【００２１】
図４において符号Ａにてアンプ１１での能動素子４０の形成位置を表し、この能動素子４０にはＨＥＭＴ（Ｈigh Ｅlectron Ｍobility Ｔransistor ）を用い、その素子４０の入出力部には図３に示すように整合回路４１，４６を付加した構成になっている。
【００２２】
図３において、アンプ用半導体素子（ＨＥＭＴ）４０の信号入力側に配する入力インピーダンス整合回路４１は、線幅を変化させたコプレーナウェーブガイドの信号線路４２，４３と、当該線路４２，４３に対し直列のキャパシタ４４と、スタブ４５で構成している。さらに、アンプ用半導体素子（ＨＥＭＴ）４０の信号出力側に配する出力インピーダンス整合回路４６は、線幅を変化させたコプレーナウェーブガイドの信号線路４７，４８と、当該線路４７，４８に対し直列のキャパシタ４９と、スタブ５０で構成している。
【００２３】
さらに、スタブ４５を介してアンプ用半導体素子４０への電源バイアス供給を行うようにしている。同様に、スタブ５０を介してアンプ用半導体素子４０への電源バイアス供給を行うようにしている。また、この電源バイアス供給線路に用いるスタブ４５，５０の線路長を、基本波長（λ）の３／１６波長から６／１６波長の間にしている。つまり、λ＝１３３０μｍであり、図３の場合、スタブ長が３５１μｍであり、３５１／１３３０＝４．２／１６となっている。さらに、電源バイアス供給線路に用いるスタブ線路４５，５０の特性インピーダンスを５０Ω以上にしている。
【００２４】
さらには、電源バイアス供給線路に用いるスタブ線路４５の先端をキャパシタ５１を介してグランド側へ短絡している。同様に、電源バイアス供給線路に用いるスタブ線路５０の先端をキャパシタ５２を介してグランド側へ短絡している。
【００２５】
図３について詳しくは、アンプ用トランジスタ４０のゲート端子には、スタブ長３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路４５で、ゲートバイアスＶg が供給される。入力側のインピーダンスマッチングのための構成として、特性インピーダンス５０Ωと３５Ωのコプレーナウェーブガイドによる線路４２，４３が直列に配置され、それぞれの線路長を２４６μｍと８９μｍにしている。また、ＤＣカット用のキャパシタ５１の容量は５００フェムトファラッドにしている。
【００２６】
また、トランジスタ４０のドレイン端子には、スタブ長が３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路５０で、ドレインバイアスＶd が供給される。出力側のインピーダンスマッチングのための構造として、特性インピーダンス５０Ωと３５Ωのコプレーナウェーブガイドによる線路４７，４８を直列に配置し、それぞれの線路長を５６μｍと２６６μｍとしている。また、ＤＣカット用のキャパシタ５２の容量は５００フェムトファラッドとしている。
【００２７】
このように、コプレーナウェーブガイドの線路４２，４３および４７，４８のように信号線幅を変化させたラインを用いたアンプ整合回路としている。
このようにしてコプレーナウェーブガイドでの線路の信号線幅を変えることで線路の特性インピーダンスを変化させることが可能であり、これらの異なった特性インピーダンス線路の組み合わせで、並列のＭＩＭキャパシタと同等の整合回路を構成することができる。この回路構成は大きな電磁界モードの変化が生じないため主線路の主要モードを乱すには至らない（アイソレーション悪化にはつながらない）。
【００２８】
つまり、樹脂封止型フリップチップ実装用のアンプ付きスイッチＭＭＩＣにおいて、アンプ利得による通過特性の向上を図りつつアイソレーション特性の低下を防止することができる。
【００２９】
ここで、図５に示したように、ＭＭＩＣ（チップ）３と回路基板２の接続を円柱バンプ２２にて行い、その間を樹脂５で充填した構造としているとともに、図４，５に示すように、ＭＭＩＣ（チップ）３におけるコプレーナウェーブガイドでの信号線路２０の両側に配置されるグランド電極２１上にバンプ２２を配置している。チップ３と回路基板２の接続を円柱バンプ２２にて行い、その間を樹脂５で充填することにより、バンプの接合強度の向上を図ることができる。また、信号線路２０の両側のグランド電極２１上にバンプ２２を配置することにより、高周波信号の漏れを遮断できる。
【００３０】
さらに、図３での電源バイアス供給線路４５，５０に関しても図４に示すように、電源バイアス供給線路４５の両側に配置されるグランド電極２１上にもバンプ６０を配置するとともに、電源バイアス供給線路５０の両側に配置されるグランド電極２１上にもバンプ６１を配置している。電源バイアス供給線路４５，５０の両側のグランド電極２１上にもバンプ６０，６１を配置することにより、高周波信号の漏れをさらに遮断できる。
【００３１】
次に、インピーダンス整合回路４１，４６による効果について言及する。
λ／４の奇数倍のスタブ長の場合にはスタブ部は共振状態となり、図６に示すように、分岐部の根本から見た主線路のインピーダンス（スタブ分岐部から先端を見た特性インピーダンス）Ｚinは、次式より無限大となる。
【００３２】
【数１】
λ：伝送線路内の１波長当たりの長さ
ＺL ：負荷インピーダンス
ＺC ：線路インピーダンス
この結果、目標周波数の基本波長λにおける電磁波のリークは発生しない。よって、主線路のみに電磁波は伝搬するため分岐部におけるモード変換や電磁波のリークは発生しなくなる。
【００３３】
よって、分岐部での漏れが発生しないのでスイッチのアイソレーション特性低下を防止できる。
アイソレーション悪化のメカニズムを以下に述べる。
【００３４】
まず、フリップチップ実装を行い樹脂封止することでテトラフルオロエチレン樹脂製基板の電極とＭＭＩＣの電極のサンドウィッチ構造による、並行平板モードの発生率が高くなる。さらに、アンプは増幅素子の５０Ωから外れた入出力インピーダンスをスタブ等を用いて５０Ω線路インピーダンスに整合するため、スタブ分岐部は電磁界が大きく乱れる。その結果、スタブ分岐部分でのモード変換の発生率が高くなる。
【００３５】
以上の結果、スタブ分岐部で発生した電磁界の乱れがモード変換を起こし平行平板モードとなり、図７に示すように、スイッチの各出力端子の配線と結合しアイソレーション特性を悪化する。
【００３６】
スタブ長とスイッチアイソレーションの関係を、図８に示す３次元の簡易モデルを用い、電磁界シミュレーションにて検証した結果を図９に示す。図８は、テトラフルオロエチレン樹脂製基板７０の上にエポキシ樹脂層７１を介してＭＭＩＣ７２を重ねた場合を示し、ＭＭＩＣ７２の裏面に描画した線路７３，７４により第１ポート、第２ポート、第３ポートが形成され、このポートは図７での第２チャンネル、ＨＥＭＴゲート入力端子、第３チャンネルに対応するものである。
【００３７】
図９において、１／８λでアイソレーションは大きく悪化し、１／４λで最も改善される。−３０ｄＢ以下を基準に考えてみると、電源バイアス供給用のスタブ長は１／１６λ以下の時と、３／１６λ〜６／１６λの時となることが分かった。よって、パターンレイアウト上、好ましい範囲は３／１６λ〜６／１６λである。
【００３８】
また、アルミナ基板よりもテトラフルオロエチレン樹脂製基板の方が誘電率が低く、平行平板モードになりにくい。
さらに、電源バイアス供給線路に用いるスタブ線路４５，５０の特性インピーダンスを５０Ω以上にすることにより、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３９】
図１０には、図３に代わる本実施の形態におけるアンプ部の等価回路を示す。
図１０において、アンプ用半導体素子（ＨＥＭＴ）４０の信号入力側には入力インピーダンス整合回路８０が設けられ、この整合回路８０は、コプレーナウェーブガイドの信号線路８１に対し並列のキャパシタ８２と直列のキャパシタ８３とスタブ８４で構成されている。また、アンプ用半導体素子（ＨＥＭＴ）４０の信号出力側には出力インピーダンス整合回路８５が設けられ、この整合回路８５は、コプレーナウェーブガイドの信号線路８６，８７に対し並列のキャパシタ８８と直列のキャパシタ８９とスタブ９０で構成されている。
【００４０】
このように構成しても、小型化を図りつつアイソレーション特性の低下を防止することができる。
入力および出力インピーダンス整合回路８０，８５において、それぞれ、スタブ８４，９０を介してアンプ用半導体素子（ＨＥＭＴ）４０への電源バイアス供給を行うようにするとともに、当該電源バイアス供給線路に用いるスタブ８４，９０の線路長を、基本波長（λ）の３／１６波長から６／１６波長の間にしている。
【００４１】
詳しくは、トランジスタ４０のゲート端子には、スタブ長が３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路８４で、ゲートバイアスＶg が供給される。入力側のインピーダンスマッチングを行うための構成として、直列のＭＩＭキャパシタ８３と５０Ω線路（８１）に並列のＭＩＭキャパシタ８２を用いている。線路長は３μｍであり、キャパシタの容量はそれぞれ、５１フェムトファラッド、５３フェムトファラッドである。
【００４２】
また、トランジスタ４０のドレイン端子には、スタブ長が３５１μｍで特性インピーダンスが８７Ωのコプレーナウェーブガイドによる線路９０で、ドレインバイアスが供給される。出力側のインピーダンスマッチングを行うための構成として、５０Ω線路８６に対し並列のＭＩＭキャパシタ８８、５０Ωの線路８７、直列のＭＩＭキャパシタ８９を用いている。それぞれの値は線路長９２μｍ、２００フェムトファラッド、線路長１０μｍ、５０フェムトファラッドである。
【００４３】
このように、電源バイアス供給線路に用いるスタブ線路８４，９０の特性インピーダンスを５０Ω以上にすることにより、高周波信号の漏れが少なく、かつ、バイアス供給を行うことができる。
【００４４】
また、電源バイアス供給線路に用いるスタブ線路８４の先端はキャパシタ９１を介してグランド側へ短絡している。同様に、電源バイアス供給線路に用いるスタブ線路９０の先端はキャパシタ９２を介してグランド側へ短絡している。
【００４５】
このように電源バイアス供給線路に用いるスタブ線路８４，９０の先端をキャパシタ９１，９２を介してグランド側へ短絡することにより、高周波のバイアス端子側へのリークをカットすることができる。
【００４６】
また、図１０の並列のキャパシタ８２，８８として、ＭＩＭ（Ｍetal Ｉnsulator Ｍetal）キャパシタを用いており、図１１には、ＭＩＭキャパシタ８２，８８の構造を示す。上層配線である信号線路１００の下に窒化膜（絶縁膜）１０１を介して下層配線である導体１０２をその一部が重なるように配置し、導体１０２がグランド電極１０３とつながっている。よって、上層配線である信号線路１００と下層配線１０２との間に窒化膜（絶縁膜）１０１を配した、いわゆるサンドウィッチ構造としている。例えば、２００フェムトファラッドの容量の場合では、上層配線１００と下層配線１０２の重なり合う電極面積は３２０平方μｍ（１０×３２μｍ）とすることにより、オープンスタブに対し非常に微小サイズで作製でき、チップサイズを小さくできる。
【００４７】
なお、図１１の他にも図１２に示すように、上層配線であるグランド電極１０３の下に窒化膜（絶縁膜）１０１を介して下層配線である導体１０２をその一部が重なるように配置し、導体１０２を信号線路１００とつなげることによりＭＩＭキャパシタを構成してもよい。
【００４８】
このように、図１０での並列のＭＩＭキャパシタ８２，８８は、図１１，１２に示したように、数１０-15 Ｆと極小で、パターンサイズは数十μｍ四角と小さい。そのため、電磁界モードを変化するには至らない。よって、主線路の主要モードを乱すことは無い（アイソレーション悪化にはつながらない）。
【００４９】
本例でも、図５に示したように、ＭＭＩＣ（チップ）３と回路基板２の接続を円柱バンプ２２にて行い、その間を樹脂５で充填した構造とするとともに、図４に示すように、ＭＭＩＣ（チップ）３におけるコプレーナウェーブカイドでの信号線路２０の両側に配置されるグランド電極２１上にバンプ２２を配置している。さらに、図１０での電源バイアス供給線路８４，９０の両側に配置されるグランド電極には図４で説明したようにグランド電極２１の上にバンプ６０，６１を配置している。
【図面の簡単な説明】
【図１】 実施の形態における高周波モジュールの斜視図。
【図２】 アンプ付きスイッチの回路図。
【図３】 第１の実施形態におけるアンプの回路構成図。
【図４】 ＭＭＩＣの裏面を示す平面図。
【図５】 ＭＭＩＣのバンプによる接合部を示す縦断面図。
【図６】 インピーダンス整合を説明するための図。
【図７】 アイソレーション特性の悪化を説明するための図。
【図８】 電磁界シミュレーションに用いたモデルを示す図。
【図９】 電磁界シミュレーション結果を示す図。
【図１０】 第２の実施形態におけるアンプの回路構成図。
【図１１】 ＭＩＭキャパシタを示す図。
【図１２】 ＭＩＭキャパシタを示す図。
【符号の説明】
２…回路基板、３…ＭＭＩＣ（チップ）、１０…高周波スイッチ、１１…アンプ、２１…グランド電極、２２…バンプ、４０…アンプ用半導体素子（ＨＥＭＴ）、４１…入力インピーダンス整合回路、４２，４３…コプレーナウェーブカイドの信号線路、４４…キャパシタ、４５…スタブ、４６…出力インピーダンス整合回路、４７，４８…コプレーナウェーブカイドの信号線路、４９…キャパシタ、５０…スタブ、５１，５２…キャパシタ、６０，６１…バンプ、８０…入力インピーダンス整合回路、８１…コプレーナウェーブカイドの信号線路、８２…キャパシタ、８３…キャパシタ、８４…スタブ、８５…出力インピーダンス整合回路、８６，８７…コプレーナウェーブカイドの信号線路、８８…キャパシタ、８９…キャパシタ、９０…スタブ、９１，９２…キャパシタ。
Claims (20)
- ワンチップ内に高周波スイッチ（１０）とアンプ（１１）を集積化し、当該チップ（３）を回路基板（２）の上にフリップチップ実装するとともに、チップ（３）と回路基板（２）との間を樹脂封止した高周波モジュールであって、
前記チップ（３）におけるアンプ用半導体素子（４０）の信号入力側に、線幅を変化させたコプレーナウェーブガイドの信号線路（４２，４３）と当該信号線路（４２，４３）に対し直列のキャパシタ（４４）とスタブ（４５）で構成するインピーダンス整合回路（４１）を配したことを特徴とする高周波モジュール。 - 請求項１に記載の高周波モジュールにおいて、
前記アンプ用半導体素子（４０）の信号出力側に、線幅を変化させたコプレーナウェーブガイドの信号線路（４７，４８）と当該信号線路（４７，４８）に対し直列のキャパシタ（４９）とスタブ（５０）で構成するインピーダンス整合回路（４６）を配したことを特徴とする高周波モジュール。 - 請求項１または２に記載の高周波モジュールにおいて、
前記スタブ（４５，５０）を介して前記アンプ用半導体素子（４０）への電源バイアス供給を行うようにするとともに、当該電源バイアス供給線路に用いるスタブ（４５，５０）の線路長を、基本波長（λ）の３／１６波長から６／１６波長の間にしたことを特徴とする高周波モジュール。 - 請求項３に記載の高周波モジュールにおいて、
電源バイアス供給線路に用いるスタブ線路（４５，５０）の特性インピーダンスを５０Ω以上にしたことを特徴とする高周波モジュール。 - 請求項３に記載の高周波モジュールにおいて、
電源バイアス供給線路に用いるスタブ線路（４５，５０）の先端をキャパシタ（５１，５２）を介してグランド側へ短絡したことを特徴とする高周波モジュール。 - 請求項１に記載の高周波モジュールにおいて、
スイッチ（１０）のチャンネル数を「２」以上としたことを特徴とする高周波モジュール。 - 請求項１に記載の高周波モジュールにおいて、
前記チップ（３）と回路基板（２）の接続を円柱バンプ（２２）にて行い、その間を樹脂（５）で充填したことを特徴とする高周波モジュール。 - 請求項１に記載の高周波モジュールにおいて、
前記回路基板（２）の材料としてテトラフルオロエチレン樹脂を用いたことを特徴とする高周波モジュール。 - 請求項１に記載の高周波モジュールにおいて、
前記チップ（３）におけるコプレーナウェーブガイドでの信号線路（２０）の両側に配置されるグランド電極（２１）上にバンプ（２２）を配置したことを特徴とする高周波モジュール。 - 請求項９に記載の高周波モジュールにおいて、
前記チップ（３）における電源バイアス供給線路（４５，５０）の両側に配置されるグランド電極（２１）上にもバンプ（６０，６１）を配置したことを特徴とする高周波モジュール。 - ワンチップ内に高周波スイッチ（１０）とアンプ（１１）を集積化し、当該チップ（３）を回路基板（２）の上にフリップチップ実装するとともに、チップ（３）と回路基板（２）との間を樹脂封止した高周波モジュールであって、
前記チップ（３）におけるアンプ用半導体素子（４０）の信号入力側に、コプレーナウェーブガイドの信号線路（８１）に対し並列のキャパシタ（８２）と直列のキャパシタ（８３）とスタブ（８４）で構成するインピーダンス整合回路（８０）を配したことを特徴とする高周波モジュール。 - 請求項１１に記載の高周波モジュールにおいて、
前記アンプ用半導体素子（４０）の信号出力側に、コプレーナウェーブガイドの信号線路（８６，８７）に対し並列のキャパシタ（８８）と直列のキャパシタ（８９）とスタブ（９０）で構成するインピーダンス整合回路（８５）を配したことを特徴とする高周波モジュール。 - 請求項１１または１２に記載の高周波モジュールにおいて、
前記スタブ（８４，９０）を介して前記アンプ用半導体素子（４０）への電源バイアス供給を行うようにするとともに、当該電源バイアス供給線路に用いるスタブ（８４，９０）の線路長を、基本波長（λ）の３／１６波長から６／１６波長の間にしたことを特徴とする高周波モジュール。 - 請求項１３に記載の高周波モジュールにおいて、
電源バイアス供給線路に用いるスタブ線路（８４，９０）の特性インピーダンスを５０Ω以上にしたことを特徴とする高周波モジュール。 - 請求項１３に記載の高周波モジュールにおいて、
電源バイアス供給線路に用いるスタブ線路（８４，９０）の先端をキャパシタ（９１，９２）を介してグランド側へ短絡したことを特徴とする高周波モジュール。 - 請求項１１に記載の高周波モジュールにおいて、
スイッチ（１０）のチャンネル数を「２」以上としたことを特徴とする高周波モジュール。 - 請求項１１に記載の高周波モジュールにおいて、
前記チップ（３）と回路基板（２）の接続を円柱バンプ（２２）にて行い、その間を樹脂（５）で充填したことを特徴とする高周波モジュール。 - 請求項１１に記載の高周波モジュールにおいて、
前記回路基板（２）の材料としてテトラフルオロエチレン樹脂を用いたことを特徴とする高周波モジュール。 - 請求項１１に記載の高周波モジュールにおいて、
前記チップ（３）におけるコプレーナウェーブガイドでの信号線路（２０）の両側に配置されるグランド電極（２１）上にバンプ（２２）を配置したことを特徴とする高周波モジュール。 - 請求項１９に記載の高周波モジュールにおいて、
前記チップ（３）における電源バイアス供給線路（８４，９０）の両側に配置されるグランド電極（２１）上にもバンプ（６０，６１）を配置したことを特徴とする高周波モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001096377A JP4547823B2 (ja) | 2001-03-29 | 2001-03-29 | 高周波モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001096377A JP4547823B2 (ja) | 2001-03-29 | 2001-03-29 | 高周波モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299901A JP2002299901A (ja) | 2002-10-11 |
| JP4547823B2 true JP4547823B2 (ja) | 2010-09-22 |
Family
ID=18950295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001096377A Expired - Fee Related JP4547823B2 (ja) | 2001-03-29 | 2001-03-29 | 高周波モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4547823B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040048005A (ko) * | 2002-12-02 | 2004-06-07 | 한국전자통신연구원 | 가변 임피던스 매칭회로 |
| KR101301816B1 (ko) * | 2010-03-25 | 2013-08-29 | 한국전자통신연구원 | 증폭기 스위치로 동작하는 다기능 ｍｍｉｃ |
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- 2001-03-29 JP JP2001096377A patent/JP4547823B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002299901A (ja) | 2002-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071002 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071122 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090223 |
|
| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |