KR102081497B1 - 고출력 rf 트랜지스터 상의 매립형 고조파 종단 - Google Patents

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Abstract

반도체 소자는 대향하는 제1 표면 및 제2 표면을 갖는 반도체 기판을 포함한다. 증폭기 소자가 반도체 기판 내에 형성되고, 증폭기 소자는 기본 주파수에서 RF 신호를 증폭하도록 구성된다. 제1 유전체 층이 기판의 제1 표면 상에 형성된다. 제1 금속 배선 층이 제1 유전체 층 상에 형성된다. 제1 금속 배선 층은 제1 유전체 층에 의해 기판으로부터 이격된다. 제1 금속 배선 층은 제1 기준 전위 패드와 깍지끼워진 제1 연장된 핑거를 포함한다. 제1 연장된 핑거는 제1 기준 전위 패드로부터 물리적으로 분리된다. 제1 기준 전위 패드는 금속 배선이 없는 제1 패턴 형상을 포함한다. 제1 패턴 형상은 기본 주파수의 고조파 성분을 필터링하는 기하학적 구조를 가지고 있다.

Description

고출력 RF 트랜지스터 상의 매립형 고조파 종단{EMBEDDED HARMONIC TERMINATION ON HIGH POWER RF TRANSISTOR}
본원은 RF(radio frequency) 증폭기에 관한 것으로, 구체적으로는 RF 증폭기를 위한 임피던스 정합 네트워크(impedance matching network)에 관한 것이다.
RF 전력 증폭기는 무선 통신 시스템용 기지국 등과 같은 다양한 응용분야에 사용된다. RF 전력 증폭기에 의해 증폭된 신호는 흔히 400 메가헤르츠(MHz) 내지 60 기가헤르츠(GHz) 범위의 주파수를 갖는 고주파 변조 캐리어를 갖는 신호를 포함한다. 캐리어를 변조하는 기저 대역 신호는 일반적으로 상대적으로 낮은 주파수에서 사용되며, 응용에 따라 최대 300MHz 또는 그 이상일 수 있다. 많은 RF 전력 증폭기 설계는 반도체 스위칭 소자를 증폭기 소자로 사용한다. 이러한 스위칭 소자의 예로는 MOSFET(metal-oxide semiconductor field-effect transistor), DMOS(double-diffused metal-oxide semiconductor) 트랜지스터, GaN HEMT(gallium nitride high electron mobility transistor), GaN MESFET(gallium nitride metal-semicnductor field-effect transistor), LDMOS 트랜지스터 등과 같은 전력 트랜지스터 소자를 들 수 있다.
클래스 F 증폭기 구성은 이들의 동작이 매우 효율적이어서 현대의 RF 응용분야에서 점점 선호되고 있다. 클래스 F 동작에서, 스위칭 소자의 입력(예컨대, 게이트)은 변조되는 반면에 스위칭 소자의 기준 단자(예컨대, 소스)는 고정 전위로 유지된다. 스위칭 소자가 ON 상태인 동안, 스위칭 소자의 출력 양단의 전압은 명목상 0이지만 스위칭 소자의 출력 단자 양단에는 사인파 스위칭 전류가 존재한다. 반대로, 스위칭 소자가 OFF 상태인 동안, 스위칭 소자의 출력 양단의 전류는 명목상 0이지만 스위칭 소자의 출력 단자에 1/2 구형파 전압(half square wave voltage)이 나타난다. 이론상으로, 두 상태 모두 IV가 0이므로 전력은 소실되지 않는다. 실제로 전력 손실(power dissipation)은, 전류 사인파와 전압 구형파가 중첩되어 출력 단자에 전류와 전압이 동시에 나타나는 온(ON) 상태와 오프(OFF) 상태 사이의 전환 시에 발생한다. 이 중첩(overlap)을 최소화하여 고효율 클래스 F 동작을 얻을 수 있다.
클래스 F 증폭기에서 전류-전압 중첩을 최소화하기 위한 한가지 기법은 고조파 필터링과 관련이 있다. 장치의 출력에서 고조파 발진을 완화시킴으로써, 전압 및 전류 파형의 모양이 최소 중첩하도록 개선된다. 명목상으로는, 증폭기의 출력은 기본 주파수(F0), 즉 증폭되는 RF 신호의 주파수의 짝수 번째 고조파(예컨대, 2F0, 4F0, 6F0 등)에 대해 단락 회로 경로를 제공해야 한다. 또한, 증폭기의 출력은 명목상으로 기본 RF 주파수(F0)의 홀수 번째 고조파(예컨대, 3F0, 5F0, 7F0 등)에 대해 개방 회로를 제공해야 한다.
클래스 F 증폭기의 고조파 동조(harmonic tuning)를 위한 공지된 기법은 증폭기 소자의 입력 및 출력 단자에 연결되는 임피던스 정합 네트워크에 필터를 통합하는 것을 포함한다. 이들 임피던스 정합 네트워크는 패키지된 증폭기 소자를 수용하는 인쇄 회로 기판(PCB) 상에 제공될 수 있다. 이에 갈음하여 또는 이에 더하여, 집적 회로와 패키지 리드 사이에 별도의 커패시터 및 인덕터를 배치함으로써 패키지된 증폭기 소자 자체에 필터가 통합될 수 있다. 어느 경우에나, 임피던스 정합 네트워크는, 경우에 따라 전기적 단락 회로 또는 개방 회로를 제공하도록, 기본 주파수(F0)의 고조파에 동조되는 LC 필터를 포함할 수 있다. 원하는 주파수 응답을 제공하기 위해, LC 컴포넌트 대신에 1/4 파장 전송선, 오픈 스터브(open stub), 방사형 스터브 등과 같은 마이크로스트립 라인 기하구조가 PCB에 사용될 수 있다.
종래의 고조파 동조 설계의 단점은 고차 고조파가 전류 소스로부터의 분리가 증가함에 따라 필터링하는 것이 점점 어려워진다는 것이다. 예를 들어, 전술한 구성에서, 패키지 레벨 및 보드 레벨 도체의 기생 리액턴스가 고주파수 신호의 전파에 실질적으로 영향을 미친다. 결과적으로, 최근의 RF 응용에서 6GHz 범위의 3차 고조파를 동조하는 기능이 패키지 레벨 또는 보드 레벨에서 매우 제한적이다.
반도체 소자가 개시된다. 일 실시예에 따르면, 반도체 소자는 대향하는 제1 및 제2 표면을 갖는 반도체 기판을 포함한다. 증폭기 소자가 반도체 기판 내에 형성되고, 증폭기 소자는 기본 주파수에서 RF 신호를 증폭하도록 구성된다. 제1 유전체 층은 기판의 제1 표면 상에 형성된다. 제1 금속 배선 층이 제1 유전체 층 상에 형성된다. 제1 금속 배선(metalization) 층은 제1 유전체 층에 의해 기판으로부터 이격된다. 제1 금속 배선 층은 제1 기준 전위 패드와 깍지끼워진 제1 연장된 핑거를 포함한다. 제1 연장된 핑거는 제1 기준 전위 패드로부터 물리적으로 분리된다. 제1 기준 전위 패드는 금속 배선 없는 제1 패턴 형상을 포함한다. 제1 패턴 형상은 기본 주파수의 고조파 성분을 필터링하는 기하학적 구조를 가지고 있다.
집적 회로가 개시된다. 일 실시예에 따르면, 집적 회로는 대향하는 제1 및 제2 표면을 갖는 반도체 기판을 포함한다. RF 트랜지스터가 반도체 기판 내에 형성된다. RF 트랜지스터는 기본 주파수에서 동작하도록 구성되며, 제어 단자, 출력 단자 및 기준 전위 단자를 포함한다. 외부에서 접근 가능한 제어 단자는 제어 단자에 전기적으로 연결된다. 외부적으로 접근 가능한 출력 단자는 출력 단자에 전기적으로 연결된다. 외부에서 접근 가능한 기준 전위는 기준 전위에 전기적으로 연결된다. 금속 배선이 없는 제1 패턴 형상이 집적 회로의 라인 금속 배선 층의 후단(back end)에 형성된다. 제1 패턴 형상은 기본 주파수의 고조파 성분을 필터링하는 기하학적 구조를 가지고 있다.
반도체 소자를 형성하는 방법이 개시된다. 일 실시예에 따르면, 이 방법은 대향하는 제1 및 제2 표면을 갖는 반도체 기판 및 기본 주파수에서 동작하도록 구성된 증폭기 소자를 제공하는 단계를 포함한다. 증폭기 소자는 제어 단자, 출력 단자 및 기준 전위 단자를 포함한다. 라인 금속 배선 층의 후단이 반도체 기판 상에 형성된다. 제1 패턴 형상이 라인 금속 배선 층의 후단에 형성된다. 제1 패턴 형상은 기본 주파수의 고조파 성분을 필터링하는 기하학적 구조를 가지고 있다.
당업자는 다음의 상세한 설명 및 첨부 도면을 통해 추가적인 특징 및 장점을 이해할 수 있을 것이다.
도면의 구성 요소들은 반드시 서로에 대하여 축척되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다. 다양한 도시된 실시예의 특징은 서로 배제되지 않는 한 결합될 수 있다. 실시예들은 도면에 도시되어 있으며 이하의 상세한 설명에서 상세하게 설명한다.
도 1은 일 실시예에 따른, 반도체 기판, 라인 부분의 후단 및 외부적으로 접근 가능한 단자를 갖는 집적 회로를 나타낸다.
도 2는 일 실시예에 따른, 집적 회로의 라인 부분의 후단에 있는 제1 금속 배선 층의 평면도이다.
도 3은 일 실시예에 따른 도 2의 집적 회로의 단면도이다.
도 4는 일 실시예에 따른, 집적 회로의 라인 부분의 후단에 형성되는 RF 신호의 고조파 성분을 필터링하도록 구성된 패턴 형상을 포함하는 제1 금속 배선 층의 평면도이다.
도 5는 일 실시예에 따른 도 4의 집적 회로의 단면도이다.
도 6은 일 실시예에 따른, RF 신호의 고조파 성분을 필터링하도록 구성된 패턴화된 형태의 확대 평면도이다.
도 7은 일 실시예에 따른, RF 신호의 고조파 성분을 필터링하도록 구성된 패턴화된 형태의 확대 평면도이다.
도 8은 일 실시예에 따른, RF 신호의 고조파 성분을 필터링하도록 구성된 패턴화된 형태의 확대 평면도이다.
도 9는 일 실시예에 따른, 금속 배선의 제1 및 제2 층에 형성되는 RF 신호의 고조파 성분을 필터링하도록 구성된 패턴화된 형태를 갖는 집적 회로의 단면도이다.
도 10은 일 실시예에 따른, RF 신호의 고조파 성분을 필터링하도록 구성된 패턴화된 형태를 갖는 집적 회로의 평면도이다.
본 명세서에 설명된 실시예에 따르면, 집적 회로는 반도체 본체에 형성된 증폭기 소자와 집적 회로의 라인 금속 배선의 후단에 통합된 고조파 필터링 구조를 포함한다. 증폭기 소자는 기본 주파수(F0)로 작동한다. 라인 금속 배선의 후단은 기본 주파수(F0)에 동조되는 비선형 임피던스 응답을 제공하는 방식으로 구성된다. 하나의 특정 실시예에 따르면, 라인 금속 배선의 후단은 기본 주파수(F0)의 2차 고조파(2F0)에 저 임피던스를 제공하고 기본 주파수(F0)의 3차 고조파(3F0)에 고 임피던스를 제공하도록 구성된다.
고조파 필터링 구조는 이른바 코플래너(coplanar) 도파관 구성을 갖는 라인 금속 배선의 후단에 형성될 수 있다. 이러한 구성에서, 단일 금속 배선 층은 금속 패드와 서로 맞물린 연장된 핑거를 포함한다. 연장된 핑거(elongated finger)가 트랜지스터 소자의 출력으로부터 전파되는 RF 신호를 전달하고, 금속 패드가 기준 전위(예컨대, 접지)에 연결된다. 패턴 형상이 금속 패드에 형성되어 코플래너 도파관의 접지면을 붕괴시키고 결과적으로 증폭기의 출력에 주파수 의존 임피던스 응답을 제공한다. 유익하게도, 고조파 동조 필터를 집적 회로에 직접 통합함으로써, 기생 효과가 최소가 되므로 우수한 성능을 얻을 수 있다. 또한, 라인 금속 배선의 후단에 고조파 동조 필터를 형성하는 것은 다른 기술에 비해 저비용 및 간단한 솔루션을 제공한다.
도 1을 참조하면, 집적 회로(100)가 개략적으로 도시되어 있다. 집적 회로(100)는 RF 전력 증폭기 응용분야에서 증폭기 소자로서 사용될 수 있다. 집적 회로(100)는 대향하는 제1 및 제2 표면(104, 106)을 갖는 반도체 기판(102)을 포함한다. 일반적으로, 반도체 기판(102)은, 예컨대 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 나이트라이드(GaN), 갈륨 알루미늄 나이트라이드(GaAlN) 등과 같이, 집적 반도체 소자를 형성하는데 사용되는 다양한 반도체 재료 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.
적어도 하나의 증폭기 소자(108)가 반도체 기판(102)에 형성된다. 증폭기 소자(108)는 도면에 개략적으로 도시되어 있다. 일반적으로, 증폭기 소자(108)는 입력 및 출력 단자 사이에서 전류 또는 전압 이득을 제공하는 임의의 종류의 반도체 소자일 수 있다. 도 1에 도시된 실시예에 따르면, 증폭기 소자(108)는 트랜지스터이다. 다양한 트랜지스터 유형이 증폭기 소자(108)에 적합하다. 이러한 트랜지스터 유형의 예로는 MOSFET(metal-oxide semiconductor field-effect transistor), DMOS(double-diffused metal-oxide semiconductor) 소자, GaN HEMT(gallium nitride high electron mobility transistor), GaN MESFET(gallium nitride metal-semiconductor field-effect transistor), LDMOS(lateralally-diffused metal-oxide semiconductor) 소자 등이 있다. 트랜지스터는 수평형 디바이스, 즉 제1 및 제2 표면(104, 106)에 평행한 방향으로 흐르는 도전성 전류를 제어하도록 구성되는 소자, 또는 수직형 디바이스, 즉, 제1 및 제2 표면(104, 106)에 수직 방향으로 흐르는 도전성 전류를 제어하도록 구성된 디바이스로서 구성될 수 있다. 도시된 실시예에서, 트랜지스터는 n형 강화 MOSFET으로 구성된다. 선택적으로, 트랜지스터는 p형 소자 및/또는 공핍 모드 소자일 수 있다.
증폭기 소자(108)는 입력 단자와 출력 단자 사이에서 RF 신호를 증폭하도록 구성된다. 즉, 입력 단자에 인가되는 RF 신호의 전류 및/또는 전압의 크기가 출력 단자에서 더 크다. 도시된 예에서, 입력 단자는 트랜지스터의 게이트이고, 출력 단자는 트랜지스터의 드레인이다. 트랜지스터의 소스는 고정된 기준 전위(예컨대, GND)로 유지된다. 증폭기 소자(108)는 증폭되는 RF 신호의 기본 주파수에서 동작하도록 구성된다. 일반적으로, RF 신호의 기본 주파수는 메가헤르츠(MHz) 내지 기가헤르츠(GHz) 범위에 있을 수 있다. 보다 특정한 실시예에 따르면, RF 신호는 낮은 기가 헤르츠(GHz) 범위, 보다 구체적으로는 약 2.0 GHz의 중심 주파수를 갖는 1.8 GHz 내지 2.2 GHz의 범위 내에 있다. 임의의 경우에, 디바이스의 물리적 파라미터(예컨대, 채널 치수들, 게이트 커패시턴스 등)는 증폭기 소자(108)가 이 기본 주파수에서, 바람직하게는 높은 이득으로 스위칭될 수 있도록 한다.
집적 회로(100)는 기판의 제1 및 제2 표면(104, 106) 상에 형성된 BEOL(back end of the line(라인의 후단)) 부분(110, 112)을 더 포함한다. 본 기술 분야에서 통상적으로 이해되는 바와 같이, BEOL은 FEOL(front end of the line) 반도체 제조 후에 발생하는 반도체 제조의 제2 단계를 지칭한다. 집적 회로(100)의 FEOL 부분은 반도체 기판(102) 및 그 내부에 형성된 반도체 소자들(트랜지스터, 커패시터, 저항기, 트렌치, 에지 종단 구조 등)을 포함한다. 기판의 BEOL 부분은 반도체 기판(102) 내부에 형성된 반도체 소자 위에 그리고 반도체 기판(102) 상에 형성된 소자들을 지칭한다. 이들 구성요소의 예로는 금속 배선 층, 유전체 층 및 도전성 비아 구조를 들 수 있다.
집적 회로(100)는 기판의 제1 표면(104) 상에 형성된 상부 BEOL 부분(110)을 포함한다. 상부 BEOL 부분(110)은 구리, 알루미늄 및 이들의 합금과 같은 전기 도전성 물질로 형성된 임의의 수의 금속 배선 층(예컨대, M1, M2, M3 등)을 포함할 수 있다. 이들 금속 배선 층은 전기 절연 층에 의해 서로 분리된다. 이러한 층을 위한 예시적인 재료로는 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN) 및 실리콘 옥시나이트라이드(SiOxNx)를 들 수 있다. 도전성 비아 구조는 다양한 금속 배선 층들 사이에서 반도체 소자들을 연결하는데 사용될 수 있다. 이들 비아 구조는, 예를 들어 텅스텐 또는 구리로 형성될 수 있다.
상부 BEOL 부분(110)은 트랜지스터의 제1 표면(104) 레벨 디바이스 단자와 외부적으로 접근 가능한 단자 사이에 전기적 접속을 제공하도록 구성된다. 제1 표면(104) 레벨 디바이스 단자는 트랜지스터 소자의 기판 레벨 단자(예컨대, 소스 및 드레인 영역 및 게이트 전극)를 지칭한다. 외부적으로 접근 가능한 단자는, BEOL 부분(110, 112)의 가장 외측에 제공되며, 예컨대 도전성 본드 와이어 또는 패키지 리드에 전기적으로 연결하는데 이용 가능한 도전성 구조물(예컨대, 본드 패드)을 지칭한다. 도시된 예에서, 외부적으로 접근 가능한 제어 단자(114)는 상부 BEOL 부분(110)을 통해 제1 표면(104) 레벨 제어 단자(116)에 전기적으로 연결되고, 외부적으로 접근 가능한 출력 단자(118)는 상부 BEOL 부분(110)을 통해 제1 표면(104) 레벨 출력 단자(119)에 전기적으로 연결된다.
집적 회로(100)는 기판의 제2 표면(106) 상에 형성된 하부 BEOL 부분(112)을 더 포함한다. 상부 BEOL 부분(110)과 유사하게, 하부 BEOL 부분(112)은 금속 배선 층, 유전체 층 및 도전성 비아를 포함할 수 있다. 또한, 외부적으로 접근 가능한 단자는 집적 회로(100)의 하부 측에서 전기적 연결을 제공하기 위해 하부 BEOL 부분(112)의 외측에 제공될 수 있다. 도시된 예에서, 외부적으로 접근 가능한 기준 전위 단자(120)는 하부 BEOL 부분(112)을 통해 제2 표면(106) 레벨 제어 단자 기준 전위 단자(122)에 전기적으로 연결된다.
외부적으로 접근 가능한 단자들의 배치 및 BEOL 부분들에 의해 제공되는 전기 접속성은 특정 디바이스 타입 또는 패키징 구성을 충족시키도록 적절하게 적응될 수 있다. 예를 들어, 수평형 장치, 즉 제1 및 제2 표면(104, 106)에 평행한 방향으로 전도하도록 구성된 장치의 경우, 각각의 표면 레벨 단자(116, 119, 122)(예컨대, 트랜지스터의 게이트, 소스 및 드레인 단자)는 기판의 제1 표면(104) 상에 배치된다. 상부 BEOL 부분(110)은 이들 표면 레벨 단자(116,119,122) 각각과 상부 BEOL 부분(110)의 외측에서 외부적으로 접근 가능한 단자 사이의 전기적 접속을 제공하도록 구성될 수 있다. 다수의 RF 패키지는 적어도 하나의 접속(예컨대, 소스/GND)이 집적 회로(100)의 하부 측에서 이루어지는 2면 접속 구조를 이용한다. 수평형 디바이스의 경우, 기판의 제1 표면(104) 상에 배치되는 표면 레벨 단자(122)와 제2 표면(106) 사이에 전기 접속을 제공하는데 TSV(through silicon via)가 사용될 수 있고, 하부 BEOL은 관통 실리콘 비아(TSV)를 외부 기준 전위 단자(120)에 연결한다. 수직형 디바이스, 즉, 제1 및 제2 표면(104, 106)에 직교하는 방향으로 도통하도록 구성된 디바이스의 경우, 출력 단자들 중 하나(예컨대, 소스 단자)가 기판의 제2 표면(106)에 이미 존재하며, 따라서 TSV는 필요치 않다.
도 2를 참조하면, 일 실시예에 따른 집적 회로(100)의 상부 BEOL의 제1 금속 배선 층(130)의 평면도가 도시되어 있다. 상부 BEOL 부분(110)은 서로 전기적으로 절연된 3개의 별개의 금속 패드를 포함한다. 구체적으로, 상부 BEOL 부분(110)은 제어 단자 패드(124), 기준 전위 패드(126) 및 출력 단자 패드(128)를 포함한다. 제어 단자 패드(124)는 표면 레벨 제어 단자(116) 및 외부 제어 단자(114)에 전기적으로 연결되고, 기준 전위 패드(126)는 표면 레벨 기준 전위 단자(122) 및 외부 기준 전위 단자(120)에 전기적으로 연결되고, 출력 단자 패드(128)는 트랜지스터의 표면 레벨 출력 단자(122) 및 외부 출력 단자(120)에 전기적으로 연결된다.
제1 금속 배선 층(130)은 출력 단자 패드(128)에 직접 연결된 다수의 연장된 핑거(132)를 포함하도록 구성되어 있다. 연장된 핑거(132)는 기준 전위 패드(126)의 공동(134) 내로 연장된다. 그 결과, 연장된 핑거(132)는 기준 전위 패드(126)와 깍지끼워진다. 여기서 사용된 바와 같이, 깍지끼움(interdigitated)은 하나의 면이 하나의 구조와 적어도 한 번 교차하고 다른 구조와 적어도 한번 교차하는 2개의 개별 구조의 중첩 배열을 지칭한다. 예를 들어, 도 2에 도시된 바와 같이, 라인(136)이 연장된 핑거(132) 중 하나와 교차하여, 연장된 핑거(132)의 양측 상에 기준 전위 패드(126)의 인접한 부분이 위치한다.
연장된 핑거(132)의 폭 및 연장된 핑거(132)와 기준 전위 패드(126) 사이의 이격 거리는 BEOL 공정의 최소 거리 능력(minimum distance capability)일 수 있다. 한편, 기준 전위 패드(126)의 인접한 부분들의 폭은 훨씬 더 클 수 있는데, 예를 들어, BEOL 공정의 최소 거리 능력의 적어도 10배일 수 있다.
연장된 핑거(132)와 기준 전위 패드(126)의 깍지끼움 구성은 코플래너 도파관을 생성한다. 일반적으로 코플래너 도파관은, 좁은 도전성 트랙이 두 개의 훨씬 큰 도전 면으로부터 분리되는 전송 라인 구조의 유형을 지칭하는데, 도전성 트랙과 도전 면이 모두 동일한 면 상에 있고 유전체 위에 있다. 전기 신호가 중심 전도 트랙을 따라 전송되고 인접한 도전성 면이 복귀 경로로 작용한다. 명목상으로, 도전성 면은 무한 접지면처럼 동작한다. 이 예에서는, 연장된 핑거(132)에 의해 제공되는 중심 도체 트랙이 표면 레벨 출력 단자(119) 및 외부 출력 단자(118) 사이에서 전송되는 RF 신호를 운반한다. 외부 기준 전위 단자(120)에 연결되는 기준 전위 패드(126)는 접지면을 제공한다.
도 3을 참조하면, 일 실시예에 따른, 도 2의 집적 회로(100)를 라인 A-A'를 따라 절취한 단면도가 도시되어 있다. 도면에는, 도 1을 참조하여 설명한 바와 같이 개략적으로 도시된 트랜지스터를 갖는 기판이 도시되어 있다.
상부 BEOL 부분(110)에서, 기판(102) 상에 제1 유전체 층(138)이 형성되고, 제1 유전체 층(138) 상에 제1 금속 배선 층(130)이 형성된다. 그 결과, 제1 금속 배선 층(130)이 기판(102)으로부터 이격되고 제1 유전체 층(138)에 의해 기판(102)으로부터 전기 절연된다. 상부 BEOL 부분(110)은 제1 유전체 층(138)의 개구부에 형성되는 전기 도전성 비아 구조를 더 포함한다. 제1 비아(140)는 트랜지스터의 제1 표면(104) 레벨 출력 단자(119)를 연장된 핑거들(132) 중 하나에 전기적으로 연결한다. 제2 비아(142)는 트랜지스터의 제1 표면(104) 레벨 기준 전위 단자(122)를 제1 기준 전위 패드(126)에 전기적으로 연결한다.
하부 BEOL 부분(112)은 제2 표면(106) 상에 형성된 제3 금속 배선 층(144)을 포함한다. 일 실시예에 따르면, 제3 금속 배선 층(144)은 오직 하부 BEOL 부분(112) 내에 있는 층이다. 이 구성에서, 제3 금속 배선 층(144)은 외부적으로 접근 가능하며 따라서 외부 기준 전위 단자를 제공한다.
도 4 내지 도 5를 참조하면, 다른 실시예에 따른 집적 회로(100)가 도시되어 있다. 도 4 내지 도 5의 실시예는, 기준 전위 패드(126)에 패턴 형상(146)이 형성되어 있다는 점을 제외하면 도 2 및 도 3의 실시예와 동일하다. 패턴 형상(146)은 제1 금속 배선 층(130)이 제거된 영역에 대응한다. 즉, 패턴 형상(146)은 금속 배선이 없다. 따라서, 코플래너 도파관의 접지면이 연장된 핑거(132) 및 기준 전위 패드(126)에 의해 형성된다. 일 실시예에 따르면, 패턴 형상(146)은 연장된 핑거(132)와 마주보는 기준 전위 패드(126)의 연장된 측부로 연장되는 연결부(148)를 포함한다. 도 5에 도시된 바와 같이, 패턴 형상(146)을 제공하는 제1 금속 배선 층(130) 내의 공극은 유전체 재료로 채워질 수 있다.
패턴 형상(146)의 기하학적 구조는 연장된 핑거 및 기준 전위 패드(126)에 의해 형성되는 코플래너 도파관의 주파수 응답에 영향을 미치도록 조정될 수 있다. 이 개념의 일례는 J-S Hong 및 B. Karyamapudi, "A General Circuit Model for Defected Ground Structures in Planar Transmission Lines", IEEE Microw. Wireless Comp. Lett., vol. 15, no. 10, pp. 706-708, October 2004에 기술되어 있다. 이 개념을 간략히 요약하면, 코플래너 도파관의 접지면이 패터닝되어 이른바 결함 접지 구조(defective ground structure)를 형성할 수 있다. 이 결함 접지 구조는 코플래너 도파관의 도전성 트랙을 따라 이동하는 AC 신호에 대한 임피던스 응답을 변경한다. 이른바 결함 접지 구조의 주파수 응답은 LC 공진기 및/또는 직렬 LC 회로를 포함하는 등가의 LC 회로로서 모델링될 수 있다. 이 LC 회로의 파라미터는 결함 접지 구조의 기하학적 구조, 즉 제거된 접지면의 일부분의 프로파일에 의존한다. 따라서, 패턴 형상(146)(즉, 결함 접지 구조)의 기하학적 구조를 조정함으로써, 원하는 주파수 의존 임피던스가 연장된 핑거를 따라 이동하는 RF 신호에 제공될 수 있다.
일 실시예에 따르면, 패턴 형상(146)의 기하학적 구조는 증폭기 소자의 기본 주파수의 고조파 성분을 필터링하도록 선택된다. 즉, 패턴 형상(146)은 고조파의 외부의 주파수 범위보다 기본 주파수의 고조파에 더 높거나 또는 더 낮은 임피던스를 나타내는 기하학적 구조를 갖는다. 예를 들어, 패턴 형상은 특정 고차 고조파에 대해 완전히 또는 부분적으로 차단(즉, 매우 높은 임피던스를 제공)하도록 구성될 수 있고/또는 특정 고차 고조파에 대해 완전히 또는 부분적으로 단락(즉, 매우 낮은 임피던스 제공)하도록 구성될 수 있다. 보다 특정한 실시예에 따르면, 패턴 형상(146)은 기본 주파수의 2차 고조파에서 최소 임피던스를 나타내고 기본 주파수의 3차 고조파에서 최대 임피던스를 나타내는 구조를 갖는다. 예를 들어, 기본 주파수가 2.0GHz인 경우, 이는 증폭된 버전의 RF 신호를 전달하는 코플래너 도파관이 4.0GHz에서 접지에 전기 단락처럼 보이고, 6.0GHz에서 전기적으로 개방되는 것처럼 보임을 의미한다. 따라서, 증폭기 소자(108)의 클래스 F 증폭기 고조파 필터링이 얻어진다. 이들 값은 단지 일례일 뿐이며, 패턴 형상(146)의 기하학적 구조를 조정함으로써 다양한 상이한 주파수 및/또는 주파수 응답이 얻어질 수 있다.
도 6 내지 도 8을 참조하면, 패턴 형상(146)에 대한 상이한 예시적인 형상의 확대도가 도시되어 있다. 도 6에서, 패턴 형상(146)은 나선형의 기하학적 구조를 갖는다. 도 7에서, 패턴 형상(146)은 H 형상의 기하학적 구조를 갖는다. 도 8에서, 패턴 형상(146)은 U 형상의 기하학적 구조를 갖는다. 이들 3개의 기하학적 구조는 패턴 형상(146)에 대한 가능한 다양한 구성 중 단지 일부를 나타낸다. 일반적으로, 패턴 형상(146)은 코플래너 도파관에서 주파수 의존 임피던스 응답을 생성하는 임의의 기하학적 구조를 가질 수 있다.
도 9를 참조하면, 다른 실시예에 따른 집적 회로(100)가 도시되어 있다. 도 9의 실시예는, 코플래너 도파관 및 결함 접지 구조의 개념이 제2 레벨의 금속 배선까지 확장되었다는 점을 제외하면 도 4 및 도 5의 실시예와 동일하다. 보다 구체적으로, 제2 유전체 층(150)이 제1 금속 배선 층(130) 상에 형성되고, 제2 금속 배선 층(152)이 제2 유전체 층(150) 상에 형성된다. 제2 금속 배선 층(152)은 제2 유전체 층(150)에 의해 제1 금속 배선 층(130)으로부터 이격되고, 제2 유전층(150)에 의해 제1 금속 배선 층(130)으로부터 전기적으로 절연된다.
제2 금속 배선 층(152)은 전술한 제1 금속 배선 층(130)과 동일한 방식으로 패터닝되었다. 즉, 위에서 봤을 때, 제2 금속 배선 층(152)은 도 4에 도시된 제1 금속 배선 층(130)과 동일한 외관을 갖는다. 따라서, 제2 금속 배선 층(152)은 제2 기준 전위 패드(156)와 깍지끼워진 제2 연장된 핑거(154), 및 금속 배선이 없는 제2 패턴 형상을 포함한다. 또한, 제2 금속 배선 층(152)의 피처는 제1 금속 배선 층(130)의 피처와 정렬되어, 제2 금속 배선 층(152) 내의 제2 연장된 핑거(154) 및 패턴 형상(158)이 제1 금속 배선 층(130) 내의 패턴 형상(146) 및 제1 연장된 핑거(132)의 바로 위쪽에 형성된다. 제1 및 제2 연장된 핑거(132, 154) 사이 및 제1 및 제2 기준 전위 패드(126, 156) 사이에 전기 접속을 제공하기 위해 제2 세트의 비아 구조(160)가 사용된다. 이 실시예에서, 제1 및 제2 금속 배선 층(130, 152)은 본 명세서에서 설명한 코플래너 도파관 및 고조파 필터링을 집합적으로 제공한다. 물론, 이러한 구성은, 예를 들어 전기 저항, 전자기 효과 등의 차이로 인해, 도 4를 참조하여 기술한 단일 금속 배선 층 실시예와 다르게 동작한다. 그러나, 이들 효과는, 원하는 주파수 응답을 제공하도록 계산되어 모델링될 수 있다.
도 10을 참조하면, 다른 실시예에 따른 집적 회로(100)가 도시되어 있다. 도 10의 실시예는 패턴 형상(146)이 기준 전위 패드(126)에 형성되어 있지 않다는 점을 제외하면 도 4 및 도 5의 실시예와 동일하다. 대신에, 패턴 형상(146)은 출력 단자 패드(128)에 형성된다.
도 10에 도시된 패턴 형상(146)은 이른바 스퀘어 링 스플리트 공진기(square-ring-split-resonator)이다. 이 기하학적 구조는 출력 단자 패드(128)의 패턴 형상(146)에 대한 가능한 형상의 하나의 예를 나타낼 뿐이다. 일반적으로, 원하는 주파수 응답을 제공하기 위한 출력 단자 패드(128) 내 패턴 형상(146)의 기하학적 구조는 전술한 기술에 따른 등가의 LC 회로로서 모델링될 수 있다.
전술한 실시예에서, 집적 회로는, 제1 레벨 금속 배선 층(도 5) 및 제2 레벨 금속 배선 층(도 9)에 형성되어 고조파 필터링을 제공하는 패턴 형상을 포함한다. 이 원리는 이들 특정 금속 배선 구성에 국한되지 않는다. 보다 일반적으로는, 집적 회로는 임의의 수의 금속 배선 층, 예컨대 3개, 4개, 5개 등의 금속 배선 층을 포함할 수 있고, 고조파 필터링을 제공하는 패턴 형상은 이들 금속 배선 층 중 하나, 둘 이상 또는 전부에 형성될 수 있다. 패턴 형상을 포함하지 않는 금속 배선 층은 주파수 의존 임피던스 응답이 바람직하지 않거나 필요하지 않는 다른 전기 접속에 사용될 수 있다. 더욱이, 패턴 형상은 반드시 다양한 금속 배선 층에서 동일한 기하학적 구조 또는 위치를 가질 필요는 없다. 두 개의 상이한 주파수 응답을 제공하기 위해 둘 이상의 패턴 형상이 개별 금속 배선 층에 제공될 수 있다.
본 명세서에 기술된 집적 회로의 BEOL 부분은 임의의 종래 공지된 기법에 따라 형성될 수 있다. 예를 들어, 유전체 층 및 금속 배선 층은 종래 공지된 증착 기법에 의해 형성될 수 있다. 이들 층은, 증착 후에, 마스크된 에칭을 포함하여 종래 공지된 리소그래피 기술을 사용하여 구성될 수 있다. 일반적으로, 패턴 형상의 기하학적 구조는 이들 패터닝 기술의 능력 내에 있는 임의의 기하학적 구조로 제한된다.
"전기적으로 연결된"이라는 용어는 전기적으로 연결된 요소들 사이의 영구적 인 낮은 옴, 즉 저 저항 연결, 예컨대 관련된 요소들 사이의 와이어 연결을 나타낸다. 전기적 연결은 명목상 제로 임피던스 연결이다. 반면에, "전기적으로 결합된"이라는 용어는 결합된 요소들 간의 임피던스 연결이 반드시 명목상으로 제로 임피던스 연결인 것은 아닌 연결을 의미한다. 예를 들어, 인덕터, 캐패시터, 다이오드, 저항기 등과 같은 수동 소자뿐만 아니라 트랜지스터와 같은 능동 소자는 2개의 소자를 전기적으로 결합할 수 있다.
본 명세서에서 사용되는 "동일" 및 "정합"과 같은 용어는 본 발명의 사상으로부터 벗어나지 않고 약간의 합리적인 양의 변화가 고려될 수 있도록 동일하거나, 거의 동일하거나 또는 근사하는 것을 의미한다. "일정한"이라는 용어는 변화 또는 변동하지 않는 것 또는 본 발명의 사상을 벗어나지 않으면서 약간의 합리적인 양의 변화가 고려될 수 있도록 약간 변화하거나 또는 변동하는 것을 의미한다. 또한, "제1", "제2" 등과 같은 용어는 다양한 요소, 영역, 부분 등을 설명하기 위해 사용되며, 제한하려는 것은 아니다. 동일한 용어는 상세한 설명 전반에 걸쳐 동일한 요소를 지칭한다.
"하부", "아래", "하위", "상부", "상위" 등과 같은 공간적으로 상대적인 용어는 하나의 요소의 제2 요소에 대한 위치를 설명하기 위해 설명의 편의를 위해 사용된다. 이들 용어는 도면에 도시된 것 이외의 다른 방향에 더하여 디바이스의 다른 방향을 포함하기 위한 것이다. 또한, "제1", "제2" 등과 같은 용어는 다양한 요소, 영역, 부분 등을 설명하기 위해 사용되며, 제한하려는 것은 아니다. 동일한 용어는 설명 전반에 걸쳐 동일한 요소를 지칭한다.
본 명세서에서 사용된 바와 같이, "갖는", "포함하는" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지는 않는 개방된 용어이다. 단수형 문구는 문맥에 달리 명시되어 있지 않는 한 단수형 뿐만 아니라 복수형을 포함하고자 한다.
위 변화 및 응용 범위를 염두에 두고, 본 발명은 전술한 설명에 의해 제한되지 않으며 첨부된 도면에 의해 제한되지 않는다는 것을 이해해야 한다. 대신, 본 발명은 다음의 특허 청구 범위 및 그 균등물에 의해서만 제한된다.

Claims (17)

  1. 반도체 소자로서,
    대향하는 제1 표면 및 제2 표면을 갖는 반도체 기판과,
    상기 반도체 기판 내에 형성되고, 기본 주파수에서 RF 신호를 증폭하도록 구성된 증폭기 소자와,
    상기 기판의 제1 표면 상에 형성된 제1 유전체 층과,
    상기 제1 유전체 층 상에 형성되며 상기 제1 유전체 층에 의해 상기 기판으로부터 이격되어 있는 제1 금속 배선 층을 포함하되,
    상기 제1 금속 배선 층은 제1 기준 전위 패드와 깍지끼워진(interdigitated) 제1 연장된 핑거(elongated finger)를 포함하고, 상기 제1 연장된 핑거는 상기 제1 기준 전위 패드로부터 물리적으로 분리되며,
    상기 제1 기준 전위 패드는 금속 배선이 없는 제1 패턴 형상을 포함하고,
    상기 제1 패턴 형상은 상기 기본 주파수의 고조파 성분을 필터링하는 기하학적 구조를 갖는
    반도체 소자.
  2. 제1항에 있어서,
    상기 증폭기 소자는 입력 단자, 출력 단자 및 기준 전위 단자를 포함하는 RF 트랜지스터를 포함하고,
    상기 제1 연장된 핑거는 상기 출력 단자에 전기적으로 연결되고, 상기 제1 기준 전위 패드는 상기 기준 전위 단자에 전기적으로 연결되는
    반도체 소자.
  3. 제2항에 있어서,
    상기 제1 패턴 형상은 상기 제1 기준 전위 패드의 연장된 면들 중 적어도 하나에 연결되고 상기 연장된 면들 중 적어도 하나로부터 연장되는
    반도체 소자.
  4. 제3항에 있어서,
    상기 제1 패턴 형상은 나선형, H형 및 U형 중 적어도 하나를 포함하는
    반도체 소자.
  5. 제2항에 있어서,
    상기 반도체 소자는 외부적으로 접근 가능한 입력 단자 패드, 외부적으로 접근 가능한 출력 단자 패드, 및 외부적으로 접근 가능한 기준 전위 패드를 더 포함하고, 상기 제1 연장된 핑거는 RF 트랜지스터의 출력 단자 및 상기 외부적으로 접근 가능한 출력 단자 패드에 전기적으로 연결되고, 상기 제1 기준 전위 패드는 상기 외부적으로 접근 가능한 기준 전위 패드 및 상기 기준 전위 단자에 전기적으로 연결되는
    반도체 소자.
  6. 제2항에 있어서,
    상기 제1 금속 배선 층 상에 형성된 제2 유전체 층과,
    상기 제2 유전체 층 상에 형성되며 상기 제2 유전체 층에 의해 상기 제1 금속 배선 층으로부터 이격되어 있는 제2 금속 배선 층을 더 포함하고,
    상기 제2 금속 배선 층은 제2 기준 전위 패드와 깍지끼워진 제2 연장된 핑거를 포함하고,
    상기 제2 기준 전위 패드는 금속 배선이 없는 제2 패턴 형상을 포함하고,
    상기 제2 연장된 핑거 및 상기 제2 패턴 형상은 상기 제1 연장된 핑거 및 상기 제1 패턴 형상의 바로 위쪽에 형성되어 상기 제1 연장된 핑거 및 상기 제1 패턴 형상과 동일한 기하학적 구조를 갖는
    반도체 소자.
  7. 제2항에 있어서,
    상기 제1 패턴 형상은 상기 기본 주파수의 2차 고조파에서 최소 임피던스를 나타내고 상기 기본 주파수의 3차 고조파에서 최대 임피던스를 나타내는 기하학적 구조를 갖는
    반도체 소자.
  8. 집적 회로로서,
    대향하는 제1 표면 및 제2 표면을 갖는 반도체 기판과,
    상기 반도체 기판 내에 형성되고, 기본 주파수에서 동작하도록 구성되며, 제어 단자, 출력 단자 및 기준 전위 단자를 포함하는 RF 트랜지스터와,
    상기 제어 단자에 전기적으로 연결된 외부적으로 접근 가능한 제어 단자, 상기 출력 단자에 전기적으로 연결된 외부적으로 접근 가능한 출력 단자와, 상기 기준 전위 단자에 전기적으로 연결된 외부적으로 접근 가능한 기준 전위 단자와,
    상기 집적 회로의 라인 금속 배선 층의 후단에 형성된 금속 배선이 없는 제1 패턴 형상을 포함하되,
    상기 제1 패턴 형상은 상기 기본 주파수의 고조파 성분을 필터링하는 기하학적 구조를 갖는
    집적 회로.

  9. 제8항에 있어서,
    상기 기판의 상기 제1 표면 상에 형성된 제1 유전체 층과,
    상기 제1 유전체 층 상에 형성되고, 상기 제1 유전체 층에 의해 상기 기판으로부터 이격된 제1 금속 배선 층과,
    제1 기준 전위 패드, 제1 출력 단자 패드, 제1 제어 단자 패드 및 제1 연장된 핑거를 더 포함하고,
    상기 제1 기준 전위 패드, 상기 제1 출력 단자 패드, 상기 제1 제어 단자 패드 및 상기 제1 연장된 핑거는 각각 상기 제1 금속 배선 층 내에 형성되고,
    상기 제1 기준 전위 패드는 상기 기준 전위 단자 및 상기 외부적으로 접근 가능한 기준 전위 단자에 전기적으로 연결되고,
    상기 제1 출력 단자 패드는 상기 출력 단자 및 상기 외부적으로 접근 가능한 출력 단자에 전기적으로 연결되고,
    상기 제1 제어 단자 패드는 상기 제어 단자 및 상기 외부적으로 접근 가능한 제어 단자에 전기적으로 연결되고,
    상기 제1 연장된 핑거는 상기 제1 출력 단자 패드에 물리적으로 연결되고 상기 제1 기준 전위 패드와 깍지끼워지는
    집적 회로.

  10. 제9항에 있어서,
    상기 제1 패턴 형상은 상기 제1 기준 전위 패드 내에 형성되는
    집적 회로.
  11. 제9항에 있어서,
    상기 제1 패턴 형상은 상기 제1 출력 단자 패드 내에 형성되는
    집적 회로.
  12. 반도체 소자를 형성하는 방법으로서,
    제어 단자, 출력 단자 및 기준 전위 단자를 포함하며 기본 주파수에서 동작하도록 구성된 증폭기 소자 및 대향하는 제1 표면 및 제2 표면을 갖는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판 상에 라인 금속 배선 층의 후단을 형성하는 단계와,
    상기 라인 금속 배선 층의 상기 후단에 제1 패턴 형상을 형성하는 단계를 포함하되,
    상기 제1 패턴 형상은 상기 기본 주파수의 고조파 성분을 필터링하는 기하학적 구조를 갖는
    반도체 소자 형성 방법.
  13. 제12항에 있어서,
    상기 라인 금속 배선 층의 후단을 형성하는 단계는 상기 라인 금속 배선 층의 후단을 증착하는 단계를 포함하고,
    상기 제1 패턴 형상을 형성하는 단계는 상기 라인 금속 배선 층의 후단을 증착하는 단계 후에 상기 라인 금속 배선 층의 상기 후단의 일부분을 에칭하는 단계를 포함하는
    반도체 소자 형성 방법.
  14. 제12항에 있어서,
    상기 제1 패턴 형상은 상기 기본 주파수의 2차 고조파에서 최소 임피던스를 나타내고 상기 기본 주파수의 3차 고조파에서 최대 임피던스를 나타내는 기하학적 구조를 갖는
    반도체 소자 형성 방법.
  15. 제12항에 있어서,
    상기 기판의 상기 제1 표면 상에 형성된 제1 유전체 층을 형성하는 단계와,
    상기 제1 유전체 층 상에 제1 금속 배선 층 - 상기 제1 금속 배선 층은 상기 제1 유전체 층에 의해 상기 기판으로부터 이격됨 - 을 형성하는 단계와,
    상기 제1 금속 배선 층 내에 제1 기준 전위 패드, 제1 출력 단자 패드, 제1 제어 단자 패드 및 제1 연장된 핑거를 형성하는 단계를 포함하되,
    상기 제1 기준 전위 패드는 상기 기준 전위 단자에 전기적으로 연결되고,
    상기 제1 출력 단자 패드는 상기 출력 단자에 전기적으로 연결되고,
    상기 제1 제어 단자 패드는 상기 제어 단자에 전기적으로 연결되고,
    상기 제1 연장된 핑거는 상기 제1 출력 단자 패드에 물리적으로 연결되고 상기 제1 기준 전위 패드와 깍지끼워지는
    반도체 소자 형성 방법.
  16. 제15항에 있어서,
    상기 제1 패턴 형상은 상기 제1 기준 전위 패드 내에 형성되는
    반도체 소자 형성 방법.
  17. 제15항에 있어서,
    상기 제1 패턴 형상은 상기 제1 출력 단자 패드 내에 형성되는
    반도체 소자 형성 방법.
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