CN109560069B - 带有屏蔽结构的晶体管、封装器件及其制造方法 - Google Patents

带有屏蔽结构的晶体管、封装器件及其制造方法 Download PDF

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Abstract

本公开涉及带有屏蔽结构的晶体管、封装器件及其制造方法。晶体管包括具有内部有源器件、第一端和第二端的半导体基板。所述晶体管还包括在所述半导体基板上由介电材料和导电材料的层形成的互连结构。所述互连结构包括由所述导电材料形成并且延伸通过所述介电材料的导柱、分接互连件和安置在所述导柱和所述分接互连件之间的屏蔽结构。所述导柱接触所述第一端并且连接到第一流道。所述分接互连件接触所述第二端并且连接到第二流道。所述屏蔽结构包括基部段、从所述基部段的相对末端延伸的第一支腿和第二支腿，其中所述第一和第二支腿在反向平行于所述基部段的长度的方向上从所述基部段的相对末端延伸。

Description

带有屏蔽结构的晶体管、封装器件及其制造方法
技术领域
本发明大体上涉及场效应晶体管。更具体地，本发明涉及在有源器件的输入端和输出端之间具有屏蔽结构的场效应晶体管、其中带有场效应晶体管的封装半导体器件和制造这类场效应晶体管的方法。
背景技术
典型的高功率半导体器件封装可包括一个或多个输入引线、一个或多个输出引线、一个或多个晶体管、将(一个或多个)输入引线耦合到(一个或多个)晶体管的焊线和将(一个或多个)晶体管耦合到(一个或多个)输出引线的焊线。在这类高功率半导体器件封装中的场效应晶体管(FET)可包括叉指形漏极和栅极流道。FET的栅极通过从栅极流道分接的输入信号来驱动。栅极流道的分接可添加可降低放大器稳定性并且减少增益的寄生反馈电容。
发明内容
根据本发明的第一方面，提供一种晶体管，包括：
具有第一端和第二端的半导体基板；和
在所述半导体基板的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，所述互连结构包括：
由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸通过所述介电材料；
由所述导电材料形成的分接互连件，所述分接互连件与所述第二端电接触，所述分接互连件延伸通过所述介电材料；和
由所述导电材料形成的屏蔽结构，所述屏蔽结构安置在所述导柱和所述分接互连件之间并且被配置成阻断在所述分接互连件和所述导柱之间的电场，并且所述屏蔽结构包括基部段、从所述基部段的相对末端延伸的第一支腿和第二支腿，其中所述第一和第二支腿在反向平行于所述基部段的长度的方向上从所述基部段的相对末端延伸。
在一个或多个实施例中，所述互连结构的所述导电材料包括：
第一层，接地平面在所述第一层中形成；和
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构在所述第二层中形成，其中所述第一层相对于所述第二层最靠近于所述半导体基板的所述上表面驻留，并且第一导电通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连。
在一个或多个实施例中，所有所述基部段、所述第一支腿和所述第二支腿在所述导电材料的所述第二层中形成。
在一个或多个实施例中，所述接地平面包括在所述第一层中形成的第一区段和第二区段；
所述分接互连件的第一分接互连件段在所述接地平面的所述第一和第二区段之间的所述第一层中形成；和
所述接地平面的所述第一和第二区段通过所述介电材料与所述第一分接互连件段侧向间隔开并且电隔离。
在一个或多个实施例中，所述第一导电通孔耦合到所述屏蔽结构的所述第一支腿和所述接地平面的所述第一区段中的每个；和
所述晶体管进一步包括延伸通过所述第一介电材料层并且耦合到所述屏蔽结构的所述第二支腿和所述接地平面的所述第二区段中的每个的第二导电通孔。
在一个或多个实施例中，所述分接互连件包括：
在所述导电材料的所述第一层中形成的第一分接互连件段，所述第一分接互连件段与所述接地平面侧向间隔开并且电隔离；
在所述导电材料的所述第二层中形成的第二分接互连件段；和
延伸通过所述第一介电材料层并且电互连所述第一和第二分接互连件段的另一个导电通孔。
在一个或多个实施例中，所述互连结构进一步包括：
电连接到所述导柱的第一流道；
电连接到所述分接互连件的第二流道；和
安置在所述第一流道和所述第二流道之间的屏蔽流道，所述屏蔽流道电连接到所述屏蔽结构。
在一个或多个实施例中，所述互连结构的所述导电材料包括：
第一层，接地平面和所述分接互连件的第一分接互连件段在所述第一层中形成，所述接地平面与所述第一分接互连件段电隔离；
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构和所述第一流道在所述第二层中形成；和
通过所述介电材料的第二介电材料层与所述第二层间隔开的第三层，其中：
所述第一层相对于所述第二和第三层最靠近于所述半导体基板的所述上表面驻留，并且所述第二层插入在所述第一和第三层之间；
第一通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连；和
第二通孔延伸通过所述第一介电材料层以将所述第一分接互连件段与所述第二流道电互连，并且由此将所述第二端与所述第二流道电互连。
在一个或多个实施例中，所述第一流道在所述导电材料的所述第三层中形成，并且所述导柱延伸通过所述第一和第二介电材料层以与所述第一流道电互连，并且由此将所述第一端与所述第二流道电互连。
在一个或多个实施例中，所述屏蔽流道在所述导电材料的所述第三层中形成，并且所述互连结构进一步包括延伸通过所述第一和第二介电材料层并且将所述屏蔽流道与所述接地平面电互连的屏蔽导柱，所述屏蔽导柱移动远离所述屏蔽结构。
在一个或多个实施例中，所述互连结构进一步包括：
接触所述第二端并且延伸通过所述介电材料的多个分接互连件，所述分接互连件中的一个分接互连件在所述第二端和所述第一流道之间的多个分接定位中的每个分接定位处形成；和
多个屏蔽结构，其中所述屏蔽结构中的一个屏蔽结构安置在所述分接定位中的每个分接定位处。
在一个或多个实施例中，所述分接互连件形成到所述第二端的输入端的一部分；和
所述导柱形成来自所述第一端的输出端的一部分。
根据本发明的第二方面，提供一种封装射频(RF)放大器器件，包括：
器件基板；
耦合到所述器件基板的输入引线；
耦合到所述器件基板的输出引线；和
耦合到所述器件基板的顶表面的晶体管，所述晶体管包括：
具有第一端和第二端的半导体基板；和
在所述半导体基板的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，所述互连结构包括：
由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸通过所述介电材料；
由所述导电材料形成的分接互连件，所述分接互连件与所述第二端电接触，所述分接互连件延伸通过所述介电材料；和
由所述导电材料形成的屏蔽结构，所述屏蔽结构安置在所述导柱和所述分接互连件之间并且被配置成阻断在所述分接互连件和所述导柱之间的电场，所述屏蔽结构包括基部段、从所述基部段的相对末端延伸的第一支腿和第二支腿，其中所述第一和第二支腿在反向平行于所述基部段的长度的方向上从所述基部段的相对末端延伸。
在一个或多个实施例中，所述互连结构的所述导电材料包括：
第一层，接地平面在所述第一层中形成；和
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构的所有所述基部段、所述第一支腿和所述第二支腿在所述第二层中形成，其中所述第一层相对于所述第二层最靠近于所述半导体基板的所述上表面驻留，并且第一导电通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连。
在一个或多个实施例中，所述接地平面包括在所述第一层中形成的第一区段和第二区段；
所述分接互连件的第一分接互连件段在所述接地平面的所述第一和第二区段之间的所述第一层中形成；和
所述接地平面的所述第一和第二区段通过所述介电材料与所述第一分接互连件段侧向间隔开并且电隔离。
在一个或多个实施例中，所述第一导电通孔耦合到所述屏蔽结构的所述第一支腿和所述接地平面的所述第一区段中的每个；和
所述晶体管进一步包括延伸通过所述第一介电材料层并且耦合到所述屏蔽结构的所述第二支腿和所述接地平面的所述第二区段中的每个的第二导电通孔。
在一个或多个实施例中，所述互连结构进一步包括：
电连接到所述导柱的第一流道；
电连接到所述分接互连件的第二流道；和
安置在所述第一流道和所述第二流道之间的屏蔽流道，所述屏蔽流道电连接到所述屏蔽结构。
在一个或多个实施例中，所述互连结构的所述导电材料包括：
第一层，接地平面和所述分接互连件的第一分接互连件段在所述第一层中形成，所述接地平面与所述第一分接互连件段电隔离；
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构和所述第二流道在所述第二层中形成；和
通过所述介电材料的第二介电材料层与所述第二层间隔开的第三层，所述第一流道和所述屏蔽流道在所述第三层中形成，其中：
所述第一层相对于所述第二和第三层最靠近于所述半导体基板的所述上表面驻留，并且所述第二层插入在所述第一和第三层之间；
第一通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连；
第二通孔延伸通过所述第一介电材料层以将所述第一分接互连件段与所述第二流道电互连，并且由此将所述第二端与所述第二流道电互连；
所述导柱延伸通过所述第一和第二介电材料层以与所述第一流道电互连，并且由此将所述第一端与所述第一流道电互连；和
屏蔽导柱延伸通过所述第一和第二介电材料层并且将所述屏蔽流道与所述接地平面电互连，所述屏蔽导柱移动远离所述屏蔽结构。
根据本发明的第三方面，提供一种制造晶体管的方法，包括：
提供具有第一端和第二端的半导体基板；和
在多层介电材料和导电材料的所述半导体基板的上表面上形成互连结构，所述形成所述互连结构包括：
由所述导电材料形成导柱，所述导柱电接触所述第一端，所述导柱延伸通过所述介电材料；
由所述导电材料形成分接互连件，所述分接互连件电接触所述第二端，所述分接互连件延伸通过所述介电材料；和
由所述导电材料形成屏蔽结构，所述屏蔽结构安置在所述导柱和所述分接互连件之间并且被配置成阻断在所述分接互连件和所述导柱之间的电场，所述屏蔽结构包括基部段、从所述基部段的相对末端延伸的第一支腿和第二支腿，其中所述第一和第二支腿在反向平行于所述基部段的长度的方向上从所述基部段的相对末端延伸。
在一个或多个实施例中，所述方法进一步包括：
在所述导电材料的第一层中形成接地平面和所述分接互连件的第一分接互连件段，所述接地平面与所述第一分接互连件段电隔离；
在所述导电材料的第二层中形成所述屏蔽结构和第二流道，所述第二层通过所述介电材料的第一介电材料层与所述第一层间隔开；
在所述导电材料的第三层中形成第一流道和屏蔽流道，所述第三层通过所述介电材料的第二介电材料层与所述第二层间隔开，其中所述第一层相对于所述第二和第三层最靠近于所述半导体基板的所述上表面驻留，并且所述第二层插入在所述第一和第三层之间；
形成延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连的第一通孔；
形成延伸通过所述第一介电材料层以将所述第一分接互连件段与所述第二流道电互连，并且由此将所述第二流道与所述第二端电互连的第二通孔；
形成所述导柱以延伸通过所述第一和第二介电材料层以将所述第一流道与所述第一端电互连；
形成延伸通过所述第一和第二介电材料层以将所述屏蔽流道与所述接地平面电互连的屏蔽导柱，所述屏蔽导柱移动远离所述屏蔽结构。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
附图用来另外示出各种实施例并且解释根据本发明的所有各种原理和优点，在附图中类似附图标记贯穿不同的视图指代相同的或功能类似的元件，各图不必按比例绘制，并且附图与下文的具体实施方式一起并入本说明书并且形成本说明书的部分。
图1示出具有叉指形漏极和栅极指状物的晶体管的例子的简化俯视图；
图2示出根据实施例的晶体管的一部分的侧面剖视图；
图3示出图2的互连结构的局部透视图；
图4示出在互连结构内的漏极导柱的透视图；
图5示出在互连结构内的分接互连件的透视图；
图6示出在互连结构内的屏蔽结构的透视图；
图7示出其中去除屏蔽流道的图6的屏蔽结构的另一个透视图；
图8示出图3的互连结构的另一个局部透视图；
图9示出根据另一个实施例的晶体管制造过程的流程图；
图10示出根据例子实施例的可并入图4的晶体管的放大器路径电路的示意图；
图11示出并入图4的晶体管的封装RF放大器器件的例子的俯视图；和
图12示出沿线12-12的图11的封装RF放大器器件的横截面侧视图。
具体实施方式
总的来说，本文中所公开的实施例需要在晶体管的互连结构内具有屏蔽结构的晶体管、具有这类晶体管的封装半导体器件和制造晶体管的方法。更具体地，实施例可包括沿多个流道叉指形晶体管的流道靠近输入互连接近输出互连的位置(分接定位)策略性定位的多个屏蔽结构。屏蔽结构具有在导电材料的层中形成的大致U形或分叉几何形状和延伸通过互连结构的介电材料层并且连接到底层接地平面的导电通孔。屏蔽结构被配置成阻断在从流道分接的输入信号和携带到晶体管的另一个流道的输出信号之间的电场。屏蔽结构的几何形状被配置成小到将来自屏蔽结构的附加输入和输出电容比重降至最低。屏蔽结构的几何形状有效地增加有源器件(例如，晶体管)的增益而无需通过减少反馈电容来降低稳定性。
以下描述需要在场效应晶体管(FET)的互连结构内的屏蔽结构以非限制性方式的实施方式。多个屏蔽结构可沿多个流道叉指形FET的栅极流道并且延伸通过靠近来自栅极流道的输入连接接近到漏极流道的输出互连的位置的互连结构进行策略性定位。然而，应理解，屏蔽结构可在多种多样的单极和双极晶体管技术内实施。
提供本公开以另外以使能方式对在应用时制成和使用根据本发明的各种实施例的最佳模式进行解释。另外提供本公开以加强对本发明的创造性原理和优点的理解和了解，而不是以任何方式限制本发明。本发明仅由所附权利要求书限定，所附权利要求书包括在发布的本申请和那些权利要求的所有等效物的未决期间所作出的任何修正。
应理解，例如第一和第二、顶部和底部等等相关术语(如果存在的话)的使用仅用于区分一个实体或动作与另一个实体或动作，而不必要求或意指在这类实体或动作之间的任何实际的这类关系或次序。此外，附图中的一些可使用各种底纹和/或阴影线来示出以区分在各个结构性层内产生的不同元件。可利用当前和即将进行的沉积、图案化、蚀刻等微型制作技术来产生结构层内的这些不同元件。因此，尽管在图示中利用不同的底纹和/或阴影线，但是结构性层内的不同元件可由相同材料形成。
图1示出具有叉指形漏极流道22和叉指形栅极流道24的晶体管20的例子的简化俯视图。也就是说，漏极流道22和栅极流道24以交替的布置相对于彼此紧密地安置。栅极26大体包围在漏极流道22和栅极流道24底层的内部器件的半导体基板28内形成的漏极区(不可见)。晶体管20另外包括由导电材料(通常为金属)形成的多个分接互连件30。分接互连件30电连接在栅极流道24和在半导体基板28内形成的栅极26的栅极分接头或栅电极之间。分接互连件30被定位的位置在本文中被称作分接定位31。晶体管20可包括被插入在每对漏极流道22和栅极流道24之间的屏蔽流道32，其可减少在漏极流道22和栅极流道24之间的一些反馈电容。叉指形漏极流道22、栅极流道24和屏蔽流道32可在半导体基板28上面的一个或多个金属层中形成。
现参考图2，图2示出根据实施例的晶体管40的一部分的侧面剖视图。晶体管40包括半导体基板42，该半导体基板42具有在该半导体基板42内形成的大体通过虚线框来表示的内部有源器件，例如FET 44。除了其它特征件之外，在半导体基板42内的FET 44包括在本文中被称作漏极区46的第一端和在本文中被称作栅电极48的第二端。FET 44的另外细节是本领域的技术人员已知的，并且因此，为简洁起见，不在此描述。在此重申，尽管在本文中论述FET设计，但是可另选实现多种多样的单极和双极晶体管技术。
互连结构50在半导体基板42的上表面52上形成。一般来说，晶体管40的互连结构50包括多个叉指形第一和第二滑槽，即，漏极流道54和栅极流道56。此外，互连结构50包括插入在每个漏极流道54和栅极流道56之间的多个屏蔽流道58。为了图示简单起见，在图2的侧面剖视图中仅示出单个漏极流道54、两个栅极流道56和两个屏蔽流道58。然而，应理解，晶体管40可被配置成包括如在图1中的晶体管20所表示的大量漏极、栅极和屏蔽流道。此外，栅电极48可在如也在图1中所示的漏极流道54的相对侧上结构化。
互连结构50可由多层介电材料和导电材料形成。在示出的配置中，第一导电层60(由深色指向右上的阴影线表示)合适地在半导体基板42的上表面52上形成以包括借助于导电通孔64电连接到栅电极48的第一分接互连件段62(示出两个)和借助于导电通孔68电连接到漏极区46的第一漏极段66(示出一个)。此外，接地平面70(参见图3)在上表面52上的第一导电层60中形成。下文将显著更详细描述接地平面70。当然，为简单起见未在本文中示出的其它结构可另外在半导体基板42的上表面52上形成。
第一介电材料72在第一导电层60上方形成。导电通孔74、76可合适地延伸通过第一介电材料层72形成。借助于例子，导电通孔74延伸通过第一介电材料层72并且与第一分接互连件段62中的每个第一分接互连件段62电接触。同样地，导电通孔76延伸通过第一介电层72并且与第一漏极段66电接触。
第二导电层78(由指向右下的宽阴影线表示)合适地在第一介电材料层72上形成。第二导电层78包括与导电通孔74电接触的第二分接互连件段80。第二导电层78另外包括与导电通孔76电接触的漏极段82。另外，第二导电层78包括插入在第二分接互连件段80和漏极段82之间的屏蔽结构84。在此示出的配置中，第二分接互连件段80充当具有也在第二导电层78中形成的栅极流道56的栅极传输线互连通孔74。因此，总起来说，第一分接互连件段62、通孔74和第二分接互连件段80产生在通孔64/栅电极48和和栅极流道56之间的单个分接互连件86。为了清晰起见，在图2中仅示出两个分接互连件86。然而，应理解，晶体管40可包括如在图1中示出的根据叉指形漏极和栅极流道的配置的多个分接互连件86。
第二介电材料层87在第二导电层78的第二分接互连件段80、栅极流道56、漏极段82和屏蔽结构84上方形成。在此例子中，导电通孔88可合适地延伸通过第二介电材料层87形成并且与漏极段82电接触。第三导电层90(由指向右上的窄阴影线表示)在第二介电材料层87上形成。在此例子中，漏极流道54和屏蔽流道58在第三导电层90中形成。其后，第三介电材料层92可在漏极流道54和屏蔽流道58上方形成。漏极流道54与导电通孔88电接触。因此，总起来说，第一漏极段66、通孔76、第二漏极段82和通孔88的组合产生用于将内部FET44的漏极区46/通孔68电互连到漏极流道54的晶体管40的漏极导柱94。
一般来说，内部FET 44的栅电极48通过在分接定位96处经由分接互连件86从栅极流道56分接到栅电极48的输入信号驱动。因此，分接定位96为其中分接互连件86接近在互连结构50内的漏极导柱94的位置。从输入端金属化物(即，分接互连件86)施加于输出端金属化物(即，漏极导柱94)上的不期望反馈电容的电位在分接定位96处为最大。即，从栅极流道56分接的输入信号可将寄生反馈电容添加到来自漏极流道54的输出信号。此寄生反馈电容可降低放大器稳定性并且减少增益。
用于RF功率放大器应用的有源器件受用以降低RF带宽、降低稳定性和减少增益的寄生端电容的困扰。包括下文详细描述的屏蔽结构84沿多指叉指形晶体管的栅极指状物靠近其中输入互连接近输出互连的位置(例如在分接定位96处)策略性定位。屏蔽结构84可减少有源内部器件(FET 44)的反馈电容的量，有效地增加放大器增益而不降低放大器稳定性。
另外，如上文所示出，晶体管40的互连结构50包括三个导电(例如金属)层，其中第一导电层60相对于第二导电层78和第三导电层90最靠近于基板42的上表面52驻留，并且第二导电层78插入在第一导电层60和第三导电层90之间。在互连结构50内的最小数量的金属层可使得能够相对于具有多于三个金属层的互连结构降低互连结构50的制作和材料成本。此外，三个金属层实施对具有较大数量的金属层的实施在晶体管技术(如氮化镓(GaN)类晶体管)中可为有利的。屏蔽结构84连接到屏蔽结构84底层接地平面70并且策略性放置以阻断最大耦合并且被设计成产生具有其它电容的最小下降的最大屏蔽。因此，屏蔽结构84可有效地在互连结构50的三个金属层设计内实施。然而，应理解，屏蔽结构84可替代地实施具有多于三个金属层的技术。
图3示出图2的互连结构50的局部透视图。更具体地，图3示出分接定位96中的一个分接定位96，其中分接互连件86接近于漏极导柱94，其中屏蔽结构84策略性安置在漏极导柱94和分接互连件86之间。为了清晰起见在图3中未示出围绕漏极导柱94、屏蔽结构84和分接互连件96的各个介电材料层。漏极流道54电连接到漏极导柱94，栅极流道56电连接到分接互连件86，并且屏蔽流道58(安置在漏极流道54和栅极流道56之间)电连接到屏蔽结构84。漏极流道54、栅极流道56和屏蔽流道58中的每个以在相反方向上指向的箭头示出以预示流道54、56、58在彼此大致平行的长度方向上延伸。
图4示出在互连结构50(图3)内的漏极导柱94的透视图。如图所示，漏极导柱94包括在第一导电层60中的第一漏极段66。在第二导电层78中的第二漏极段82通过导电通孔76连接到底层第一漏极段66。在第三导电层90中的漏极流道54通过导电通孔88连接到底层第二漏极段82。
图5示出在互连结构50(图3)内的分接互连件86的透视图。如图所示，第一分接互连件段62在第一导电层60中形成。然而，第一分接互连件段62与第一导电层60的周围材料侧向间隔开并且因此与该第一导电层60的周围材料电隔离。此周围材料为晶体管40的接地平面70(图2)。更具体地，接地平面70包括在第一导电层60中形成的第一区段98和第二区段100。第一分接互连件段62在接地平面70的第一区段98和第二区段100之间的第一导电层60中形成的，使得第一区段98和第二区段100通过第一介电材料层72(图2)与第一分接互连件段62侧向间隔开并且电隔离。第二分接互连件段80(即，栅极指状物)，并且因此在第二导电层78中的栅极流道56通过导电通孔74连接到底层第一分接互连件段62。
参考图6和7，图6示出在互连结构50(图3)内的屏蔽结构84的透视图，并且图7示出其中去除屏蔽流道58以便查看底层结构的屏蔽结构84的另一个透视图。在第二导电层78中形成的屏蔽结构84包括基部段102、第一支腿104和第二支腿106，其中第一支腿104和第二支腿106在反向平行于基部段102的长度的方向上从基部段的相对末端延伸。即，屏蔽结构84的所有基部段102、第一支腿104和第二支腿106在第二导电层78中形成以产生具有大致U形或分叉几何形状的屏蔽结构84。
应回忆，接地平面70的第一区段98和第二区段100在第一导电层60中形成。在第二导电层78中形成的屏蔽结构84与接地平面70的第一区段98和第二区段100垂直间隔开。延伸通过第一介电材料层72(图2)的第一导电通孔108耦合到第一支腿104和接地平面70的第一区段98中的每个。同样地，延伸通过第一介电材料层72的第二导电通孔110耦合到第二支腿106和接地平面70的第二区段100中的每个。如此，屏蔽结构84跨在其中定位第一分接互连件段62(参见图5)的第一区段98和第二区段100之间的间隙112桥接。因此，接地平面70的第一区段98和第二区段100和屏蔽结构84通过第一通孔108和第二通孔110电连接。
互连结构50另外包括将屏蔽流道58电互连到接地平面70的一个或多个屏蔽导柱114(示出一个)。屏蔽导柱114的屏蔽段116可在第二导电层78中形成。屏蔽段116通过一个或多个导电通孔118互连到接地平面70。此外，屏蔽段通过一个或多个导电通孔120互连到屏蔽流道58。因此，屏蔽导柱114延伸通过第一介电材料层72和第二介电材料层87(图2)并且将屏蔽流道58与接地平面70电互连。屏蔽导柱114移动远离屏蔽结构84并且因此远离分接定位96(图3)。屏蔽导柱114充当接地平面70的分流器以便将屏蔽结构84合适地接地。然而，屏蔽导柱114移动远离分接定位96以将由屏蔽导柱114的输入和输出电容贡献的电位降至最小。
图8示出互连结构50的另一个局部透视图。如图所示，分接互连件86的第一分接互连件段62安置在接地平面70的第一区段98和第二区段100之间的间隙112中。屏蔽结构84上覆于最靠近漏极导柱94驻留的第一分接互连件段62的一部分。另外，屏蔽结构84用将第一支腿104与接地平面70的第一区段98互连的第一通孔108并且用将第二支腿106与接地平面70的第二区段100互连的第二通孔110桥接间隙112。此外，屏蔽导柱114与接地平面70互连并且移动远离屏蔽结构84。
图9示出根据另一个实施例的晶体管制造过程130的流程图。晶体管制造过程130可实施制作一个或多个晶体管，如具有在其中形成的多个屏蔽结构84(图2和3)的晶体管40(图2)。为了便于解释，应连同晶体管制造过程130的随后的描述一起同时查看图2和3。
过程130可通过提供具有在其中形成的一个或多个内部有源器件(例如FET 44)的半导体基板(例如半导体基板42)在框132中开始。随后的框134-148提供用于形成具有多个屏蔽结构(例如屏蔽结构84)的互连结构(例如三个金属层互连结构50)的方法。在框134中，第一导电层(例如第一导电层60)可在半导体基板的上表面(例如上表面52)上形成。举例来说，在框134中，导电材料(如金属层)可合适地沉积、图案化和蚀刻以在第一导电层60中产生期望结构(例如第一分接互连件段62、接地平面70和第一漏极段66)。在框136中，介电材料层(例如，第一介电材料层72)沉积在底部导电层中的结构上方。
在框138中，延伸通过第一介电材料层的导电通孔(例如图2的通孔74、76和图7的通孔108、110、118)通过已知和/或即将进行的过程合适地生产。在框140中，第二导电层(例如第二导电层78)在第一介电材料层上形成。举例来说，在框140中，导电材料(如金属层)可合适地沉积、图案化和蚀刻以产生期望结构(例如图7的第二分接互连件80、屏蔽结构84、栅极流道56、漏极段82和屏蔽段116)。在框142中，第二介电材料层(例如，第二介电材料层87)沉积在第二导电层中的结构上方。在框144中，“下一”组导电通孔(例如图2的导电通孔88和图7的导电通孔120)延伸通过介电材料层形成。
在框146中，第三导电层(例如第三导电层90)在第二介电材料层上形成。举例来说，在框146中，导电材料(如金属层)可合适地沉积、图案化和蚀刻以产生期望结构(例如漏极流道54和屏蔽流道58)。在框148中，最终介电层(例如第三介电层92)沉积在结构上方。椭圆形后续框148指示可执行其它任务，如测试、将晶体管并入到更大电气系统中等。
因此，此过程流程在图2中示出的三个金属层配置中继续直到合适地处理导电材料和介电材料的三个层。当然，在此重申，配置可包括本文中所示出和论述的大于三个导电层和三个介电材料层，其中屏蔽结构借助于导电通孔直接耦合到底层接地平面。
现参考图10，图10示出根据例子实施例包括其中可并入晶体管40的放大器路径电路的器件150的示意图。器件150包括输入引线152、输入阻抗匹配电路154、晶体管40、输出阻抗匹配电路156和输出引线158。虽然输入阻抗匹配电路154和输出阻抗匹配电路156的晶体管40和各种元件被示出为单个组件，但这仅出于易于解释的目的来描述。本领域的技术人员基于本文描述将理解，晶体管40和/或输入阻抗匹配电路154和输出阻抗匹配电路156的某些元件可各自被实施为多个组件(例如彼此并联或串联连接)。举例来说，实施例可包括单路径器件(例如，包括单个输入引线、输出引线、晶体管等)、双路径器件(例如，包括两个输入引线、输出引线、晶体管等)和/或多路径器件(例如，包括两个或更多个输入引线、输出引线、晶体管等)。另外，输入/输出引线的数目可不与晶体管的数目相同(例如，对于给定的一组输入/输出引线，可存在并行操作的多个晶体管)。
输入引线152和输出引线158各自包括导体，该导体被配置成使得器件150能够与外部电路(未示出)电耦合。更具体地，输入引线152和输出引线158可以物理方式定位在器件的封装的外部和内部之间。输入阻抗匹配电路154电耦合在输入引线152和也定位在器件的内部内的晶体管40的第一端之间，并且输出阻抗匹配电路156电耦合在晶体管40的第二端和输出引线158之间。
根据实施例，晶体管40为器件150的主要有源组件。晶体管40包括控制端和两个电流传导端，其中电流传导端通过可变导电性通道空间和电分离。举例来说，晶体管40可为场效应晶体管(FET)(如，金属氧化物半导体FET(MOSFET))，其包括栅极流道56(控制端)、漏极流道54(第一电流传导端)和源极(第二电流传导端)。根据实施例，并且以非限制性方式使用通常应用于MOSFET的命名法，晶体管40的栅极流道56耦合到输入阻抗匹配电路154，晶体管40的漏极流道54耦合到输出阻抗匹配电路156，并且晶体管40的源极耦合到接地平面70(或另一个电压参考)。通过提供给晶体管40的栅极流道56的输入控制信号的变化，可调节在晶体管40的电流传导端之间的电流。
输入阻抗匹配电路154可被配置成将器件150的阻抗升高到较高(例如中间或更高)阻抗水平(例如在约2到约10欧或更高的范围内)。这是有利的，因为输入阻抗匹配电路允许来自驱动级的印刷电路板水平(PCB水平)匹配接口(例如“用户友好”匹配接口)具有可在带有最小损失和变化的高体积制造中实现的阻抗。输入阻抗匹配电路154耦合在输入引线152和晶体管40的控制端(例如栅极流道56)之间。在一个例子中，输入阻抗匹配电路154包括两个电感元件160、162(例如两组焊线)和分流电容器164。第一电感元件160(例如第一组焊线)耦合在输入引线152和电容器164的第一端之间，并且第二电感元件162(例如第二组焊线)耦合在电容器164的第一端和晶体管40的控制端(例如栅极流道56)之间。电容器164的第二端耦合到接地(或另一个电压参考)。因此，电感元件160、162和分流电容器164的组合充当低通滤波器。
输出阻抗匹配电路156可被配置成将器件150的输出阻抗与可耦合到输出引线158的外部电路或组件(未示出)的输入阻抗匹配。输出阻抗匹配电路156耦合在晶体管40的第一电流传导端(例如漏极流道54)和输出引线158之间。在一个例子中，输出阻抗匹配电路156包括两个电感元件166、168(例如两组焊线)和一个电容器170。第一电感元件166(例如第三组焊线)耦合在晶体管40的第一电流传导端(例如漏极流道54)和输出引线158之间。第二电感元件168(例如第四组焊线)耦合在晶体管40的第一电流传导端(例如漏极流道54)和电容器170的第一端之间。电容器170的第二端耦合到接地(或耦合到另一个电压参考)。电感器168和电容器170串联耦合在晶体管40的电流传导端(例如，漏极流道54)和接地之间，并且阻抗匹配元件的此组合充当高通匹配级。
参考图11-12，图11示出并入晶体管40的封装RF放大器器件172的例子的俯视图，并且图12示出沿图11的线12-12的封装RF放大器器件172的横截面侧视图。更具体地说，封装RF放大器器件172包括与第一放大器路径174相关联的第一电路和与第二放大器路径176相关联的第二电路。举例来说，第一放大器路径174可为杜赫放大器(Doherty amplifier)的载波路径，并且第二放大器路径176可为杜赫放大器的峰值路径。在替代实施例中，放大器路径174、176可形成不同类型的放大器的部分。在另一个替代实施例中，可从器件排除与第二放大器路径176相关联的第二电路。
RF放大器器件172包括器件基板178、输入引线180、182、输出引线184、186、两个晶体管管芯40和耦合到器件基板178的顶表面的无源组件188、190、192、194。此外，器件172包括电互连引线180、182、184、186、晶体管管芯40和组件188、190、192、194的多组焊线196、198、200、202、204、206、208、210。每组焊线196、198、200、202、204、206、208、210由多个平行的、紧密间隔的接线形成。尽管在图11中描绘某些数目和布置的焊线196、198、200、202、204、206、208、210，但是焊线的数目和/或布置可与示出的不同。另外，每组焊线196、198、200、202、204、206、208、210构成电感元件，并且因此焊线可在下面被称为“电感元件”而不是“焊线”。在图12中可见的封盖212可在空气腔封装中实施，以将封装RF放大器器件172的内部组件密封于在图12中也可见的空气腔214内。
在图10中示出的放大器路径电路可用作第一放大器路径174的载波路径电路和/或可用作第二放大器路径176的峰值路径电路中的任一者。因此，第一放大器路径174的输入引线180、无源组件188、190、晶体管40中的一个晶体管40、电感元件196、198、200、202和输出引线184可对应于图10的器件150的放大器路径电路的输入引线152、输入阻抗匹配电路154、晶体管40、输出阻抗匹配电路156和输出引线158。同样地，第二放大器路径176的输入引线182、无源组件192、194、晶体管40中的一个晶体管40、电感元件204、206、208、210和输出引线186可对应于图10的器件150的放大器路径电路的输入引线152、输入阻抗匹配电路154、晶体管40、输出阻抗匹配电路156和输出引线158。因此，为了简便起见，本文不提供第一放大器路径174和第二放大器路径176的另外细节。
尽管已在本文中相对于带有一个载波放大器和一个峰值放大器的杜赫功率放大器的实施例进行描述，但是本领域的技术人员应理解，基于在本文中的描述，本发明的主题的实施例可结合几乎任何类型的多个路径放大器来使用。因此，具有本文所述的屏蔽结构的晶体管不限于与杜赫放大器一起使用，也不限于与仅具有两个放大路径的放大器一起使用。而是，晶体管可在多种多样的电路内实施。
晶体管的实施例包括具有第一端和第二端的半导体基板，和在半导体基板的上表面上的互连结构，互连结构由多层介电材料和导电材料形成。互连结构包括由导电材料形成的导柱，导柱与第一端电接触，导柱延伸通过介电材料；由导电材料形成的分接互连件，分接互连件与第二端电接触，分接互连件延伸通过介电材料；和由导电材料形成的屏蔽结构，屏蔽结构安置在导柱和分接互连件之间并且被配置成阻断在分接互连件和导柱之间的电场。屏蔽结构包括基部段、从基部段的相对末端延伸的第一支腿和第二支腿，其中第一和第二支腿在反向平行于基部段的方向上从所述基部段的相对末端延伸。
封装射频(RF)放大器器件的实施例包括器件基板、耦合到器件基板的输入引线、耦合到器件基板的输出引线以及耦合到器件基板的顶表面的晶体管。晶体管包括具有第一端和第二端的半导体基板和在半导体基板的上表面上的互连结构，互连结构由多层介电材料和导电材料形成。互连结构包括由导电材料形成的导柱，导柱与第一端电接触，导柱延伸通过介电材料；由导电材料形成的分接互连件，分接互连件与第二端电接触，分接互连件延伸通过介电材料；和由导电材料形成的屏蔽结构，屏蔽结构安置在导柱和分接互连件之间并且被配置成阻断在分接互连件和导柱之间的电场。屏蔽结构包括基部段、从基部段的相对末端延伸的第一支腿和第二支腿，其中第一和第二支腿在反向平行于基部段的方向上从所述基部段的相对末端延伸。
制造晶体管的方法的实施例包括提供具有第一端和第二端的半导体基板，和在多层介电材料和导电材料的半导体基板的上表面上形成互连结构。形成互连结构包括由导电材料形成导柱，导柱电接触第一端，导柱延伸通过介电材料；由导电材料形成分接互连件，分接互连件电接触第二端，分接互连件延伸通过介电材料；和由导电材料形成屏蔽结构，屏蔽结构安置在导柱和分接互连件之间并且被配置成阻断在分接互连件和导柱之间的电场，屏蔽结构包括基部段、从基部段的相对末端延伸的第一支腿和第二支腿，其中第一和第二支腿在反向平行于基部段的方向上从基部段的相对末端延伸。
因此，本文中所公开的实施例需要在晶体管的互连结构内具有屏蔽结构的晶体管、具有这类晶体管的封装半导体器件和制造晶体管的方法。更具体地，实施例可包括沿多个流道叉指形晶体管的流道靠近输入互连接近输出互连的位置(分接定位)策略性定位的多个屏蔽结构。屏蔽结构具有在导电材料的层中形成的大致U形或分叉几何形状和延伸通过互连结构的介电材料层并且连接到底层接地平面的导电通孔。屏蔽结构被配置成阻断在从流道分接的输入信号和携带到晶体管的另一个流道的输出信号之间的电场。屏蔽结构的几何形状被配置成小到将来自屏蔽结构的附加输入和输出电容比重降至最低。屏蔽结构的几何形状有效地增加有源器件(例如，晶体管)的增益而无需通过减少反馈电容来降低稳定性。屏蔽结构可在多种多样的单极和双极晶体管技术内实施。此外，屏蔽结构可在用于具有多于或少于本文所示的导电和介电层的数量的晶体管的不同互连结构内实施。
本公开旨在解释如何设计和使用根据本发明的各种实施例，而非限制根据本发明的各种实施例的真实、既定和公平的范围及精神。前面的描述并不旨在是穷尽性的或将本发明限于所公开的确切形式。鉴于以上教示，修改或变化是可能的。选择和描述(一个或多个)实施例以提供对本发明的原理和其实际应用的最佳说明，以及使得本领域的普通技术人员能够在各种实施例中并且利用适合于预期的特定用途的各种修改来利用本发明。当根据公平地、合法地并且公正地赋予的权利的宽度来解释时，所有这类修改和变化及其所有等效物均处于如由所附权利要求书所确定的本发明的范围内，并且在本专利申请未决期间可修正。

Claims (8)

1.一种晶体管，其特征在于，包括：
具有第一端和第二端的半导体基板；和
在所述半导体基板的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，所述互连结构包括：
由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸通过所述介电材料；
由所述导电材料形成的分接互连件，所述分接互连件与所述第二端电接触，所述分接互连件延伸通过所述介电材料；和
由所述导电材料形成的屏蔽结构，所述屏蔽结构安置在所述导柱和所述分接互连件之间并且被配置成阻断在所述分接互连件和所述导柱之间的电场，并且所述屏蔽结构包括基部段、从所述基部段的相对末端延伸的第一支腿和第二支腿，其中所述第一和第二支腿在反向平行于所述基部段的长度的方向上从所述基部段的相对末端延伸，
其中，所述互连结构的所述导电材料包括：
第一层，接地平面在所述第一层中形成；和
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构在所述第二层中形成，其中所述第一层相对于所述第二层最靠近于所述半导体基板的所述上表面驻留，并且第一导电通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连，
其中，所述接地平面包括在所述第一层中形成的第一区段和第二区段；
所述分接互连件的第一分接互连件段在所述接地平面的所述第一和第二区段之间的所述第一层中形成；和
所述接地平面的所述第一和第二区段通过所述介电材料与所述第一分接互连件段侧向间隔开并且电隔离。
2.根据权利要求1所述的晶体管，其特征在于，所有所述基部段、所述第一支腿和所述第二支腿在所述导电材料的所述第二层中形成。
3.根据权利要求1所述的晶体管，其特征在于：
所述第一导电通孔耦合到所述屏蔽结构的所述第一支腿和所述接地平面的所述第一区段中的每个；和
所述晶体管进一步包括延伸通过所述第一介电材料层并且耦合到所述屏蔽结构的所述第二支腿和所述接地平面的所述第二区段中的每个的第二导电通孔。
4.根据权利要求1所述的晶体管，其特征在于，所述分接互连件包括：
在所述导电材料的所述第一层中形成的第一分接互连件段，所述第一分接互连件段与所述接地平面侧向间隔开并且电隔离；
在所述导电材料的所述第二层中形成的第二分接互连件段；和
延伸通过所述第一介电材料层并且电互连所述第一和第二分接互连件段的另一个导电通孔。
5.根据权利要求1所述的晶体管，其特征在于，所述互连结构进一步包括：
电连接到所述导柱的第一流道；
电连接到所述分接互连件的第二流道；和
安置在所述第一流道和所述第二流道之间的屏蔽流道，所述屏蔽流道电连接到所述屏蔽结构。
6.根据权利要求5所述的晶体管，其特征在于，所述互连结构的所述导电材料包括：
第一层，接地平面和所述分接互连件的第一分接互连件段在所述第一层中形成，所述接地平面与所述第一分接互连件段电隔离；
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构和所述第一流道在所述第二层中形成；和
通过所述介电材料的第二介电材料层与所述第二层间隔开的第三层，其中：
所述第一层相对于所述第二和第三层最靠近于所述半导体基板的所述上表面驻留，并且所述第二层插入在所述第一和第三层之间；
第一通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连；和
第二通孔延伸通过所述第一介电材料层以将所述第一分接互连件段与所述第二流道电互连，并且由此将所述第二端与所述第二流道电互连。
7.一种封装射频(RF)放大器器件，其特征在于，包括：
器件基板；
耦合到所述器件基板的输入引线；
耦合到所述器件基板的输出引线；和
耦合到所述器件基板的顶表面的晶体管，所述晶体管包括：
具有第一端和第二端的半导体基板；和
在所述半导体基板的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，所述互连结构包括：
由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸通过所述介电材料；
由所述导电材料形成的分接互连件，所述分接互连件与所述第二端电接触，所述分接互连件延伸通过所述介电材料；和
由所述导电材料形成的屏蔽结构，所述屏蔽结构安置在所述导柱和所述分接互连件之间并且被配置成阻断在所述分接互连件和所述导柱之间的电场，所述屏蔽结构包括基部段、从所述基部段的相对末端延伸的第一支腿和第二支腿，其中所述第一和第二支腿在反向平行于所述基部段的长度的方向上从所述基部段的相对末端延伸，
其中，所述互连结构的所述导电材料包括：
第一层，接地平面在所述第一层中形成；和
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构在所述第二层中形成，其中所述第一层相对于所述第二层最靠近于所述半导体基板的所述上表面驻留，并且第一导电通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连，
其中，所述接地平面包括在所述第一层中形成的第一区段和第二区段；
所述分接互连件的第一分接互连件段在所述接地平面的所述第一和第二区段之间的所述第一层中形成；和
所述接地平面的所述第一和第二区段通过所述介电材料与所述第一分接互连件段侧向间隔开并且电隔离。
8.一种制造晶体管的方法，其特征在于，包括：
提供具有第一端和第二端的半导体基板；和
在多层介电材料和导电材料的所述半导体基板的上表面上形成互连结构，所述形成所述互连结构包括：
由所述导电材料形成导柱，所述导柱电接触所述第一端，所述导柱延伸通过所述介电材料；
由所述导电材料形成分接互连件，所述分接互连件电接触所述第二端，所述分接互连件延伸通过所述介电材料；和
由所述导电材料形成屏蔽结构，所述屏蔽结构安置在所述导柱和所述分接互连件之间并且被配置成阻断在所述分接互连件和所述导柱之间的电场，所述屏蔽结构包括基部段、从所述基部段的相对末端延伸的第一支腿和第二支腿，其中所述第一和第二支腿在反向平行于所述基部段的长度的方向上从所述基部段的相对末端延伸，
其中，所述互连结构的所述导电材料包括：
第一层，接地平面在所述第一层中形成；和
通过所述介电材料的第一介电材料层与所述第一层间隔开的第二层，所述屏蔽结构在所述第二层中形成，其中所述第一层相对于所述第二层最靠近于所述半导体基板的所述上表面驻留，并且第一导电通孔延伸通过所述第一介电材料层以将所述屏蔽结构与所述接地平面电互连，
其中，所述接地平面包括在所述第一层中形成的第一区段和第二区段；
所述分接互连件的第一分接互连件段在所述接地平面的所述第一和第二区段之间的所述第一层中形成；和
所述接地平面的所述第一和第二区段通过所述介电材料与所述第一分接互连件段侧向间隔开并且电隔离。
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