TWI395240B - 積體半導體電感器及其形成方法與積體半導體濾波器 - Google Patents

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Description

積體半導體電感器及其形成方法與積體半導體濾波器
本發明大體係關於電子器件，且更特定言之係關於形成半導體裝置及結構之方法。
在過去，半導體工業使用各種方法及結構將濾波器整合到單石半導體裝置上。通常，該等濾波器限於簡單的pi型濾波器，該等pi型濾波器包括電阻元件及電容元件，或在某些情形下包括電感元件及被動元件。一pi型濾波器之一實例為ON Semiconductor公司(5005 East McDowell Road，Phoenix Arizona)出售的NUF6106。該等pi型濾波器常常不提供高於濾波器之截止頻率的充分衰減。包括電感器之濾波器通常為pi型濾波器，其具有一與該pi型濾波器串聯耦接之串聯電感器。該濾波器之一實例在美國專利申請案公告第U.S.2003/0228848號中予以揭示。電感濾波器通常在高於濾波器之截止頻率的頻率上具有過多損耗(通常稱為插入損耗)，且經常具有不當之群延遲失真。
因此，需要有一整合到一單石半導體裝置上之濾波器，其具有低群延遲失真、低於截止頻率的低插入損耗及高於截止頻率的高損耗。
在一實施例中，形成一多層電感器，其疊加於一半導體基板上。
圖1示意說明一半導體裝置10之一實施例之一部分的放大平面圖，該半導體裝置包括一整合到一半導體基板37上之五級貝賽爾(Bessel)濾波器20。以一般的箭頭來標識濾波器20。正如將在下文中進一步看到的，濾波器20之元件可促進形成諧振結構。濾波器20包括一第一堆疊或多層電感器11及一第二堆疊或多層電感器12，該等電感器用作濾波器20之電感器。熟習此項技術者應瞭解，可使用諸如電感器11或電感器12或其組合之積體半導體電感器來形成除濾波器20之五級貝賽爾濾波器之外的其它類型的濾波器，包括帶通濾波器、契比雪夫(Chebyschev)濾波器及橢圓濾波器。濾波器20亦包括一第一暫態電壓抑制裝置(TVS)75、一第一電容器70、一第二暫態電壓抑制裝置(TVS)76、一第二電容器71及一第三暫態電壓抑制裝置(TVS)77。
圖2示意說明一表示圖1之濾波器20的電路45之一實施例的一部分。此描述參考圖1及圖2。電感器11與電容器70並聯耦接以形成一於基板37上之第一諧振電路。電感器12與電容器71並聯耦接以形成一於基板37上之第二諧振電路。TVS 75連接在電感器11之一第一端子26與一共同返回端子79之間。TVS 75充當濾波器20之一第三電容器，以虛線表示。TVS 76連接在端子79與至電感器11之一第二端子27及電感器12之一第一端子29之一共同連接之間。TVS 76充當濾波器20之一第四電容器，以虛線表示。TVS 77連接在電感器12之一第二端子28與端子79之間，充當濾波器20之一第五電容器，以虛線表示。熟習此項技術者瞭解，TVS 75、76及77亦可為連接至濾波器20之其它元件或電路提供靜電放電保護。
圖3說明圖1之電感器11及12之一部分的放大分解圖。
圖4概括地說明電感器11之一部分的放大橫截面圖。說明該橫截面將電感器11之腳30、31、32、33及34切開。此描述參考圖1、圖2、圖3及圖4。形成電感器11以包括一第一電感器元件14及一第二電感器元件13。形成第一電感器元件14以疊加於基板37之一表面的一第一部分之上，形成第二電感器元件13疊加於元件14之上。以一在元件14之相鄰部分之間提供電磁耦接之圖案來形成元件14，以向元件14提供大於直線導體之電感的電感。以類似圖案形成元件13以疊加於元件14之上，以使元件13之圖案在元件13之相鄰部分之間提供電磁耦接，以向元件13提供大於直線導體之電感的電感。因此，元件13及14彼此磁性耦接。另外，元件13與14之該圖案及疊加接近在元件13與14之間提供電磁耦接，使得元件13及14形成電感器11之電感，該電感大於元件13之獨立電感與元件14之獨立電感相加之和。通常，元件14之相鄰部分相隔約一至六(1－6)微米，元件13之相鄰部分相隔約二至十(2－10)微米。通常元件13距離元件14約有二分之一至二(0.5－2)微米，以確保元件之間有充分耦接。元件13之一末端或端子在一節點16處電連接至元件14之一末端或端子，以在元件13與14之間提供電連接。元件14之一第二端充當電感器11之端子26，元件13之一第二端子充當電感器11之端子27。
形成電感器12以包括一第一電感器元件22及一第二電感器元件21。形成第一電感器元件22以疊加於基板37之表面的一第二部分之上，形成第二電感器元件21疊加於元件22之上。以一在元件22之相鄰部分之間提供電磁耦接之圖案形成元件22，以向元件22提供大於直線導體之電感的電感。以類似圖案形成元件21疊加於元件22之上以使元件21之圖案提供在元件21之相鄰部分之間的電磁耦接，以向元件21提供大於直線導體之電感的電感。另外，該圖案及元件22與21之疊加接近提供在元件22與21之間的電磁耦接以使元件22及21形成電感器12之電感，該電感大於元件21之獨立電感與元件22之獨立電感相加之和。元件21之一末端或端子在一節點23處電連接至元件22之一末端或端子，以提供在元件22與21之間的電連接。元件21之一第二端子充當電感器12之端子28，元件22之一第二端子充當電感器12之端子29。
在較佳實施例中，以方形螺旋形狀形成元件13及14。然而，可將元件13及14之每一者形成其它形狀，該等形狀可提供在元件13之相鄰部分之間的互磁通量耦接，在元件14之相鄰部分之間及元件13與14之間提供互磁通量耦接。例如，可將元件13及14形成圓形螺旋形狀，或狹長螺旋形狀，或任何衆所熟知可提供磁通量耦接之形狀。在此較佳實施例中，元件14在節點16處開始，在基板37之表面上按反時針方向延伸直至在端子26處終止。元件13在節點16處開始，疊加在元件14之部分上按順時針方向延伸，該等部分具有與元件13之對應部分大體上相同的半徑，直至在端子27處終止。形成電感器12類似於電感器11。元件22在節點23處開始，在基板37之表面上按順時針方向延伸直至在端子28處終止。元件21在節點23處開始，疊加於元件22之類似部分上按反時針方向延伸直至在端子29處終止。圖2內之分解圖可幫助說明元件13與14之間及元件21與22之間的疊加關係。
參看圖1及圖4，元件14通常包括一導體41及一疊加介電質39。元件13通常包括一導體42及一疊加介電質40。通常，導體41及42由低阻值導體材料(如金屬)形成以使串聯電阻減至最小。用於導體41及42之材料通常具有不大於約四至五(4－5)微歐姆－公分之電阻率。通常形成元件13及14疊加於基板37之第一部分之上。通常於基板37之一表面上形成一介電質38以使電感器11與基板37電絕緣。於介電質38之表面上以元件14之所要之圖案形成導體41。舉例而言，可將一遮罩塗覆到介電質38且經圖案化以曝露介電質38待形成導體41之部分。其後，形成介電質39疊加於導體41上。可不在導體41形成節點16之部分上形成介電質39。於疊加在導體41之頂表面之上的介電質39之表面上形成導體42。亦可在導體41之形成節點16之表面上形成導體42。通常可塗覆一介電質40以覆蓋導體42以使導體42與裝置10之其它元件電絕緣。
以與形成電感器11之類似方式形成電感器12。元件22包括一與導體41類似之導體及一與介電質39類似之疊加介電質。元件21包括一與導體42類似之導體及一與介電質40類似之疊加介電質。以與節點16之類似方式形成節點23。
請注意，為了說明圖1及圖2內之元件13、14、21及22，為描述的清晰起見可遮蓋下面的元件14及22之介電層40的邊緣在圖1及圖2中未圖示。
參看圖1及圖5，於基板37之表面上形成TVS 75、TVS 76及TVS 77。通常，TVS 75、TVS 76及TVS 77之每一者藉由在基板37之表面上形成一第一摻雜區域46而得以形成。於第一摻雜區域46內形成一第二摻雜區域47以便為TVS 75、76及77之每一者形成一接觸區域。可先於區域46及47形成介電質38，或在形成區域46及47之後形成。可塗覆一導體49來形成與區域47之電接觸。通常TVS 75及77之導體49在介電質38上延伸以分別與電感器11之端子26及電感器12之端子28進行電接觸。電感器11之導體42及電感器12之對應導體可延伸以與TVS 76之導體49電接觸進而將端子27及29連接至TVS 76。熟習此項技術者應瞭解基板37充當圖2的端子79。
電容器70及71可為疊加在基板37之表面上形成之平面式電容器，或於基板37之表面上形成之金屬氧化物半導體(MOS)電容器，或形成為溝槽式電容器或其它吾人熟知之電容器結構。圖5以一般方式說明一充當電容器70之平面式電容器及一充當電容器71之MOS電容器。電容器71包括一於基板37之表面上形成之摻雜區域55。於摻雜區域55內形成一摻雜區域56及一摻雜區域57來充當形成電容器71之MOS電晶體之源極及汲極。介電質38可形成MOS電晶體之閘極絕緣體，或可將一不同絕緣體形成為閘極絕緣體。通常形成一閘極材料60以疊加於區域55上且置於區域56與57之間，以形成電容器71之閘極導體。通常形成包圍閘極材料60之一介電質58，以使閘極材料60與其它元件絕緣。可形成一導體63以與區域56及57電接觸。導體63亦可在介電質38上延伸，以與TVS 76之導體49電接觸。一般形成一導體64，以在TVS 77之閘極材料60與導體49之間電接觸。如此項技術中所熟知，導體63形成電容器71之一端子，且導體64形成電容器64之第二端子。可將一導體51塗覆到介電質38，以形成與TVS 75之導體49的電連接，且充當電容器70之一板。可將一介電質52塗覆到導體51之一部分上，以形成電容器70之介電質，且可塗覆另一導體53以疊加在介電質52之至少一部分上，以形成電容器70之一第二板，並在介電質38上橫向延伸以與TVS 76之導體49電接觸。導體51、53、63及64在圖2的電路45中予以說明。
參看圖2，於濾波器20之一輸入端65上接收一訊號，於一輸出端66上形成一經濾波之輸出訊號。據信，濾波器20使插入損耗減少約十分貝(10 db)並使群延遲失真減少約百分之五十(50%)。還據信，以其它濾波器組態使用一諸如電感器11或12之積體電感器亦改良插入損耗及群延遲失真。
鑒於以上所述，易瞭解揭示了一新穎裝置及方法。在其它特徵中，其包括於半導體基板上形成多層電感器。該多層電感器促進形成一與電感器並聯之電容器且在半導體基板上形成諧振電路。該多層電感器可提供在半導體晶粒之給定區域中的較大的電感進而降低成本。另外，其它電路元件可與該多層電感器一起形成於基板37上。
儘管以特定較佳實施例描述本發明，顯然熟習此項半導體技術者易瞭解許多替代實施例及變型。舉例而言，電感器11或12可用作單獨的電感器而非在濾波器電路內，可改變濾波器20之級數及級之組態以形成其它類型的濾波器。另外，為描述的明確起見全文使用詞"連接"，但是，期望其具有與詞"耦接"相同之意義。因此，應將"連接"解釋為包括直接連接或間接連接。
10．．．半導體裝置
11．．．多層電感器
12．．．多層電感器
13．．．第二電感器元件
14．．．第一電感器元件
16、23．．．節點
20．．．濾波器
21．．．第二電感器元件
22．．．第一電感器元件
26．．．第一端子
27．．．第二端子
28．．．第二端子
29．．．第一端子
30、31、32、33、34．．．腳
37．．．半導體基板
38、39、40、52、58．．．介電質
41、42、49、51、53、63、64．．．導體
45．．．電路
46．．．第一摻雜區域
47．．．第二摻雜區域
55、56、57．．．摻雜區域
60．．．閘極材料
65．．．輸入端
66．．．輸出端
70．．．第一電容器
71．．．第二電容器
75．．．第一暫態電壓抑制裝置
76．．．第二暫態電壓抑制裝置
77．．．第三暫態電壓抑制裝置
79．．．共同返回端子
圖1說明根據本發明之一整合到半導體裝置上之濾波器的一實施例之一部分的放大平面圖；圖2示意說明表示根據本發明之圖1的濾波器之一電路的一實施例的一部分；圖3說明一根據本發明之圖1的濾波器之一部分的分解圖；圖4說明一根據本發明之圖1的濾波器之一部分的放大橫截面圖；及圖5說明根據本發明之圖1的濾波器之另一部分的放大橫截面圖。
為說明的簡單及清晰起見，該等圖中之元件並不一定按照比例，且不同圖中的相同標號表示相同的元件。另外，為簡單描述起見，省略了對吾人熟知之步驟及元件的描述及細節。本文中所使用之載流電極意謂一裝置之元件，該元件載運電流通過該裝置，例如MOS電晶體之源極或汲極，或雙極電晶體之發射極或集極，或二極體之陰極或陽極，控制電極意謂一裝置之元件，該元件控制通過該裝置的電流，例如MOS電晶體之閘極，或雙極電晶體之基極。儘管本文中將該等裝置解釋為特定N通道或P通道裝置，但是一般技術者應瞭解根據本發明補充器件亦有可能。為圖式的清晰起見，將裝置結構之摻雜區域說明為通常具有直線邊緣及精確角度轉角。但是，熟習此項技術者應瞭解由於摻雜物的擴散及活動，摻雜區域之邊緣一般不是直線且轉角不是精確角度。
10．．．半導體裝置
11．．．多層電感器
12．．．多層電感器
13．．．第二電感器元件
14．．．第一電感器元件
16、23．．．節點
20．．．濾波器
21．．．第二電感器元件
22．．．第一電感器元件
26．．．第一端子
27．．．第二端子
28．．．第二端子
29．．．第一端子
30、31、32、33、34．．．腳
37．．．半導體基板
49、51、53、63、64．．．導體
70．．．第一電容器
71．．．第二電容器
75．．．第一暫態電壓抑制裝置
76．．．第二暫態電壓抑制裝置
77．．．第三暫態電壓抑制裝置

Claims (17)

  1. 一種積體半導體電感器，包含：一半導體基板；疊加於該半導體基板之至少一部分上之一第一多層電感器，該第一多層電感器具有一第一端子及一第二端子，該第一多層電感器亦具有疊加於該半導體基板之該部分上之一第一導體、疊加於該第一導體之至少一部分上之一第二導體、置於該第一導體與該第二導體之間之一第一介電質，其中在該第一導體與該第二導體之間之一距離不會大於2微米，及其中該第一導體係連接至該第一多層電感器之該第一端子且該第二導體係連接至該第一多層電感器之該第二端子；以及一第一連接，其延伸穿過該第一介電質以在該第一導體與該第二導體之間形成電接觸。
  2. 如請求項1之積體半導體電感器，其中該第一多層電感器具有不大於約五微歐姆-公分之一電阻率。
  3. 如請求項1之積體半導體電感器，其中該第一多層電感器之一部分包圍該第一連接。
  4. 如請求項1之積體半導體電感器，其中該第一導體及該第二導體為金屬導體。
  5. 如請求項1之積體半導體電感器，其進一步包括與該第一多層電感器並聯耦接之一第一電容器，該第一電容器具有一第一端子及一第二端子，且該第一電容器之該第一端子耦接至該第一多層電感器之該第一端子，且該第一 電容器之該第二端子耦接至該第一多層電感器之該第二端子。
  6. 如請求項5之積體半導體電感器，其進一步包括一第二電容器，該第二電容器具有一耦接至該第一多層電感器之該第二端子之第一端子，其中該第二電容器為一暫態電壓抑制器。
  7. 如請求項1之積體半導體電感器，其進一步包括疊加於該第二導體上之一第二介電質。
  8. 如請求項1之積體半導體電感器，其進一步包括耦接至該第一多層電感器之一第二多層電感器。
  9. 如請求項1之積體半導體電感器，其進一步包括一第一電容器，其形成於該半導基板之一表面上且耦接至該第一多層電感器之該第一端子。
  10. 一種形成一積體半導體電感器之方法，包含：提供一半導體基板；形成疊加於該半導體基板之至少一部分上之一第一電感器元件；形成疊加於該第一電感器元件之至少一部分上之一第二電感器元件，其中該第一電感器元件磁耦接至該第二電感器元件，且其中該第一電感器元件與該第二電感器元件向相反方向延伸；及將一電容器與該第一電感器元件及該第二電感器元件並聯耦接，其中該電容器係形成於該半導體基板之一表面上。
  11. 如請求項10之方法，其中形成該第二電感器元件包括將該第一電感器元件電連接至該第二電感器元件。
  12. 如請求項10之方法，其中形成該第一電感器元件包括形成疊加於該半導體基板之該部分上之一第一導體，及於該第一導體之一第一表面之至少一部分上形成一第一介電質。
  13. 如請求項12之方法，其中形成該第二電感器元件包括形成一第二導體，其在該第一介電質之一第一表面之至少一部分上且疊加於該第一電感器元件之該部分上。
  14. 一種積體半導體濾波器，其包含：一第一多層電感器，其疊加於一半導體基板之一表面之一第一部分上，該第一多層電感器包括疊加於該半導體基板上向一第一方向延伸之一第一電感器元件及疊加於該第一電感器元件上向一不同方向延伸之一第二電感器元件，其中該第一電感器元件之一內部端子末端係連接至該第二電感器元件之一內部端子末端；一第一電容器，其與該第一電感器串聯耦接；及一第二電感器，其與該第一電感器串聯耦接。
  15. 如請求項14之積體半導體濾波器，其進一步包括一第二電容器，其係以一分路組態耦接於該第一電感器耦接。
  16. 如請求項15之積體半導體濾波器，其中該第二電容器為一TVS器件。
  17. 如請求項14之積體半導體濾波器，其進一步包括置於該第一電感器元件與該第二電感器元件之間之一第一介電質及疊加於該第二電感器元件上之一第二介電質。
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