JPH11135721A - インダクタ、インダクタの製造方法および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 発生する磁束の損失を低減する。 【解決手段】 基板上には、複数の第１の導電膜１１が
並列に並べられて形成される。第１の導電膜１１上に
は、絶縁膜（不図示）を介して、複数の第２の導電膜１
２が第１の導電膜１１の配列方向に沿って並列に並べら
れて形成される。第２の導電膜１２の一端部は第１の導
電膜１１の一端部と重なり、第２の導電膜１２の他端部
は、一端部が重なる第１の導電膜１１と隣接する第１の
導電膜１１の他端部と重なる。第１の導電膜１１と第２
の導電膜１２の重なり合った部分同士は、互いにプラグ
１４によって電気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波集積回
路に用いられるインダクタおよびその製造方法に関し、
さらには、このインダクタが形成された半導体集積回路
装置に関する。

【０００２】

【従来の技術】近年、携帯電話等の携帯無線の普及によ
り、高周波回路の小型化の要求が強まっている。これを
半導体集積回路装置において実現するためには、抵抗、
容量、インダクタ等の受動素子を同一基板上に搭載する
ことが必要である。抵抗と容量については、半導体基板
上に比較的容易に形成することができることから、キー
ポイントとなるのはインダクタである。

【０００３】インダクタは、回路から要求されるインダ
クタンスを十分に確保し、そのうえで損失が小さくかつ
共振周波数が高いもの、すなわち高いクオリティーファ
クターを有するものを形成することが必要となってい
る。特に、電界効果トランジスタを使用した高周波回路
においては、ゲート端子の入力インピーダンスが非常に
高いため、インダクタンスおよびクオリティーファクタ
ーが高いインダクタを使用してインピーダンス整合をと
る必要がある。

【０００４】半導体基板上にインダクタを形成するに
は、スパイラル型インダクタを用いるのが有効であるこ
とが一般に知られている。このようなスパイラル型イン
ダクタの一例が、「1995 Technical Digest of Int
ernational Electron Devices Meeting」の第１０１
５〜１０１７頁に記載されている。以下に、このスパイ
ラル型インダクタについて説明する。

【０００５】図１２はスパイラル型インダクタの平面図
であり、図１３は図１２に示したスパイラル型インダク
タを各配線層ごとに分離した状態で模式的に示した斜視
図である。

【０００６】図１２および図１３に示したスパイラル型
インダクタは５層配線構造のインダクタであり、不図示
の半導体基板上に形成される。最下層である第１の配線
層（不図示）は、インダクタ以外の部分で用いられてお
り、その上の第２の配線層には、下部引き出し配線１１
５を含む第１の導電膜１１１が形成される。さらに、第
３の配線層にはスパイラル型の第２の導電膜１１２が形
成され、第４の配線層にも第２の導電膜１１２と同じ形
状の第３の導電膜１１３が形成される。そして、最上層
である第５の配線層には、第２の導電膜１１２および第
３の導電膜１１３と同じ形状で、外側の端部に上部引き
出し配線１１６を含む第４の導電膜１１４が形成され
る。また、第１の導電膜１１１の下部引き出し配線１１
５を除く部分と第２の導電膜１１２、第２の導電膜１１
２と第３の導電膜１１３、そして第３の導電膜１１３と
第４の導電膜１１４の上部引き出し配線１１６を除く部
分は、ドット状のプラグ１２１，１２２，１２３を介し
て互いに接続されている。

【０００７】次に、上述したスパイラル型インダクタの
製造方法の一例について、図１４を参照して説明する。
図１４は、図１２および図１３に示したスパイラル型イ
ンダクタの製造方法を説明するための、図１２のＨ−Ｈ
線断面図である。

【０００８】まず、図１４（ａ）に示すように、Ｐ型半
導体基板１０１上に１０００〜１６００ｎｍの厚さで第
１の層間絶縁膜１０２を形成し、第１の層間絶縁膜１０
２の表面をエッチバック法やＣＰＭ（Chemical Mechan
ical Polishing）法を用いて平坦化する。そして、平
坦化した第１の層間絶縁膜１０２上に、アルミニウムや
銅等で５００〜１０００ｎｍの厚さの第１の導電膜１１
１を形成する。

【０００９】次いで、図１４（ｂ）に示すように、第１
の導電膜１１１上に第２の層間絶縁膜１０３を形成し、
公知の技術により、第２の層間絶縁膜１０３にドット状
のビアホールを開口する。そして、導電膜をアルミニウ
ムで形成した場合には、例えば、ビアホール内に１００
〜３００ｎｍの厚さのチタンまたは窒化チタンからなる
バリアメタル、および５００〜１０００ｎｍの厚さでタ
ングステンを埋め込むことにより、プラグ１２１を形成
する。さらに、プラグ１２１が形成された第２の層間絶
縁膜１０３の表面を平坦化し、その上に、アルミニウム
や銅等で５００〜１０００ｎｍの厚さの第２の導電膜１
１２を形成する。

【００１０】これらの工程を繰り返し、図１４（ｃ）に
示すように、第３の層間絶縁膜１０４、プラグ１２２、
第３の導電膜１１３、第４の層間絶縁膜１０５、プラグ
１２３および第４の導電膜１１４を順次形成し、スパイ
ラル型インダクタを構成する。

【００１１】

【発明が解決しようとする課題】上述した従来のスパイ
ラル型インダクタでは、その構造上明らかに、インダク
タにより発生する磁束が基板面に対して垂直に貫通す
る。このことは、絶縁性の基板上にインダクタを形成す
る場合には問題にならないが、シリコン基板上に形成す
る場合には、シリコン基板の導電性のためにシリコン基
板内に渦電流が生じてしまい、クオリティーファクター
が低下するという根本的な問題がある。そのため、イン
ダクタ下のシリコン基板の導電性をできるだけ低下させ
る必要があることから、シリコン基板にはトランジスタ
を形成するためのウエル等を設けることはできず、集積
回路のチップサイズが非常に大きくなってしまうという
問題があった。

【００１２】また、従来のスパイラル型インダクタで
は、大きなインダクタンス値を得るためには、インダク
タ自身も大きな面積を占有してしまうという問題があっ
た。例えば、配線幅を１２μｍ、配線間隔を４μｍで設
計した場合、５．１ｎＨのインダクタンス値を得るため
には、インダクタの大きさは２２６μｍ四方にもなって
しまう。

【００１３】一般に、インダクタの性能を示す指標の一
つとして、クオリティーファクターが用いられる。クオ
リティーファクター（Ｑ）は、配線抵抗をＲ、インダク
タンスをＬとしたとき、 Ｑ＝ωＬ／Ｒ ……（１） で表わされ、ＲとＬのモデル計算式は「1996 Symposiu
m on VLSI CircuitsDigest of Technical Paper
s」の２８〜２９頁に示されている。

【００１４】スパイラル型インダクタの面積を小さくす
るためにインダクタの配線ピッチ（配線幅＋配線間隔）
を狭くすると、上式からも明らかなように、配線幅を狭
くした場合には、配線抵抗Ｒが増加するためＱ値が低下
し、一方、配線間隔を狭くした場合には、配線間のアス
ペクト比が大きくなるため配線間を層間絶縁膜で完全に
埋め込むことができなくなる。また、層間絶縁膜を平坦
化する場合に、完全に平坦化できないという問題も生じ
る。さらに、配線抵抗を低減するために配線の厚さを厚
くした場合にも、配線間のアスペクト比が大きくなり上
記と同様に層間絶縁膜を完全に埋め込むことができなく
なるという問題が生じる。

【００１５】本発明の目的は、発生する磁束の損失を低
減したインダクタおよびその製造方法を提供することで
ある。また、本発明の他の目的は、インダクタが形成さ
れてもチップサイズの縮小が可能な半導体集積回路装置
を提供することである。

【００１６】

【課題を解決するための手段】上記目的を達成するため
本発明のインダクタは、基板上に形成されたトロイダル
型のインダクタであって、並列に並べられて形成された
複数の第１の導電膜と、前記第１の導電膜上に絶縁膜を
介して、前記第１の導電膜の配列方向に沿って並列に並
べられ、一端部が前記第１の導電膜の一端部と重なり、
他端部は前記一端部が重なる第１の導電膜と隣接する第
１の導電膜の他端部と重なる位置に形成された複数の第
２の導電膜と、前記第１の導電膜と前記第２の導電膜と
の重なり合った部分同士を互いに電気的に接続するプラ
グとを有する。

【００１７】上記のとおり構成された本発明のインダク
タでは、第１の導電膜と第２の導電膜とプラグとで、基
板面に平行な方向にコイルが構成される。これにより、
このインダクタに電流を流すと基板面に平行な方向に磁
束が発生するので、磁束の大幅な損失およびインダクタ
ンスの低下が防止される。

【００１８】また、第１の導電膜と第２の導電膜との間
の、プラグが配置される領域にさらに中間導電膜を有す
ることで、インダクタの断面積が大きくなり、インダク
タンスが増加する。さらに、第１の導電膜、第２の導電
膜およびプラグで囲まれる領域の内側に、第１の導電膜
および第２の導電膜の配列方向に沿って強磁性体膜を形
成することで、この強磁性体膜はコアとして作用する。
その結果、このコアの比透磁率に比例してインダクタン
スが増加する。

【００１９】本発明のインダクタの製造方法は、半導体
基板上に形成された第１の層間絶縁膜の上に、複数の第
１の導電膜を並列に並べて形成する工程と、前記第１の
層間絶縁膜の上に、前記各第１の導電膜を覆って第２の
層間絶縁膜を形成する工程と、前記第２の層間絶縁膜
の、前記第１の導電膜の両端部に相当する部分にそれぞ
れビアホールを形成するとともに、一端部が前記第１の
導電膜の一端部と重なり他端部は前記一端部が重なる第
１の導電膜と隣接する第１の導電膜の他端部と重なる位
置にそれぞれ複数の溝を形成する工程と、前記ビアホー
ルおよび溝を導電材料で埋め込む工程とを有する。

【００２０】これにより、ビアホールおよび溝に埋め込
まれた導電材料は、ビアホールに埋め込まれた部分がプ
ラグを構成し、溝に埋め込まれた部分が、プラグを介し
て第１の導電膜と電気的に接続する第２の導電膜を構成
する。従って、以上の各工程を経て製造されたインダク
タは、基板面に平行な方向に磁束が発生するトロイダル
型のインダクタとなる。ここで、プラグと第２の導電膜
とは一体であり、両者の接続抵抗は小さくなるので、接
続抵抗を小さくするために導電膜の間隔を狭くしたり導
電膜の厚さを厚くする必要もなくなり、導電膜の間に絶
縁膜を埋め込むのは容易である。

【００２１】本発明の半導体集積回路装置は、半導体基
板と、この半導体基板上に形成された上記本発明のイン
ダクタとを有するものである。上記のように本発明のイ
ンダクタは、それが形成される基板面に平行な方向に磁
束が発生し、基板内には渦電流は発生しない、半導体基
板は、インダクタが形成される部分での導電性について
考慮する必要はなくなる。その結果、半導体基板の表面
における任意の領域を取り囲んでインダクタを形成して
も、その領域内にトランジスタ等の素子を設けることが
でき、半導体基板の面積が有効に利用される。

【００２２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２３】（第１の実施形態）図１は、本発明の第１
の実施形態による半導体集積回路装置のインダクタの平
面図である。また、図２は、図１に示したインダクタの
一部の拡大図であり、図３は、図２に示したＡ−Ａ線お
よびＢ−Ｂ線の断面図である。

【００２４】図１〜図３に示すように、このインダクタ
１０は、シリコンからなるＰ型半導体基板２上に設けら
れた２層の配線で形成されるトロイダル型のインダクタ
であり、半導体集積回路装置１に形成される多数の回路
の一つを構成する。また、このインダクタ１０は、半導
体集積回路装置１の表面における任意の領域８を取り囲
んで形成され、その両端部はそれぞれ引き出し配線１３
となっている。

【００２５】以下に、インダクタの構造について、図２
および図３を参照して詳細に説明する。Ｐ型半導体基板
２上には第１の層間絶縁膜３が形成され、その上に下層
配線である複数の第１の導電膜１１が所定のパターンで
並列に並べられて形成される。さらに、第１の層間絶縁
膜３および第１の導電膜１１を覆って第２の層間絶縁膜
４が形成され、第２の層間絶縁膜４中に、上層配線であ
る複数の第２の導電膜１２と、第１の導電膜１１と第２
の導電膜１２とを電気的に接続するプラグ１４とが形成
されている。

【００２６】第２の導電膜１２は、第１の導電膜１１の
配列方向に沿って並列に並べられ、かつ、一端部が第１
の導電膜１１の一端部と重なり、他端部は一端部が重な
る第１の導電膜１１と隣接する第１の導電膜１１の他端
部と重なるようなパターンで形成される。そして、プラ
グ１４は、第１の導電膜１１と第２の導電膜１２とが重
なり合った部分同士を接続し、その横断面の大きさは第
１の導電膜１１と第２の導電膜１２とが重なり合った領
域の大きさとほぼ等しい。これにより、第１の導電膜１
１と第２の導電膜１２とはプラグ１４を介して交互に接
続され、トロイダル型のインダクタ１０が構成される。

【００２７】上記のような構成のインダクタ１０によれ
ば、インダクタ１０に電流が流れることによって、基板
面に対して平行な方向に磁束が発生するため、基板が導
電性を有する場合でも基板内に渦電流は生じない。その
ため、発生する磁束の損失が少なく、かつ、インダクタ
ンスの低下が防止され、結果的にＱ値（クオリティーフ
ァクター）の低下を防止することができる。

【００２８】また、このようなインダクタ１０が形成さ
れた半導体集積回路装置１は、インダクタ１０が形成さ
れた部分での導電性を低下させることについて考慮する
必要はないので、インダクタ１０の内側の領域８にはト
ランジスタ等の素子を形成することができる。その結
果、基板面積を有効に利用することができ、インダクタ
自身の大きさが大きくても、スパイラル型に比べて半相
対集積回路装置１のチップサイズを小さくすることがで
きる。

【００２９】次に、上述したインダクタ１０の製造方法
の一例について、図４を参照して説明する。

【００３０】まず、図４（ａ）に示すように、シリコン
からなるＰ型半導体基板２上に１０００〜１６００ｎｍ
の厚さで第１の層間絶縁膜３を形成し、その上に、アル
ミニウムや銅等で５００〜１０００ｎｍの厚さの第１の
導電膜１１を上述したパターンで形成する。さらに第１
の層間絶縁層３および第１の導電膜１１を覆って第２の
層間絶縁膜４を形成し、第１の導電膜１１上での第２の
層間絶縁膜４の厚さが１０００〜２０００ｎｍになるよ
うに、第２の層間絶縁膜４の表面をエッチバック法やＣ
ＰＭ法等によって平坦化する。さらに、第２の層間絶縁
膜４上に、例えば窒化膜からなりプラグ１４を形成すべ
き部位が開口した第１のマスク５を形成し、第１のマス
ク５上に、例えばフォトレジストからなり第２の導電膜
１２を形成すべき部位が開口した第２のマスク６を形成
する。

【００３１】次いで、図４（ｂ）に示すように、第１の
マスク５の開口によって第２の層間絶縁膜４が露出した
部分を、異方性エッチング技術によりエッチングし、第
２の層間絶縁膜４にビアホール１５を形成する。ここ
で、第１の導電膜１１上の第２の層間絶縁膜４の厚さが
２００〜７００ｎｍ程度残るようにエッチングの深さを
設定している。

【００３２】次いで、図４（ｃ）に示すように、第２の
マスク６の開口によって第１のマスク５が露出した部分
を選択的にエッチングし、第２のマスク６の開口の形状
に第２の層間絶縁膜４を露出させる。その後、図４
（ｄ）に示すように、第２の層間絶縁膜４の露出した部
分を５００〜１０００ｎｍの深さでエッチングして第２
の導電膜１２のための溝１６を第２の層間絶縁膜４に形
成し、第１のマスク５および第２のマスク６を除去す
る。なお、このエッチングによって、ビアホール１５も
同時にエッチングされ、ビアホール１５の底で第１の導
電膜１１の表面が露出する。

【００３３】次いで、図４（ｅ）に示すように、第２の
層間絶縁膜４および第１の導電膜１１の露出した部分の
表面全体に１０〜３００ｎｍの厚さでバリアメタル１７
を形成する。そして、そのバリアメタル１７上に、ＣＶ
Ｄ（Chemical Vapor Deposition）法により８００〜
２０００ｎｍの厚さでアルミニウムや銅等の導電材料１
８を堆積させ、第２の層間絶縁膜４のビアホール１５お
よび溝１６を埋め込む。

【００３４】最後に、図４（ｆ）に示すように、エッチ
バック法やＣＰＭ法等によって第２の層間絶縁膜４の表
面を平坦化する。以上の各工程を経て、図１に示したよ
うな、磁束が基板面に対して平行な方向に発生するトロ
イダル型のインダクタ１０が製造される。なお、導電材
料１８は、ビアホール１５内に埋め込まれた部分がプラ
グ１４として機能し、溝１６内に埋め込まれた部分が第
２の導電膜１２として機能する。

【００３５】このように、第１の導電膜１１と第２の導
電膜１２とを絶縁分離する第２の層間絶縁膜４に、プラ
グ１４のためのビアホール１５と第２の導電膜１２のた
めの溝１６を形成し、これらビアホール１５および溝１
６を導電材料１８で埋め込んで、一体のプラグ１４およ
び第２の導電膜１２を形成することで、両者の接続部の
抵抗値を低減することができる。具体的には、一般的
に、上層の配線と下層の配線とを接続するプラグは、ビ
アホール内にタングステンを埋め込むことで形成してい
るが、その方法に比べて約５０％も抵抗値が低減する。

【００３６】その結果、インダクタ１０の配線抵抗が小
さくなり、高いクオリティーファクターをを得ることが
できる。また、配線抵抗が小さくなることにより、配線
間隔を狭くしたり配線膜厚を厚くする必要もなくなるの
で、配線間のアスペクト比も小さくてすみ、第２の層間
絶縁膜４を配線間すなわち各第１の導電膜１１間に完全
に埋め込むことが容易である。さらに、配線膜厚を厚く
する必要がないことから、第２の層間絶縁膜４の表面の
平坦化も容易である。

【００３７】（第２の実施形態）図５は、本発明の第２
の実施形態によるインダクタの平面的構成を説明するた
めの図である。本実施形態のインダクタは３層の配線で
形成されるトロイダル型のインダクタであり、図５
（ａ）には最下層に形成される第１の導電膜３１のパタ
ーンの一部が示され、図５（ｂ）には中間層に形成され
る中間導電膜４１のパターンの一部が示され、図５
（ｃ）には最上層に形成される第２の導電膜３２のパタ
ーンの一部が示されている。また、図６は、図５（ｃ）
に示したＣ−Ｃ線およびＤ−Ｄ線の断面図である。な
お、本実施形態のインダクタも、Ｐ型半導体基板２２上
に形成され、半導体集積回路装置に形成される回路の一
つを構成するもので、全体としてはＰ型半導体基板２２
の表面における任意の領域を取り囲むように形成されて
いる。

【００３８】図５および図６において、Ｐ型半導体基板
２２上に形成された第１の層間絶縁膜２３と、その上に
形成された第１の導電膜３１とは、第１の実施形態と同
様である。第１の層間絶縁膜２３および第１の導電膜３
１上には、第２の層間絶縁膜２４が形成され、この第２
の層間絶縁膜２４中に、本実施形態の特徴である複数の
中間導電膜４１と、第１の導電膜３１と中間導電膜４１
とをそれぞれ電気的に接続するプラグ３４ａとが形成さ
れている。各中間導電膜４１はそれぞれ、プラグ３４ａ
の直上に形成される。

【００３９】第２の層間絶縁膜２４上には、第３の層間
絶縁膜２５が形成され、この第３の層間絶縁膜２５中
に、第１の実施形態と同様の第２の導電膜３２およびプ
ラグ３４ｂが形成されている。これにより、第１の導電
膜３１と第２の導電膜３１とは、プラグ３４ａ，３４ｂ
および中間導電膜４１を介して交互に接続され、トロイ
ダル型のインダクタが構成される。

【００４０】本実施形態のインダクタでは、第１の導電
膜３１と第２の導電膜３２との間において、２つのプラ
グ３４ａ，３４ｂの間に中間導電膜４１を有するので、
インダクタの断面積が大きくなる。その結果、第１の実
施形態と同様の効果に加え、インダクタンスを大きくす
ることができるという効果が得られる。

【００４１】トロイダル型のインダクタのインダクタン
スＬは、 Ｌ＝Ｎ²／２π・μ₀・μ_s・ｔ・ｌｎ（ａ／ｂ） ……（２） で表わされる。（２）式において、Ｎは巻数、ａはトロ
イダル型インダクタの外径、ｂはトロイダル型インダク
タの内径、ｔはトロイダル型インダクタの高さ、μ₀は
真空中での透磁率（１．２６×１０^-6Ｈ／ｍ）、μ_sは
コアの比透磁率である。例えば、ａ＝５００μｍ、ｂ＝
５０μｍ、ｔ＝２．４μｍ、Ｎ＝５０とすると、インダ
クタンスは２．８ｎＨとなる。これに対して、ｔを４．
８μｍに変更した場合には、インダクタンスは５．５ｎ
Ｈとなる。従って、本実施形態のように中間導電膜４１
を有することによって高さｔを高くすることができ、そ
の高さｔに比例してインダクタンスを増加させることが
できる。

【００４２】次に、本実施形態のインダクタの製造方法
の一例について、図７を参照して説明する。

【００４３】まず、図４（ａ）〜（ｆ）に示したのと同
様の工程を経て、図７（ａ）に示すように、Ｐ型半導体
基板２２上に、第１の層間絶縁膜２３と、複数の第１の
導電膜３１と、第２の層間絶縁膜２４とを形成し、この
第２の層間絶縁膜２４の、第１の導電膜３１の両端部に
相当する部分にそれぞれビアホールが開口した溝を形成
する。そして、これらビアホールおよび溝内に、バリア
メタル３７ａと、一体の中間導電膜４１およびプラグ３
４ａとを形成する。ここで、中間導電膜４１の形状に応
じて、中間導電膜用の溝を第２の層間絶縁膜２４に形成
するためのマスクのパターンを第１の実施形態に対して
変更している。

【００４４】次いで、再び図４（ａ）〜（ｆ）に示した
のと同様の手法を用いて、図７（ｂ）に示すように、第
２の層間絶縁膜２４の上に第３の層間絶縁膜２５を形成
して、第３の層間絶縁膜２５に、プラグ３４ｂのための
ビアホールを中間導電膜４１に相当する部分に形成する
とともに、第２の導電膜３２のための溝を一端部が第１
の導電膜３１の一端部と重なり他端部は一端部が重なる
第１の導電膜３１と隣接する第１の導電膜３１の他端部
と重なる位置にそれぞれ形成する。その上に、１０〜３
００ｎｍの厚さでバリアメタル３７ｂを形成した後、バ
リアメタル３７ｂの上にＣＶＤ法によりアルミニウムや
銅等の導電材料を８００〜２０００ｎｍの厚さで堆積さ
せ、その表面をエッチングやＣＰＭ法等により平坦化す
る。これにより、第３の層間絶縁膜２５に、一体のプラ
グ３７ｂおよび第２の導電膜３２が形成され、本実施形
態のトロイダル型のインダクタが得られる。

【００４５】（第３の実施形態）図８は、本発明の第３
の実施形態による半導体集積回路装置のインダクタの平
面図である。また、図９は、図８に示したインダクタの
一部の拡大図であり、図１０は、図９に示したＥ−Ｅ線
およびＦ−Ｆ線の断面図である。

【００４６】図８〜図１０に示すように、このインダク
タ６０も、半導体集積回路装置５１に形成される回路の
一つを構成するトロイダル型のインダクタであり、第１
の実施形態のインダクタと同様の構成に、コバルト等の
強磁性体膜７１を付加したものである。

【００４７】強磁性体膜７１は、第２の層間絶縁膜５４
内に形成され、第１の導電膜６１、第２の導電膜６２お
よびプラグ６４で囲まれる領域であるコイル構造の内側
に、インダクタ６０が形成される領域（第１の導電膜６
１および第２の導電膜６２の配列方向に沿った方向）に
沿って配置される。その他、Ｐ型半導体基板５２上に第
１の層間絶縁膜５３が形成され、その上に形成された第
２の層間絶縁膜５４中に、上記の第１の導電膜６１、第
２の導電膜６２およびプラグ６４が設けられることは第
１の実施形態と同様である。

【００４８】このように強磁性体膜７１を設けることに
より、強磁性体膜７１はインダクタのコアを構成するの
で、第１の実施形態よりも強磁性体膜７１の比透磁率に
比例する分だけインダクタンスを増加させることができ
る。強磁性体膜７１としては、上述したコバルトの他
に、ニッケルを用いることもできる。ちなみに、コバル
トの最大比透磁率は２５０であり、ニッケルの最大比透
磁率は６００である。

【００４９】次に、本実施形態のインダクタの製造方法
の一例について、図１１を参照して説明する。

【００５０】まず、図１１（ａ）に示すように、第１の
実施形態と同様にして、Ｐ型半導体基板５２上に第１の
層間絶縁膜５３を形成し、さらにその上に、第１の導電
膜６１を形成する。

【００５１】次いで、図１１（ｂ）に示すように、第１
の層間絶縁膜５３の上に、第２の層間絶縁膜５４の一部
を構成する下地絶縁膜５４ａを、第１の導電膜６１を覆
って形成し、その下地絶縁膜５４ａの上に、強磁性体膜
７１を形成する。強磁性体膜７１は、強磁性体材料を下
地絶縁膜５４ａの表面全体に形成した後、強磁性体膜７
１を形成すべき部分をマスクしてエッチング等により不
要な部分を除去することによって形成することができ
る。

【００５２】強磁性体膜７１が形成されたら、図１１
（ｃ）に示すように、下地絶縁膜５４ａの上に、強磁性
体膜７１を覆って、強磁性体膜封止用絶縁膜５４ｂを形
成する。これら下地絶縁膜５４ａおよび強磁性体膜封止
用絶縁膜５４ｂによって、第２の層間絶縁膜５４が構成
される。そして、この第２の層間絶縁膜５４に対して、
図４（ａ）〜（ｄ）に示したのと同様の工程で、第２の
層間絶縁膜５４にプラグ６４のためのビアホール６５と
第２の導電膜６２のための溝６６とを形成する。最後
に、図１１（ｄ）に示すように、図４（ｅ）〜（ｆ）に
示したのと同様の工程で、ビアホール６５および溝６６
の内面にバリアメタル（不図示）を形成し、ビアホール
６５および溝６６を導電材料で埋め込み、表面を平坦化
する。これにより、一体のプラグ６４および第２の導電
膜６２が形成され、本実施形態のトロイダル型のインダ
クタが得られる。

【００５３】

【発明の効果】以上説明したように本発明のインダクタ
は、第１の導電膜、第２の導電膜およびプラグにより、
磁束が基板面に平行な方向に発生するトロイダル型のイ
ンダクタが構成されるので、磁束の大幅な損失およびイ
ンダクタンスの低下を防止することができ、結果的にＱ
値を向上することができるという効果を奏する。また、
第１の導電膜と第２の導電膜との間の、プラグが配置さ
れる領域に中間導電膜を形成することで、インダクタの
断面積が増えるため、インダクタンスを増加させること
ができる。さらに、第１の導電膜、第２の導電膜および
プラグで囲まれた領域の内側に、第１の導電膜および第
２の導電膜の配列方向に沿って強磁性体膜を形成し、こ
の強磁性体膜をコアとすることでもインダクタンスを増
加させることができる。

【００５４】本発明の半導体集積回路装置は、半導体基
板上に上記本発明のインダクタを形成したものであるの
で、第１の導電膜および第２の導電膜を、半導体基板の
表面における任意の領域を取り囲んで形成しても、この
領域内にトランジスタ等の素子を形成し基板面積を有効
に利用することができるため、チップサイズを小さくす
ることができる。

【００５５】本発明のインダクタの製造方法は、層間絶
縁膜にビアホール付きの溝を形成し、このビアホールお
よび溝を導電材料で埋め込んで、導電膜とプラグとを一
体に形成するので、プラグと導電膜との接続抵抗を小さ
くすることができる。その結果、アスペクト比が小さく
なるような導電膜の配列ピッチおよび膜厚を設定でき、
導電膜間への絶縁膜の埋め込み、および絶縁膜の表面の
平坦化を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による半導体集積回路
装置のインダクタの平面図である。

【図２】図１に示したインダクタの一部の拡大図であ
る。

【図３】図２に示したＡ−Ａ線およびＢ−Ｂ線の断面図
である。

【図４】図１〜図３に示したインダクタの製造方法の一
例を説明するための、図３のＡ−Ａ線に相当する部分で
の断面図である。

【図５】本発明の第２の実施形態によるインダクタの平
面的構成を説明するための図であり、同図（ａ）は最下
層、同図（ｂ）は中間層、同図（ｃ）は最上層を示して
いる。

【図６】図５（ｃ）のＣ−Ｃ線およびＤ−Ｄ線の断面図
である。

【図７】図５および図６に示したインダクタの製造方法
の一例を説明するための、図５（ｃ）のＣ−Ｃ線に相当
する部分での断面図である。

【図８】本発明の第３の実施形態による半導体集積回路
装置のインダクタの平面図である。

【図９】図８に示したインダクタの一部の拡大図であ
る。

【図１０】図９に示したＥ−Ｅ線およびＦ−Ｆ線の断面
図である。

【図１１】図８〜図１０に示したインダクタの製造方法
の一例を説明するための、図１０のＧ−Ｇ線に相当する
部分での断面図である。

【図１２】従来のスパイラル型インダクタの平面図であ
る。

【図１３】図１２に示したスパイラル型インダクタを各
配線層ごとに分離した状態で模式的に示した斜視図であ
る。

【図１４】図１２および図１３に示したスパイラル型イ
ンダクタの製造方法を説明するための、図１２のＨ−Ｈ
線断面図である。

【符号の説明】

１，５１ 半導体集積回路装置 ２，２２，５２ Ｐ型半導体基板 ３，２３，５３ 第１の層間絶縁膜 ４，２４，５４ 第２の層間絶縁膜 ８ 領域 １０，６０ インダクタ １１，３１，６１ 第１の導電膜 １２，３２，６２ 第２の導電膜 １３ 引き出し配線 １４，３４ａ，３４ｂ，６４ プラグ １５，６５ ビアホール １６，６６ 溝 １７，３７ａ，３７ｂ バリアメタル １８ 導電材料 ２５ 第３の層間絶縁膜 ４１ 中間導電膜 ７１ 強磁性体膜

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基板上に形成されたトロイダル型のイン
   ダクタであって、 並列に並べられて形成された複数の第１の導電膜と、 前記第１の導電膜上に絶縁膜を介して、前記第１の導電
   膜の配列方向に沿って並列に並べられ、一端部が前記第
   １の導電膜の一端部と重なり、他端部は前記一端部が重
   なる第１の導電膜と隣接する第１の導電膜の他端部と重
   なる位置に形成された複数の第２の導電膜と、 前記第１の導電膜と前記第２の導電膜との重なり合った
   部分同士を互いに電気的に接続するプラグとを有するイ
   ンダクタ。
2. 【請求項２】 前記第１の導電膜と前記第２の導電膜と
   の間の、前記プラグが配置される領域に、さらに中間導
   電膜が形成される請求項１に記載のインダクタ。
3. 【請求項３】 前記第１の導電膜、前記第２の導電膜お
   よび前記プラグで囲まれる領域の内側に、前記第１の導
   電膜および前記第２の導電膜の配列方向に沿って強磁性
   体膜が形成される請求項１に記載のインダクタ。
4. 【請求項４】 半導体基板上に形成された第１の層間絶
   縁膜の上に、複数の第１の導電膜を並列に並べて形成す
   る工程と、 前記第１の層間絶縁膜の上に、前記各第１の導電膜を覆
   って第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜の、前記第１の導電膜の両端部に
   相当する部分にそれぞれビアホールを形成するととも
   に、一端部が前記第１の導電膜の一端部と重なり他端部
   は前記一端部が重なる第１の導電膜と隣接する第１の導
   電膜の他端部と重なる位置にそれぞれ複数の溝を形成す
   る工程と、 前記ビアホールおよび溝を導電材料で埋め込む工程とを
   有するインダクタの製造方法。
5. 【請求項５】 前記第２の層間絶縁膜を形成する工程
   は、 前記各第１の導電膜を覆って下地絶縁膜を形成する工程
   と、 前記下地絶縁膜の上の前記第１の導電膜が形成された領
   域の中央部上に、前記各第１の導電膜の配列方向に沿っ
   て強磁性体膜を形成する工程と、 前記下地絶縁膜の上に、前記強磁性体膜を覆う封止絶縁
   膜を形成する工程とを有する請求項４に記載のインダク
   タの製造方法。
6. 【請求項６】 半導体基板上に形成された第１の層間絶
   縁膜の上に、複数の第１の導電膜を並列に並べて形成す
   る工程と、 前記第１の層間絶縁膜の上に、前記各導電膜を覆って第
   ２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜の、前記各第１の導電膜の両端部
   に相当する部分にそれぞれ、底面に第１のビアホールが
   開口した複数の第１の溝を形成する工程と、 前記第１のビアホールおよび第１の溝を導電材料で埋め
   込み、前記第２の層間絶縁膜に複数の第１のプラグおよ
   び中間導電膜を形成する工程と、 前記中間導電膜が形成された前記第２の層間絶縁膜の上
   に、第３の層間絶縁膜を形成する工程と、 前記第３の層間絶縁膜の、前記中間導電膜に相当する部
   分にそれぞれ第２のビアホールを形成するとともに、一
   端部が前記第１の導電膜の一端部と重なり他端部は前記
   一端部が重なる第１の導電膜と隣接する第１の導電膜の
   他端部と重なる位置にそれぞれ複数の第２の溝を形成す
   る工程と、 前記第２のビアホールおよび第２の溝を導電材料で埋め
   込む工程とを有するインダクタの製造方法。
7. 【請求項７】 半導体基板と、 前記半導体基板上に並列に並べられて形成された複数の
   第１の導電膜と、 前記第１の導電膜上に絶縁膜を介して、前記第１の導電
   膜の配列方向に沿って並列に並べられ、一端部が前記第
   １の導電膜の一端部と重なり、他端部は前記一端部が重
   なる第１の導電膜と隣接する第１の導電膜の他端部と重
   なる位置に形成された複数の第２の導電膜と、 前記第１の導電膜と前記第２の導電膜との重なり合った
   部分同士を互いに電気的に接続するプラグとを有する半
   導体集積回路装置。
8. 【請求項８】 前記第１の導電膜および第２の導電膜
   は、前記半導体基板の表面における任意の領域を取り囲
   んで形成される請求項７に記載の半導体集積回路装置。
9. 【請求項９】 前記第１の導電膜と前記第２の導電膜と
   の間の、前記プラグが配置される領域に、さらに中間導
   電膜が形成される請求項７に記載の半導体集積回路装
   置。
10. 【請求項１０】 前記第１の導電膜、前記第２の導電膜
    および前記プラグで囲まれる領域の内側に、前記第１の
    導電膜および前記第２の導電膜の配列方向に沿って強磁
    性体膜が形成される請求項７に記載の半導体集積回路装
    置。