JP3164025B2 - 半導体集積回路装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、マイクロ波集積回路用の半導体集積回
路装置及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、ＰＨＳ等の携帯電話の普及によ
り、携帯電話用の高周波回路の小型化の要求が強まって
おり、これを半導体集積回路装置で実現するためには、
能動素子から、抵抗、容量、コイル（以下、インダクタ
とも称する）等の受動素子に至るまで一つのチップに搭
載することが必要となっている。

【０００３】抵抗及び容量については、半導体基板上に
容易に形成できることから、これを実現する上でキーポ
イントとなるのが半導体基板上でのインダクタの形成で
ある。この時に、回路から要求されるインダクタンスが
確保され、そのうえで損失が小さく、かつ共振周波数が
高いインダクタを形成することが必要となっている。高
いインダクタンスを得るためには、スパイラル状のイン
ダクタ（スパイラルインダクタ）を用いる事が有効であ
ることが一般に知られている。

【０００４】ここで、従来のスパイラルインダクタの一
例として、Ｊｏａｃｈｉｍ Ｎ．Ｂｕｒｇｈａｒｔｚに
より提案されている構造について説明する（詳しくは、
Joachim N. Burghartz:TECHNICAL DIGEST of internati
onal ELECTRON DEVICES meeting. 1015 (1995)を参照の
こと）。図１５は従来のスパイラルインダクタを示す平
面図、図１６及び図１７は図１５の領域Ａの積層部分の
うちの一層部を示す拡大平面図である。図において、３
１３は第１の配線からなる下部引き出し電極、３１４は
第４の配線からなる上部引き出し電極、３０３は第１の
配線、３０６は第２の配線、３０９は第３の配線、３１
５は第１のビア、３１６は第２のビアである。

【０００５】ここで、このスパイラルインダクタの製造
方法の一例について図１８に基づき説明する。この図１
８は、図１６のＡ−Ａ線に沿う断面及び図１７のＢ−Ｂ
線に沿う断面に相当する部分を示したものである。ま
ず、同図〈ａ）に示すように、Ｐ型半導体基板３０１上
に１０００〜１６００ｎｍの第１の層間絶縁膜３０２を
形成し、該第１の層間絶縁膜３０２上にアルミニウム、
銅等の導電性物質からなる５００〜１０００ｎｍの第１
の配線３０３を形成する。

【０００６】次に、同図（ｂ）に示すように、第１の配
線３０３上に５００〜８００ｎｍの第２の層間絶縁膜３
０４を形成し、該第２の層間絶縁膜３０４にドット状の
第１のビア３１５を開口し、第１のビア３１５内に、例
えば、アルミニウムを配線に用いた場合、１０〜３００
ｎｍのチタン、窒化チタン等からなるバリアメタルと５
００〜１０００ｎｍのタングステンを埋め込むことによ
り、第１のプラグ３３７を形成し、アルミニウム、銅等
の導電性物質からなる５００〜１０００ｎｍの第２の配
線３０６を形成する。

【０００７】次に、同図（ｃ）に示すように、上述した
工程を操り返し行い、第３の層間絶縁膜３０７、第２の
プラグ３３８、第３の配線３０９、第４の層間絶縁膜３
１０、第３のプラグ３３９、第４の配線３１２を形成す
る。このように、従来のスパイラルインダクタは、上下
の配線である第１の配線３０３、第２の配線３０６、第
３の配線３０９、第４の配線３１２が、ドット状の第１
のビア３１５〜第３のビア３１７を介して互いに接続さ
れている。

【０００８】そして、このスパイラルインダクタでは、
全部で配線層が５層用いられており、図示しない第１層
目の配線はスパイラルインダクタ以外の部分で用いられ
ていて、最下層の第１の配線３０３が第２層目の配線層
で形成され、第２の配線３０６、第３の配線３０９、第
４の配線３１２がそれぞれ第３層目、第４層目、第５層
目の配線層で形成された構造となっている。

【０００９】

【発明が解決しようとする課題】一般に、インダクタの
性能を示す指標として、Ｑ値〈クオリティファクター）
というものがあり、このＱ値は、Ｑ＝ωＬ／Ｒの式で表
されることが知られている。但し、Ｒは配線抵抗、Ｌは
インダクタンスである。ところで、従来のスパイラルイ
ンダクタでは、大きなインダクタンスを得ようとした場
合、例えば、配線幅１２μｍ、配線間隔４μｍで設計し
たスパイラルインダクタでは、５．１ｎＨの値を得るた
めには、スパイラルインダクタの面積が２２６μｍ角と
いう大きな面積を占有してしまうという間題点があっ
た。

【００１０】そこで、スパイラルインダクタの配線幅を
狭くすると、配線低抗Ｒが増加するためにＱ値が低下す
るという問題がある。また、図１９（ａ）に示すよう
に、インダクタの配線５４０、５４０の間隔を狭くする
と、配線５４０一配線５４０間のアスペクト比が大きく
なり、第２の層間絶縁膜５０４及び第３の層間絶縁膜５
０７を配線５４０、５４０間に完全に埋め込むことがで
きなくなるという問題点がある。

【００１１】また、図１９（ｂ）に示すように、例え
ば、ＣＭＰ（Chemical-Mechanical Polishing）を用い
て層間絶縁膜を平坦化する場合、第２の層間絶縁膜５０
４及び第３の層間絶縁膜５０７に隙間５４１が生じ、配
線５４０、５４０がＣＭＰのエッチング液で侵されてし
まうという問題点がある。また、図１９（ｃ）に示すよ
うに、ドライエッチングを用いて層間絶縁膜を平坦化す
る場合、平坦化が完全にできず、配線５４０、５４０間
に隙間５４１が生じ、上層の配線を形成する際に、この
隙間５４１に配線材料が入り込みショートの原因となる
という間題点がある。

【００１２】また、配線の膜厚を厚くすることにより配
線抵抗を小さくしようとすると、配線５４０ー配線５４
０間のアスペクト比か大きくなり、上記と同様に層間絶
縁膜を埋め込むことができなくなるという問題点があ
る。

【００１３】本発明は上記の事情に鑑みてなされたもの
であって、配線ビッチ、すなわち配線幅及び配線間隔を
狭くすることにより、基板上に形成されるコイル全体の
面積を小さくすることができ、コイルとしての特性を向
上させることができ、高集積化、小型化に対応すること
ができる半導体集積回路装置及びその製造方法を提供す
ることにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体集積回路装置及びその製造
方法を採用した。すなわち、請求項１記載の半導体集積
回路装置は、基板上に、絶縁膜の溝に埋め込まれ平坦化
されたコイルを複数積層し、前記コイル同士をスリット
状のビアを介して電気的に接続し、さらに、前記基板上
にトランジスタを設け、該トランジスタのソース・ドレ
イン領域、またはゲート電極のうち少なくとも一方の表
面に第１の強磁性体膜を形成するとともに、前記複数の
コイルの下に第２の強磁性体膜を形成したものである。

【００１５】請求項２記載の半導体集積回路装置は、前
記第１の強磁性体膜をシリサイドにより構成したもので
ある。

【００１６】請求項３記載の半導体集積回路装置は、前
記第２の強磁性体膜をシリサイドにより構成したもので
ある。

【００１７】請求項４記載の半導体集積回路装置は、前
記コイルを渦巻状としたものである。

【００１８】請求項５記載の半導体集積回路装置は、前
記コイルの渦巻状の中心部に強磁性体膜を設けたもので
ある。

【００１９】請求項６記載の半導体集積回路装置の製造
方法は、基板上に絶縁膜を形成する工程と、該絶縁膜に
スリット状の配線用及び接続用の溝を形成する工程と、
当該溝に導電体を埋め込む工程と、該導電体を前記溝以
外の部分から除去し該導電体及び前記絶縁膜を平坦化す
る工程とを備え、さらに、前記基板上にトランジスタの
ゲート電極、ソース・ドレイン領域を順次形成する工程
と、前記ゲート電極及び前記ソース・ドレイン領域の表
面に強磁性体膜を形成する工程と、該強磁性体膜の余分
な部分を除去する工程とを備えた方法である。

【００２０】請求項７記載の半導体集積回路装置の製造
方法は、前記ゲート電極および／または前記ソース・ド
レイン領域の表面に形成された強磁性体膜をシリサイド
化し、前記ゲート電極と前記ソース・ドレイン領域のう
ち少なくとも一方の表面にシリサイド層を形成する工程
を有する方法である。

【００２１】

【００２２】

【００２３】本発明の半導体集積回路装置では、基板上
に、絶縁膜の溝に埋め込まれ平坦化されたコイルを複数
積層し、前記コイル同士をスリット状のビアを介して電
気的に接続し、さらに、前記基板上にトランジスタを設
け、該トランジスタのソース・ドレイン領域、またはゲ
ート電極のうち少なくとも一方の表面に第１の強磁性体
膜を形成するとともに、前記複数のコイルの下に第２の
強磁性体膜を形成したことにより、狭い配線間隔で配線
を形成することが可能になり、また、コイルを構成する
複数の配線をスリット状のビアを介して互いに接続する
ことにより、ビアの部分もコイルの配線として用いるこ
とが可能になる。これにより、平面状のレイアウトが同
じでも、従来のドット状のビアで上下の配線を接続した
場合と比較して配線の断面積が大きくなり、コイルの配
線抵抗の低減を図ることが可能になる。

【００２４】本発明の半導体集積回路装置の製造方法で
は、基板上に絶縁膜を形成する工程と、該絶縁膜にスリ
ット状の配線用及び接続用の溝を形成する工程と、当該
溝に導電体を埋め込む工程と、該導電体を前記溝以外の
部分から除去し該導電体及び前記絶縁膜を平坦化する工
程とを備え、さらに、前記基板上にトランジスタのゲー
ト電極、ソース・ドレイン領域を順次形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の表面に
強磁性体膜を形成する工程と、該強磁性体膜の余分な部
分を除去する工程とを備えたことにより、狭い配線間隔
で配線を形成することが可能になる。これにより、配線
ビッチ、すなわち配線幅及び配線間隔を狭くすることに
より、基板上に形成されるコイル全体の面積を小さくす
ることが可能になる。

【００２５】

【発明の実施の形態】以下、本発明の半導体集積回路装
置及びその製造方法の各実施形態について図面に基づき
説明する。

【００２６】（第１の実施形態）図１は本発明の第１の
実施形態の半導体集積回路装置のスパイラルインダクタ
を示す平面図、図２及び図３は図１の領域Ｂの積層部分
のうちの一層部を示す拡大平面図、図４は図１のＣ−Ｃ
線に沿う断面図である。図において、１１３は第１の配
線１０３からなる下部引き出し電極、１１４は第４の配
線１１２からなる上部引き出し電極である。ここでは、
スパイラルインダクタ１２２は下部引き出し電極１１３
及び上部引き出し電極１１４に連続して形成されてい
る。

【００２７】また、１０６は第２の配線、１０９は第３
の配線、１１５はドット状の第１のビア、１１６はスリ
ット状の第２のビアである。スパイラルインダクタのコ
イルの部分を形成している第２の配線１０６、第３の配
線１０９、第４の配線１１２は、スリット状のビア１１
６を介して互いに接続され、下部引き出し電極１１３を
形成する第１の配線１０３とスパイラルインダクタのコ
イルの部分を形成している第２の配線１０６のみがドッ
ト状の第１のビア１１５で接続されている。

【００２８】次に、このスパイラルインダクタの製造方
法について図５〜図７に基づき説明する。まず、図５
（ａ）に示すように、Ｐ型半導体基板１０１上に厚み１
Ｏ００〜１６ＯＯｎｍの第１の層間絶縁膜１０２を形成
し、該第１の層間絶縁膜１０２上にアルミニウム、銅等
の導電材料からなる厚み５００〜１０００ｎｍの第１の
配線１０３を形成し、第１の層間絶縁膜１０２及び第１
の配線１０３上に第２の層間絶縁膜１０４を成長させ
る。

【００２９】次いで、ＣＭＰやエッチバック等を用い
て、第１の配線１０３上がｌＯ００〜２０００ｎｍの膜
厚になるように第２の層間絶縁膜１０４の表面を平坦化
する。次いで、図５（ｂ）に示すように、第２の層間絶
縁膜１０４上にビアを形成するための第１のマスク１１
７を形成し、該第１のマスク上に配線を形成するための
第２のマスク１１８を形成する。

【００３０】次いで、図５（ｃ）に示すように、第１の
マスク１１７及び第２のマスク１１８に開口部を形成し
て第２の層間絶縁膜１０４を露出させ、異方性エッチン
グを用いてこの露出部分をエッチングし、ドット状の第
１のビア１１５を形成する。この場合、第２の層間絶縁
膜１０４が第１の配線１０３上に２００〜７００ｎｍ程
度残る様にエッチング条件を設定する。

【００３１】次いで、図６（ｄ）に示すように、第２の
マスク１１８の開口部に露出した第１のマスク１１７を
第２の層間絶縁膜１０４に対し選択的にエッチングを行
い、該第１のマスク１１７に、配線形成のための開口部
１１７ａを第２の層間絶縁膜１０４が露出するように形
成する。

【００３２】次いで、図６（ｅ）に示すように、異方性
エッチングにより第２の層間絶縁膜１０４の露出面を５
００〜１０００ｎｍエッチングし、配線形成のための溝
１１９を形成する。その後、第１のマスク１１７及び第
２のマスク１１８を除去する。この際、第１のビア１１
５も同時にエッチングされてその底部も完全に消失する
ので、第１の配線１０３の表面が露出することとなる。

【００３３】次いで、図６（ｆ）に示すように、エッチ
ングされた第２の層間絶縁膜１０４の表面全体に、厚み
１０〜３００ｎｍの第１のバリアメタル１０５を形成
し、該第１のバリアメタル１０５上に、ＣＶＤによりア
ルミニウム、銅等の導電材料からなる厚み８００〜２０
００ｎｍの第２の配線１０６を形成し、第１のビア１１
５及び溝１１９を完全に埋め込む。

【００３４】次いで、図７（ｇ）に示すように、ＣＭ
Ｐ、エッチバック等を用いて余分の第２の配線１０６部
分を削除し、さらに第２の層間絶縁膜１０４の表面を平
坦化し、第２の配線１０６を形成する。次いで、図７
（ｈ）に示すように、第２の層間絶縁膜１０４及び第２
の配線１０６上に第３の層間絶縁膜１０７を形成し、該
第３の層間絶縁膜１０７にスリット状の第２のビア１１
６及び配線形成のための溝を形成する。

【００３５】その後、該第３の層間絶縁膜１０７の表面
全体に厚み１０〜３００ｎｍの第２のバリアメタル１０
８を形成し、次いで、ＣＶＤによりアルミニウム、銅等
の導電材料からなる厚み８００〜２０００ｎｍの第３の
配線１０９を形成し、第２のビア１１６及び配線形成の
ための溝を完全に埋め込んだ後、ＣＭＰ、エッチング等
により余分の第３の配線１０９部分を削除し、さらに第
３の層間絶縁膜１０７の表面を平坦化し、第３の配線１
０９を形成する。

【００３６】さらに、上記の図５（ａ）〜図７（ｇ）の
工程を繰り返し、第４の層間絶縁膜１１０、厚み１０〜
３００ｎｍの第３のバリアメタル１１１を順次形成し、
その後、ＣＶＤによりアルミニウム、銅等の導電材料か
らなる厚み８００〜２０００ｎｍの第４の配線１１２を
形成し、スリット状のビア及び配線形成のための溝を完
全に埋め込んだ後、ＣＭＰ、エッチング等により第４の
層間絶縁膜１１０の表面を平坦化し、第４の配線１１２
を形成する。以上により、図４に示す様な本実施形態の
スパイラルインダクタを作製することができる。

【００３７】ここで、このスパイラルインダクタの効果
を確認するために行った実験結果について図８〜図１０
に基づき説明する。図８は、層低抗の低い、例えばＰ型
にドープされた半導体基板の上に絶縁膜を介して形成さ
れたインダクタの等価回路であり、Ｌはインダクタ、Ｒ
１はインダクタの配線抵抗、Ｒ２及びＲ３は半導体基板
の抵抗、Ｃ１及びＣ２は配線一半導体基板間の寄生容
量、Ｃ３は配線−配線間の寄生容量、Ｃ４及びＣ５は半
導体基板の抵抗の両端に付く寄生容量である。

【００３８】また、図９は従来枝術による実験例（以
下、従来実験と称する）の概略を示す回路図、図１０は
本実施形態による実験例（以下、本実験と称する）の概
略を示す回路図である。なお、説明を解り易くするため
に、これらの図では、インダクタの配線は縦横比が１：
２及び２：１で断面積は同一とし、配線間隔と配線一基
板間隔も同一としている。また、これらの図では、Ｒ１
は上記の理由から以下では考慮せず、Ｒ２、Ｒ３、Ｃ
４、Ｃ５についても同一の半導体基板を用いているの
で、以下では考慮しないものとする。

【００３９】本実験では、従来実験と比べて、Ｃ１とＣ
２の値は半分になり、Ｃ３の値は２倍になることが明か
である。ところが、実験によりＣ１、Ｃ２、Ｃ３の各値
を求めたところ、従来実験では、Ｃ１、Ｃ２が約１ｐ
Ｆ、Ｃ３が約２０ｆＦの値となり、Ｃ３はＣ１、Ｃ２に
比べ無視できるほど小さいことが明らかとなった。また
ここで、Ｃ４、Ｃ５は３０〜６０ｆＦであることが実験
からわかっているので、スパイラルインダクタに寄生す
るトータルの寄生容量Ｃ１〜Ｃ５においては、Ｃ１、Ｃ
２の値が２桁大きく支配的であることがわかった。以上
のことから、本実験では、従来実験に対し、スパイラル
インダクタに寄生するトータルの寄生容量を低減させ得
ることがわかった。

【００４０】本実施形態の半導体集積回路装置のスパイ
ラルインダクタによれば、配線を積層して形成した複数
のインダクタをスリット状のビアを介して互いに接続し
たので、スリット部も配線として用いることができ、ド
ット状のビアで上下の配線を接続した場合と比べて配線
抵抗の低減を図ることができ、インダクタのＱ値を向上
させることができる。

【００４１】また、基板に対し垂直方向に積層させた配
線同士をスリット状のビアにより接続するので、同じ配
線断面積を得る場合、従来のスパイラルインダクタと比
較して配線の膜厚を厚く、かつ配線幅を狭くすることが
でき、配線−基板間の容量を低減させることができ、配
線−配線間の容量は若千増加するものの、スバイラルイ
ンダクタに寄生するトータルの寄生容量を低減させるこ
とができる。

【００４２】本実施形態の半導体集積回路装置のスパイ
ラルインダクタの製造方法によれば、上層及び下層の配
線を絶縁分離する層間絶縁膜を先に形成し、上下の配線
を接続するためのスリット状のビアと配線を形成するた
めの溝を形成し、スリット状のビアと溝に導電材料を埋
め込み、溝以外の部分の導電材料を除去して配線を形成
するので、インダクタの配線間隔を狭くすることがで
き、したがって、配線ビッチを狭くすることができ、ス
パイラルインダクタの面積を小さくすることができる。

【００４３】（第２の実施形態）図１１は本発明の第２
の実施形態の半導体集積回路装置のスパイラルインダク
タを示す平面図、図１２は図１１のＤ−Ｄ線に沿う断面
図である。

【００４４】本実施形態のスパイラルインダクタが、上
述した第１の実施形態のスパイラルインダクタと異なる
点は、スパイラルインダクタの中心に、アスペクト比が
約３〜５のビア３１８が形成され、該ビア３１８の内面
に厚み１０〜１０００ｎｍのコバルト、ニッケル等の第
１の強磁性体膜１２０が形成され、該第１の強磁性体膜
１２０に囲まれた領域に第５の層間絶縁膜１２１が埋め
込まれた点である。このスパイラルインダクタでは、第
１の強磁性体膜１２０をスパイラルインダクタの磁芯と
することにより、スパイラルインダクタのインダクタン
スの向上を図っている。

【００４５】次に、このスパイラルインダクタの製造方
法について、図４〜図７及び図１２を用いて簡単に説明
する。まず、第１の実施形態の製造方法と同様に、図４
〜図７に示した手順で４層の配線層からなるスパイラル
インダクタを形成する。次いで、図１２に示すように、
図示しない厚み１０〜１００ｎｍの層間絶縁膜を形成
し、スパイラルインダクタの中心にアスペクト比が約３
〜５のビア３１８を第４の層間絶縁膜１１０に届くまで
形成する。

【００４６】次いで、該ビア３１８の内面に厚み１０〜
１０００ｎｍのコバルト、ニッケル等の第１の強磁性体
膜１２０を形成し、該第１の強磁性体膜１２０に囲まれ
た領域に第５の層間絶縁膜１２１を埋め込む。その後、
第５の層間絶縁膜１２１がビア３１８を完全に埋め込ん
だ後、ＣＭＰ、エッチング等により、第４の配線１１２
の表面を露出させる。

【００４７】本実施形態の半導体集積回路装置のスパイ
ラルインダクタによれば、スパイラルインダクタの中心
に第１の強磁性体膜１２０を形成したので、インダクタ
のインダクタンスＬを大きくすることができる。

【００４８】（第３の実施形態）図１３及び図１４は本
発明の第３の実施形態の半導体集積回路装置の製造方法
を示す過程図である。まず、図１４（ｆ）を用いて本実
施形態の半導体集積回路装置の構造について説明する。

【００４９】この構造は、スパイラルインダクタとＣＭ
ＯＳが同一ウエハー（基板）上に同時に形成され、ま
た、ＣＭＯＳのソース・ドレイン領域２２８とゲート電
極２２５それぞれの表面に第１の強磁性体膜であるシリ
サイド層２３１が形成され、スパイラルインダクタの下
にシリサイドからなる第２の強磁性体膜２２９が形成さ
れていることを特徴としている。

【００５０】なお、このスパイラルインダクタの配線層
の構成は、従来のスパイラルインダクタ、第１及び第２
の実施形態のスパイラルインダクタ各々と同様で、第１
の配線が下部引き出し電極を、また、第２及び第３の配
線がスパイラルインダクタのコイルの部分を、第４の配
線がスパイラルインダクタのコイルの部分及び上部引き
出し電極を形成している。

【００５１】次に、半導体集積回路装置の製造方法を、
図１３及び図１４を用いて説明する。まず、図１３
（ａ）に示すように、Ｐ型半導体基板２０１上に１００
〜１０００ｎｍの素子分離絶縁膜２２２を形成し、次い
で、ＮＭＯＳの場合Ｐ型のウエル領域（ＰＭＯＳの場合
Ｎ型のウエル領域）２２３をイオン注入等により形成
し、次いで、ゲート酸化膜２２４及び、多結晶シリコン
もしくはアモルファスシリコンからなる１００〜４００
ｎｍのゲート電極２２５を形成し、ゲート電極２２５の
セルフアラインにＬＤＤ領域２２６をイオン注入により
形成する。

【００５２】次いで、図１３（ｂ）に示すように、５０
〜２００ｎｍのシリコン酸化膜またはシリコン窒化膜等
によるサイドウォール２２７を形成し、ＮＭＯＳの場合
Ｐ⁺型のソ一ス・ドレイン領域（ＰＭＯＳの場合Ｎ型⁺の
ソ一ス・ドレイン領域）２２８をイオン注入により形成
し、次いで、５〜１００ｎｍのコバルト、ニッケル等か
らなる第２の強磁性体膜２２９を形成する。

【００５３】次いで、図１３（ｃ）に示すように、１０
〜２００ｎｍの第５の層間絶縁膜２３０を形成し、スパ
イラルインダクタの下の部分のみにマスクを用いて第５
の層間絶縁膜２３０を残し、例えば、窒素雰囲気中やア
ルゴン雰囲気中でアニールすることにより、ゲート電極
２２５及びソ一ス・ドレイン領域２２８の表面をシリサ
イド化し、コバルト、ニッケル等の強磁性体膜からなる
シリサイド層２３１を形成し、その後、第５の層間絶縁
膜２３０の下の部分以外から第２の強磁性体膜２２９を
選択的に除去する。

【００５４】次いで、図１４（ｄ）に示すように、１０
００〜２０００ｎｍの第６の層間絶縁膜２３２を形成
し、ＣＭＰ、エッチング等を用いて第６の層間絶縁膜２
３２の表面を平坦化し、ＣＭＯＳのゲ一ト電極２２５及
びソース・ドレイン領域２２８上にコンタクト３２０、
３２０を開口し、コンタクト３２０、３２０各々に第４
のバリアメタル２３３、第５の配線２３４を形成する。

【００５５】次いで、図１４（ｅ）に示すように、１０
００〜２０００ｎｍの第７の層間絶縁膜２３５を形成
し、１０〜３００ｎｍの第５のバリアメタル２３６、５
００〜１０００ｎｍの第１の配線２０３をそれぞれ形成
する。なお、スパイラルインダクタの第１の配線２０３
は該スパイラルインダクタの下部引き出し電極を形成し
ている。

【００５６】次いで、図１４（ｆ）に示すように、１０
００〜２０００ｎｍの第２の層間絶縁膜２０４、１０〜
３００ｎｍの第１のバリアメタル２０５、５００〜１０
００ｎｍの第２の配線２０６、１０００〜２０００ｎｍ
の第３の層間絶縁膜２０７、１０〜３００ｎｍの第２の
バリアメタル２０８、５００〜１０００ｎｍの第３の配
線２０９、１０００〜２０００ｎｍの第４の層間絶縁膜
２１０、１０〜３００ｎｍの第３のバリアメタル２１
１、５００〜１０００ｎｍの第４の配線２１２を形成す
る。

【００５７】−般に、スパイラルインダクタの下に強磁
性体膜を置くことにより磁界の漏れを低減することがで
きることが知られているが、本実施形態では、ＣＭＯＳ
でソース・ドレイン領域２２８及びゲート電極２２５の
表面に用いるシリサイド層をコバルト、ニッケル等のＣ
ＭＯＳで一般的に用いる強磁性体膜のシリサイドとし、
シリサイド化の後で強磁性体膜を除去する際にマスクを
かけて、スパイラルインダクタの下に選択的に残すこと
によりこれを実現することができた。

【００５８】また、本実施形態をさらに応用して、イン
ダクタの上下に強磁性体膜を残すことも可能で、さら
に、上述した第２の実施形態と本実施形態の応用例を組
み合わせることにより、インダクタの上下及びインダク
タの磁芯に強磁性体膜を残すことも可能であり、また、
スパイラルインダクタの周囲を囲むようにスリット状の
溝を掘り、その中に強磁性体膜を残すことにより、上下
及び周囲を強磁性体膜で覆い、磁界の漏れを防ぐことも
可能である。本実施形態では、スパイラルインダクタを
用いているが、通常のインダクタでも実現することは可
能であるのは言うまでもない。

【００５９】本実施形態の半導体集積回路装置によれ
ば、ＣＭＯＳ製造プロセスで一般的に用いられる強磁性
膜をインダクタの下に残すことにより、磁界の漏れを低
減することができるとともに、ＣＭＯＳ製造プロセスと
の整合性を向上させることができる。

【００６０】

【発明の効果】以上説明した様に、本発明の半導体集積
回路装置によれば、基板上に、絶縁膜の溝に埋め込まれ
平坦化されたコイルを複数積層し、前記コイル同士をス
リット状のビアを介して電気的に接続し、さらに、前記
基板上にトランジスタを設け、該トランジスタのソース
・ドレイン領域、またはゲート電極のうち少なくとも一
方の表面に第１の強磁性体膜を形成するとともに、前記
複数のコイルの下に第２の強磁性体膜を形成したので、
ビアの部分もコイルの配線として用いることができ、平
面状のレイアウトが同じでも、従来のドット状のビアで
上下の配線を接続した場合と比較して配線の断面積を大
きくとることができ、コイルの配線抵抗の低減を図るこ
とができる。したがって、素子としてのコイル全体の面
積を小さくすることができ、コイルとしての特性を向上
させることができ、半導体集積回路装置の高集積化、小
型化に対応することができる。

【００６１】本発明の半導体集積回路装置の製造方法に
よれば、基板上に絶縁膜を形成する工程と、該絶縁膜に
スリット状の配線用及び接続用の溝を形成する工程と、
当該溝に導電体を埋め込む工程と、該導電体を前記溝以
外の部分から除去し該導電体及び前記絶縁膜を平坦化す
る工程とを備え、さらに、前記基板上にトランジスタの
ゲート電極、ソース・ドレイン領域を順次形成する工程
と、前記ゲート電極及び前記ソース・ドレイン領域の表
面に強磁性体膜を形成する工程と、該強磁性体膜の余分
な部分を除去する工程とを備えたので、狭い配線間隔で
配線を形成することができる。したがって、素子として
のコイル全体の面積を小さくすることができ、高集積
化、小型化に対応できる半導体集積回路装置を製造する
ことができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態の半導体集積回路装
置のスパイラルインダクタを示す平面図である。

【図２】 図１の領域Ｂの積層部分のうちの一層部を示
す拡大平面図である。

【図３】 図１の領域Ｂの積層部分のうちの一層部を示
す拡大平面図である。

【図４】 図１のＣ−Ｃ線に沿う断面図である。

【図５】 本発明の第１の実施形態の半導体集積回路装
置のスパイラルインダクタの製造方法を示す過程図であ
る。

【図６】 本発明の第１の実施形態の半導体集積回路装
置のスパイラルインダクタの製造方法を示す過程図であ
る。

【図７】 本発明の第１の実施形態の半導体集積回路装
置のスパイラルインダクタの製造方法を示す過程図であ
る。

【図８】 層低抗の低い基板の上に絶縁膜を介して形成
されたインダクタの等価回路である。

【図９】 従来枝術による実験例の概略を示す回路図で
ある。

【図１０】 本発明の第１の実施形態による実験例の概
略を示す回路図である。

【図１１】 本発明の第２の実施形態の半導体集積回路
装置のスパイラルインダクタを示す平面図である。

【図１２】 図１１のＤ−Ｄ線に沿う断面図である。

【図１３】 本発明の第３の実施形態の半導体集積回路
装置の製造方法を示す過程図である。

【図１４】 本発明の第３の実施形態の半導体集積回路
装置の製造方法を示す過程図である。

【図１５】 従来のスパイラルインダクタを示す平面図
である。

【図１６】 図１５の領域Ａの積層部分のうちの一層部
を示す拡大平面図である。

【図１７】 図１５の領域Ａの積層部分のうちの一層部
を示す拡大平面図である。

【図１８】 従来のスパイラルインダクタの製造方法の
一例を示す過程図である。

【図１９】 従来のスパイラルインダクタの製造方法に
おける問題点を説明するための断面図である。

【符号の説明】

１０１、２０１、３０１、４０１、５０１ Ｐ型半導体
基板 １０２、３０２、５０２ 第１の層間絶縁膜 １０３、２０３、３０３ 第１の配線 １０４、２０４、３０４、５０４ 第２の層間絶縁膜 １０５、２０５ 第１のバリアメタル １０６、２０６、３０６ 第２の配線 １０７、２０７、３０７、５０７ 第３の層間絶縁膜 １０８、２０８ 第２のバリアメタル １０９、２０９、３０９ 第３の配線 １１０、２１０、３１０ 第４の層間絶縁膜 １１１、２１１ 第３のバリアメタル １１２、２１２、３１２ 第４の配線 １１３ 下部引き出し電極 １１４ 上部引き出し電極 １１５ 第１のビア １１６ 第２のビア １１７ 第１のマスク １１７ａ 開口部 １１８ 第２のマスク １１９ 配線形成のための溝 １２０ 第１の強磁性体膜 １２１ 第５の層間絶縁膜 １２２ スパイラルインダクタ ２２２ 素子分離絶縁膜 ２２３ ウエル領域 ２２４ ゲート酸化膜 ２２５ ゲート電極 ２２６ ＬＤＤ領域 ２２７ サイドウォ一ル ２２８ ソース・ドレイン領域 ２２９ 第２の強磁性体膜 ２３０ 第５の層間絶縁膜 ２３１ シリサイド層 ２３２ 第６の層間絶縁膜 ２３３ 第４のバリアメタル ２３４ 第５の配線 ２３５ 第７の層間絶縁膜 ２３６ 第５のバリアメタル ３１３ 下部引き出し電極 ３１４ 上部引き出し電極 ３１５ 第１のビア ３１６ 第２のビア ３１７ 第３のビア ３１８ ビア ３２０ コンタクト ３３７ 第１のプラグ ３３８ 第２のプラグ ３３９ 第３のプラグ ４４０、５４０ 配線 ５４１ 隙間

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に、絶縁膜の溝に埋め込まれ平坦
   化されたコイルが複数積層され、前記コイル同士はスリ
   ット状のビアを介して電気的に接続され、 さらに、前記基板上にトランジスタが設けられ、該トラ
   ンジスタのソース・ドレイン領域、またはゲート電極の
   うち少なくとも一方の表面に第１の強磁性体膜が形成さ
   れるとともに、前記複数のコイルの下に第２の強磁性体
   膜が形成され ていることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 前記第１の強磁性体膜は、シリサイドに
   より構成されていることを特徴とする請求項１記載の半
   導体集積回路装置。
3. 【請求項３】 前記第２の強磁性体膜は、シリサイドに
   より構成されていることを特徴とする請求項１または２
   記載の半導体集積回路装置。
4. 【請求項４】 前記コイルは、渦巻状であることを特徴
   とする請求項１、２または３記載の半導体集積回路装
   置。
5. 【請求項５】 前記コイルの渦巻状の中心部に強磁性体
   膜を設けたことを特徴とする請求項４記載の半導体集積
   回路装置。
6. 【請求項６】 基板上に絶縁膜を形成する工程と、該絶
   縁膜にスリット状の配線用及び接続用の溝を形成する工
   程と、当該溝に導電体を埋め込む工程と、該導電体を前
   記溝以外の部分から除去し該導電体及び前記絶縁膜を平
   坦化する工程とを備え、 さらに、前記基板上にトランジスタのゲート電極、ソー
   ス・ドレイン領域を順次形成する工程と、前記ゲート電
   極及び前記ソース・ドレイン領域の表面に強磁性体膜を
   形成する工程と、該強磁性体膜の余分な部分を除去する
   工程とを備えたことを特徴とする半導体集積回路装置の
   製造方法。
7. 【請求項７】 前記ゲート電極および／または前記ソー
   ス・ドレイン領域の表面に形成された強磁性体膜をシリ
   サイド化し、前記ゲート電極と前記ソース・ドレイン領
   域のうち少なくとも一方の表面にシリサイド層を形成す
   る工程を有することを特徴とする請求項６記載の半導体
   集積回路装置の製造方法。