TW202115933A - 積體電路及其形成方法 - Google Patents

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Abstract

一種積體電路，所述積體電路包括上覆在基底上的內連結構。所述內連結構具有上覆在基底之上的多個金屬層。第一介電層上覆在所述內連結構的最上表面上。所述第一介電層具有相對的側壁，所述相對的側壁界定溝槽。第一磁性層設置在溝槽內且沿著所述相對的側壁共形地延伸。導電配線設置在溝槽內且上覆在第一磁性層上。第二磁性層上覆在第一磁性層及導電配線上。所述第二磁性層在橫向上從所述相對的側壁中的第一側壁之上延伸到所述相對的側壁中的第二側壁。

Description

用於減小台階高度的凹陷電感器結構
積體電路（integrated circuit，IC）是位於半導體材料的單一片段（single piece）上的電子元件的總成。積體電路中廣泛使用的電子元件是電感器。電感器是當電流流經電感器時在磁場中存儲電能的被動元件。由於電流的任何導體均具有電感性質，因此電感器的設計差異很大。電感器是多功能器件，除此之外，所述電感器可用於電阻器-電感器（resistor-inductor，RL）濾波器、電感器-電容器（inductor-capacitor，LC）電路、電阻器-電感器-電容器（resistor-inductor-capacitor，RLC）電路、電源、變壓器以及許多其他電路元件。
本公開提供用於實施本公開的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括器件在使用或操作中的不同定向。裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
此外，為易於說明，本文中可使用“第一”、“第二”、“第三”等來將圖或一系列圖的不同元件區別開。“第一”、“第二”、“第三”等並非旨在闡述對應的元件，而是僅為通用識別字。舉例來說，結合第一圖闡述的“第一介電層”可能未必對應于結合一些實施例闡述的“第一介電層”，而是可對應於其他實施例中的“第二介電層”。
一些電感器單片地整合在半導體基底上。在一些實施例中，積體電感器形成在基底之上的後段（back-end-of-the-line，BEOL）金屬內連層內。由於電流的任何導體均具有電感性質，因此積體電感器以各種佈局（例如螺旋電感器（spiral inductor）、平面螺旋電感器、直線電感器或耦合電感器）實施。此外，根據應用而定，積體電感器可包括例如介電材料芯體（core）（例如，空氣芯體（air core））、鐵磁性芯體（ferromagnetic core）或亞鐵磁性芯體（ferrimagnetic core）。舉例來說，積體螺旋電感器可包括佈置在第一金屬層內的磁性芯體。金屬配線可以螺旋形圖案纏繞在磁性芯體周圍，使得金屬配線具有圍繞磁性芯體連續地延伸的多匝（turn）。
上述電感器的挑戰在於為消費者提供精確滿足他們需求的電感器。消費者常常設計需要電感器的積體電路（IC）。這些積體電路被設計成以特定電感運行。通常，積體電路製造商將電感器實施到消費者的積體電路中。然而，由於每一特定的積體電路應用需要特定的電感來優化運行，因此製造商通常實施具有特定電感的預先設計的電感器。此預先設計的電感器可具有為固定值的電感，所述電感可大於/小於消費者的積體電路所需的電感。電感的這種差可能會增大消費者的積體電路的總電阻並導致消費者的積體電路低於最佳狀態運行。此挑戰的部分解決方案是設計當積體電路需要電感器時可提供可變電感選項的積體電路專用電感器。
在一些實施例中，積體電路專用電感器上覆在蝕刻停止層上，所述蝕刻停止層上覆在鈍化層上。鈍化層上覆在內連結構上。積體電路專用電感器包括沿著蝕刻停止層的上表面彼此平行地延伸的兩條導電配線，其中蝕刻停止層的上表面是實質上平坦的。磁性屏蔽結構連續地包繞在所述兩條導電配線的至少中間段周圍且通過介電結構與所述兩條導電配線隔開。介電結構使所述兩條導電配線彼此絕緣，且具有半圓形形狀的上表面。磁性屏蔽結構包括位於第二磁性層之下的第一磁性層。第一磁性層設置在蝕刻停止層與導電配線之間，且第二磁性層符合介電結構的半圓形形狀。因此，第二磁性層的頂表面相對於蝕刻停止層的上表面在垂直方向上偏移開相對大的台階高度（step height）（例如，大於35微米）。
上述積體電路專用電感器的挑戰涉及用於形成積體電路專用電感器以及相對大的台階高度的製作步驟。舉例來說，在電感器的製作期間，在第一磁性層之上形成上部蝕刻停止層。由於第一磁性層的形狀（例如，梯形形狀）以及第一磁性層的側壁的短的長度，上部蝕刻停止層可與第一磁性層分層。這可能在後續處理步驟期間造成上覆結構和/或層中的分層（delamination），從而導致積體電路專用電感器的故障。在另一實例中，由於導電配線上覆在蝕刻停止層的頂表面上且介電結構包圍（enclose）導電配線，因此可能難以控制介電結構的厚度及形狀（例如，由於用於製作積體電路的工具的限制而引起）。因此，介電結構及第二磁性層可具有半圓形形狀，此會引起積體電路具有起伏的（undulated）上表面，從而產生相對大的台階高度（例如，大於35微米）。這可能降低將積體電路的凸塊結構（其上覆在導電配線上且電耦合到導電配線）接合到外部器件（例如，外部積體電路）的能力。此外，這會減少可設置在內連結構之上的積體電路專用電感器的數目和/或增加與製作積體電路專用電感器相關聯的時間、複雜性及成本。
在一些實施例中，本公開涉及嵌入在介電結構中的積體電路電感器，從而減輕與製作步驟相關的問題並減小台階高度（例如，減小到小於15微米）。第一介電層上覆在內連結構上。蝕刻停止層上覆在第一介電層的上表面上並襯於（line）佈置在第一介電層內的溝槽。第一磁性層也襯於蝕刻停止層之上的溝槽且具有在第一介電層的頂表面之上延伸的頂表面。導電配線設置在溝槽內的第一磁性層的上表面之上，使得導電配線的頂表面位於第一磁性層的頂表面下方。第二介電層環繞導電配線並至少局部地填充溝槽。第二磁性層上覆在第二介電層及第一磁性層上，使得第二磁性層的頂表面是實質上平坦的。第二磁性層的頂表面相對於蝕刻停止層的頂表面在垂直方向上偏置開相對小的台階高度（例如，小於15微米）。通過在第一介電層的溝槽中形成積體電路電感器的至少一部分（例如，導電配線及第一磁性層），可更容易地控制積體電路電感器的形狀和/或尺寸。此外，可減小積體電路電感器的台階高度。這部分地提高了對積體電路電感器的形狀及尺寸的控制和/或減少了與製作積體電路電感器相關聯的時間、複雜性及成本。
圖1示出積體電路（IC）100的一些實施例的剖視圖，積體電路100包括凹陷到第一介電層110中的電感器結構109。
積體電路100包括上覆在基底102上的內連結構103。基底102可包括一個或多個半導體器件（例如，電晶體、電阻器、二極體等）或半導體器件的一些部分。在一些實施例中，通過前段（front-end-of-line，FEOL）製程將所述一個或多個半導體器件設置在基底102之上/基底102內。舉例來說，半導體器件可為電晶體，所述電晶體包括閘極堆疊（例如，設置在高介電常數介電質之上的金屬閘極），閘極堆疊設置在基底102之上以及設置在基底102內的源極/汲極區之間。
在一些實施例中，內連結構103通過後段（BEOL）製程形成。內連結構103可包括多個導電特徵，例如設置在層間介電（inter-level dielectric，ILD）材料內的導電接觸件、導電線和/或導通孔。在一些實施例中，內連結構103可包括設置在彼此之上的多個金屬層（例如，金屬層1、金屬層2等）。每一金屬層可包括導電線，且導通孔可將第一金屬層的導電線連接到第二金屬層的導電線。
鈍化層104上覆在內連結構103上。在一些實施例中，鈍化層104通過BEOL製程形成。鈍化層104可共形地襯于內連結構103的最上表面。在一些實施例中，鈍化層104具有實質上平坦的頂表面。鈍化層104可例如為或可包含二氧化矽、氮化矽、聚醯亞胺化合物或其他合適的材料。在一些實施例中，一些導電線將連接通孔連接到設置在鈍化層104內的接觸接墊（未示出）。
在一些實施例中，第一介電層110上覆在鈍化層104上且具有界定溝槽110t的側壁。第一蝕刻停止層114上覆在第一介電層110的上表面上且襯於溝槽110t的至少一部分。此外，第一蝕刻停止層114沿著鈍化層104的上表面以及沿著第一介電層110的側壁延伸。第一磁性層112上覆在第一蝕刻停止層114上並填充溝槽110t的一部分，其中第一磁性層112順應第一介電層110的界定溝槽110t的側壁。在一些實施例中，第一磁性層112可例如為或可包含磁性材料，例如鈷鋯鉭（Cobalt Zirconium Tantalum, CZT）、鐵-鎳（iron-nickel, NiFe）化合物或其他合適的磁性材料。
第一導電配線116a及第二導電配線116b設置在第一介電層110的溝槽110t內且上覆在第一磁性層112上。在一些實施例中，第一導電配線116a及第二導電配線116b定義具有電感值的電感器單元。第一導電配線116a及第二導電配線116b各自包含導電材料，例如銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、Al-Cu化合物或任何其他合適的導電材料。在一些實施例中，第一導電配線116a及第二導電配線116b可為鈍化後銅內連（post-passivation copper interconnect）（例如，在BEOL製程之後和/或在鈍化層104的形成之後形成）。
在一些實施例中，障壁晶種層118上覆在第一隔離層120上，使得障壁晶種層118及第一隔離層120將第一導電配線116a及第二導電配線116b與第一磁性層112實體隔開並電隔離。第二介電層115設置在溝槽110t內且環繞第一導電配線116a及第二導電配線116b。在一些實施例中，第二介電層115被配置成將第一導電配線116a及第二導電配線116b與相鄰的導電層和/或結構（例如，第一磁性層112）電隔離。第二隔離層128上覆在第二介電層115及第一磁性層112上。第二蝕刻停止層126上覆在第二隔離層128的上表面上並襯於第二隔離層128的上表面。第二磁性層124上覆在第二蝕刻停止層126上且在第一磁性層112之上在橫向上延伸。在一些實施例中，第二磁性層124可例如為或可包含磁性材料，例如鈷鋯鉭（CZT）、鐵-鎳（NiFe）化合物或其他合適的磁性材料。上部介電層122上覆在第二磁性層124上。在一些實施例中，上部介電層122具有實質上齊平的上表面。在一些實施例中，第二磁性層124具有實質上平坦的上表面和/或實質上平的頂表面（例如，在化學機械平坦化（chemical mechanical planarization，CMP）製程的容差（tolerance）內或蝕刻製程的容差內的平坦的上表面）。舉例來說，在一些實施例中，在任何點處，第二磁性層124的上表面的高度相對於等高水平線（level horizontal line）113在-50埃與+50埃的範圍內變化，所述等高水平線113位於第二磁性層124的實質上平坦的上表面與上部介電層122的下表面之間。在其他實施例中，在任何點處，第二磁性層124的上表面的高度相對於等高水平線113在-25埃與+25埃的範圍內變化。在又一些其他實施例中，在任何點處，上部介電層122的高度相對於等高水平線113在上部介電層122的厚度的近似+10%與-10%的範圍內變化。
在電感器結構109的操作期間，在一些實施例中，當第一電流i1通過第一導電配線116a時，第一導電配線116a感應出第一磁場130。當第二電流i2通過第二導電配線116b時，第二導電配線116b感應出第二磁場132。根據第一電流i1和/或第二電流i2的電流流動方向而定，第一磁場130和/或第二磁場132將基於“右手法則（right-hand rule）”來感應。舉例來說，在一些實施例中，電路被配置成提供通過第一導電配線116a的第一電流i1，以使第一電流i1流出頁面（由被圓圈環繞的黑點繪示），以及提供通過第二導電配線116b的第二電流i2，以使第二電流i2流進頁面（由被圓圈環繞的X繪示）中。因此，在第一導電配線116a周圍感應出第一磁場130，且在第二導電配線116b周圍感應出第二磁場132。因此，電感器結構109具有可測量的電感。在一些實施例中，第一磁性層112及第二磁性層124屏蔽第一磁場130及第二磁場132以將電感器結構109的磁通量集中在第一導電配線116a及第二導電配線116b附近。
由於第一導電配線116a及第二導電配線116b設置在溝槽110t內，第二磁性層124的實質上平坦的上表面相對於第一蝕刻停止層114的頂表面在垂直方向上偏置開台階高度（step height）h1。這有利於第二介電層115及第二磁性層124的形狀及尺寸的容易的設計及製作，從而減少與形成積體電路100相關聯的時間及成本。由於第一磁性層112襯於溝槽110t，因此減輕了第一磁性層112與第二隔離層128和/或第二蝕刻停止層126的分層。因此，可減輕和/或消除第一磁性層112與相鄰層的分層，從而提高電感器結構109的性能、耐久性（endurance）及可靠性。
台階高度h1可例如處於約0微米到15微米的範圍內。在一些實施例中，如果台階高度h1小於0微米，則第二磁性層124可設置於界定在第一介電層110內的溝槽110t內。這可提高電感器結構109的結構完整性，但也可增加與積體電路100的製作相關聯的複雜性、成本及時間。在另一些實施例中，如果台階高度h1小於15微米且大於0微米，則可更容易地實現第二磁性層124的形狀及尺寸的設計及製作，同時防止和/或減輕第一磁性層112的分層。這可提高電感器結構109的結構完整性、可靠性及耐久性。
圖2示出根據切割線A-A’的圖1所示積體電路100的一些替代實施例的俯視圖200。應注意，202及206的實例在圖3中以橫截面示出，且在圖1中未示出。
第二磁性層124連續地延伸跨越第一導電配線116a及第二導電配線116b的中間段。第一磁性層（圖1所示112）位於第二磁性層124的正下方。第一導電配線116a從電感器結構109的第一輸入/輸出（I/O）結構202延伸到第二輸入/輸出結構204。在一些實施例中，第一導電配線116a以實質上直的線從第一輸入/輸出結構202連續地延伸到第二輸入/輸出結構204。在其他實施例中，第一導電配線116a在第一磁性層112周圍以螺旋形圖案（helical pattern）從第一輸入/輸出結構202連續地延伸到第二輸入/輸出結構204。第二導電配線116b從電感器結構109的第三輸入/輸出結構206延伸到第四輸入/輸出結構208。在一些實施例中，第二導電配線116b以實質上直的線從第三輸入/輸出結構206連續地延伸到第四輸入/輸出結構208。在其他實施例中，第二導電配線116b在第一磁性層112周圍以螺旋形圖案從第三輸入/輸出結構206連續地延伸到第四輸入/輸出結構208。
在電感器結構109的操作期間，第一電流i1通過第一導電配線116a從第一輸入/輸出結構202流到第二輸入/輸出結構204，從而在第一導電配線116a周圍感應出第一磁場（圖1所示130）。第二電流i2通過第二導電配線116b從第三輸入/輸出結構206流到第四輸入/輸出結構208，從而在第二導電配線116b周圍感應出第二磁場（圖1所示132）。在一些實施例中，如圖2中所示，第一電流i1在第一方向上流動，且第二電流i2在與第一方向相反的第二方向上流動。
圖3示出根據圖1所示積體電路100的一些替代實施例的積體電路300的剖視圖。
內連緩衝層310上覆在鈍化層104上。在一些實施例中，內連緩衝層310可例如為或可包含氮化物、氮化矽、氧化物（例如，二氧化矽）或其類似物，和/或可具有處於約4.25微米到4.75微米範圍內的厚度。內連隔離層312設置在第一蝕刻停止層114與鈍化層104之間。內連隔離層312可例如為或可包含氮化矽、碳化矽或其類似物。第一輸入/輸出結構202上覆在第一導電配線116a上且直接接觸第一導電配線116a的上表面（如在圖3中由虛線示出）。第三輸入/輸出結構206上覆在第二導電配線116b上且直接接觸第二導電配線116b的上表面（如在圖3中由虛線示出）。如圖2的俯視圖200中所示，第一輸入/輸出結構202及第三輸入/輸出結構206各自相對於第二磁性層124在橫向上偏移開非零距離。第一輸入/輸出結構202及第三輸入/輸出結構206各自延伸穿過上部介電層122以分別接觸第一導電配線116a及第二導電配線116b。
在一些實施例中，第一輸入/輸出結構202及第三輸入/輸出結構206各自包括接合結構介電層308、上部接合接墊306及焊料凸塊304。在一些實施例中，上部接合接墊306可例如為或可包含銅、鋁、金或其類似物。焊料凸塊304被配置成接合到和/或電耦合到外部積體電路的頂部導電線和/或外部接合結構。因此，第一輸入/輸出結構202及第三輸入/輸出結構206被配置成將第一導電配線116a及第二導電配線116b電耦合到外部積體電路。
第一導電配線116a包括在第一磁性層112下方延伸到第二輸入/輸出結構204的第一導電突起部116ap。第二導電配線116b包括在第一磁性層112下方延伸到第四輸入/輸出結構208的第二導電突起部116bp。第一導電突起部116ap及第二導電突起部116bp各自相對於第一磁性層112在橫向上偏移開且連續地延伸穿過內連緩衝層310、內連隔離層312及鈍化層104。因此，第一導電配線116a及第二導電配線116b分別電耦合到第二輸入/輸出結構204及第四輸入/輸出結構208。第二輸入/輸出結構204及第四輸入/輸出結構208可各自被配置成下部接合接墊結構且可例如為或可包含鋁、銅、鋁銅或其類似物。第二輸入/輸出結構204及第四輸入/輸出結構208各自接觸導電內連配線302。導電內連配線302是內連結構103的一部分且電耦合到設置在基底102之上和/或基底102內的半導體器件（例如，電晶體）。第一導電突起部116ap及第二導電突起部116bp分別是第一導電配線116a及第二導電配線116b的區段。
在一些實施例中，第二磁性層124的實質上平坦的上表面相對於第一蝕刻停止層114的頂表面在垂直方向上偏置開台階高度h1。第一輸入/輸出結構202和/或第三輸入/輸出結構206的上表面相對於第一蝕刻停止層114的頂表面在垂直方向上偏置開高度h2。高度h2大於台階高度h1。在一些實施例中，高度h2比台階高度h1大至少兩倍。由於高度h2大於台階高度h1，因此可避免在第一輸入/輸出結構202和/或第三輸入/輸出結構206與其他導電結構（例如，上部導電配線和/或外部接合結構）之間的接合製程期間的併發問題（complication）。舉例來說，在一些實施例中，如果第二磁性層124具有台階高度h1增大（例如，近似等於和/或大於高度h2）的凸起和/或半圓形的上表面，則第二磁性層124的形狀和/或尺寸可能會對接合製程造成不利的影響和/或阻止接合製程。在此種實施例中，第二磁性層124的凸起和/或半圓形上表面可導致第一輸入/輸出結構202和/或第三輸入/輸出結構206與另一導電結構之間的分層，從而引起電感器結構109的故障（breakdown）。因此，通過將第一磁性層112和/或第一導電配線116a及第二導電配線116b設置在第一介電層110的溝槽110t中，可提高電感器結構109的性能、結構完整性及可靠性。另外，這降低了電感器結構109的設計及製作複雜性。
圖4示出根據圖1所示積體電路100的一些替代實施例的積體電路400的剖視圖。
第二介電層115具有實質上平的頂表面115ts，頂表面115ts在垂直方向上設置在第一磁性層112的頂表面112ts上方。第二隔離層128具有在垂直方向上設置在第二隔離層128的上表面128us上方的頂表面128ts。第二蝕刻停止層126具有在垂直方向上位於第二蝕刻停止層126的上表面126us上方的頂表面126ts。
圖5示出包括圖1所示電感器結構109的實施例的積體電路500的一些實施例的剖視圖。
積體電路500包括上覆在基底102上的內連結構103。基底102可例如為或可包含塊狀基底（例如，塊狀矽基底）或絕緣體上矽（silicon-on-insulator，SOI）基底。多個電晶體514設置在基底102內和/或基底102之上。電晶體514可例如為金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）。電晶體514各自包括源極/汲極區510，源極/汲極區510設置在基底102中且在橫向上彼此間隔開。閘極介電層506上覆在源極/汲極區510之間的基底102上，且閘極電極512上覆在閘極介電層506上。在一些實施例中，閘極電極512可例如為或可包含多晶矽或另一種合適的導電材料。基底102包括第一摻雜類型（例如，p型），且源極/汲極區510包括與第一摻雜類型相反的第二摻雜類型（例如，n型）。此外，側壁間隔件結構508沿著閘極介電層506及閘極電極512的側壁設置。電晶體514設置在隔離結構504之間，隔離結構504從基底102的上表面延伸到基底102的上表面下方的點。在一些實施例中，隔離結構504被配置成淺溝槽隔離（shallow trench isolation，STI）結構且包含一種或多種介電材料（例如，二氧化矽）。
內連結構103包括內連介電結構503、內連通孔518及內連配線520。內連通孔518與內連配線520交替堆疊在內連介電結構503內。在一些實施例中，內連介電結構503包括一個或多個層間介電（ILD）層。所述一個或多個ILD層可例如為或可包含氧化物（例如，二氧化矽）、低介電常數介電材料、前述的組合或其類似物。內連通孔518和/或內連配線520可例如各自為或可包含銅、鋁、鎢、前述的組合或一些其他合適的導電材料。
鈍化層104上覆在內連結構103上。鈍化層104可例如為或可包含二氧化矽、氮化矽、聚醯亞胺化合物或其他合適的材料。在一些實施例中，多個接合接墊結構522設置在鈍化層104內。每一接合接墊結構522可上覆在下伏的內連配線520上。因此，接合接墊結構522通過內連結構103電耦合到電晶體514。在一些實施例中，接合接墊結構522可例如各自為或可包含鋁、銅、鋁銅或其類似物。
第一介電層110設置在鈍化層104之上。電感器結構109的至少一部分設置在由第一介電層110界定的溝槽110t內。這部分地提高了電感器結構109的結構完整性，且減輕和/或消除了電感器結構109的製作複雜性。
圖6到圖15示出根據本公開的形成凹陷到第一介電層中的電感器結構的第一方法的一些實施例的剖視圖600到1500。儘管圖6到圖15中所示的剖視圖600到1500是參照方法闡述的，然而應理解，圖6到圖15中所示的結構並非僅限於所述方法，而是可獨立於所述方法。此外，儘管圖6到圖15被闡述為一系列動作，然而應理解，這些動作並不是限制性的，這是因為在其他實施例中可改變所述動作的次序，且所公開的方法也適用於其他結構。在其他實施例中，可全部或部分地省略所示出和/或所闡述的一些動作。
如圖6的剖視圖600所示，提供基底102。在一些實施例中，基底102可包括任何類型的半導體本體（例如，單晶矽、矽鍺（SiGe）、絕緣體上矽（SOI）等）。在一些實施例中，在基底102內/基底102之上形成半導體器件。舉例來說，半導體器件可為包括閘極堆疊（例如，設置在高介電常數介電質之上的金屬閘極）的電晶體，所述閘極堆疊設置在半導體基底102之上以及源極與汲極之間，而源極及汲極設置在半導體基底102內。
在一些實施例中，形成半導體器件的製程包括在半導體基底102上形成圖案化光阻層（未示出）。圖案化光阻層可例如通過旋轉塗布製程（spin-on process）形成。圖案化光阻層可例如利用具有多個源極/汲極的佈局來進行圖案化且可例如使用微影來進行圖案化。在一些實施例中，形成半導體器件的源極/汲極的製程包括在圖案化光阻就位的情況下執行離子注入以及隨後剝離圖案化光阻。此外，在一些實施例中，可例如在圖案化光阻（未示出）就位的情況下通過化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、濺鍍或一些其他沉積或生長製程以及隨後剝離圖案化光阻來形成閘極。
如圖7的剖視圖700所示，在半導體基底102之上形成內連結構103且內連結構103直接接觸半導體基底102。內連結構103包括多個導電特徵，例如金屬內連配線和/或對半導體器件進行內連的通孔。在一些實施例中，所述多個導電特徵形成於在彼此之上形成的多個金屬層中。在一些實施例中，導電特徵可通過微影與適用的沉積或生長製程（例如電化學鍍覆（electrochemical plating，ECP）、無電鍍覆、化學氣相沉積或物理氣相沉積、濺鍍或一些其他沉積或生長製程）的組合來形成。所述製程可例如為單鑲嵌式製程（single damascene like process）或雙鑲嵌式製程（dual damascene like process）的一部分。在一些實施例中，在形成每一金屬層以形成實質上平的上表面之後，可執行化學機械拋光（chemical mechanical polishing，CMP）製程。
在圖7中還示出，在形成內連結構103之後，在內連結構103之上形成鈍化層104。鈍化層104可包含介電材料，例如二氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、聚醯亞胺化合物或其他合適的材料。鈍化層104可例如通過沉積或生長製程（例如CVD、PVD或一些其他沉積或生長製程）形成。
如圖8的剖視圖800中所示，在鈍化層104的上表面之上形成內連緩衝層310。在一些實施例中，內連緩衝層310可例如為或可包含氮化物、氮化矽或其類似物。在內連緩衝層310之上形成內連隔離層312。在一些實施例中，內連隔離層312可例如為或可包含氮化矽、碳化矽或其類似物。在內連隔離層312之上形成第一介電層110。第一介電層110可例如為聚醯亞胺化合物、聚苯並噁唑化合物或任何其他合適的介電材料和/或可被形成為處於約16微米到20微米範圍內的厚度。隨後，執行圖案化製程，從而在第一介電層110中形成相對的側壁110sw1、110sw2，所述相對的側壁110sw1、110sw2界定第一介電層110中的溝槽110t。在一些實施例中，將第一介電層110圖案化的製程包括：在第一介電層110之上形成罩幕層（未示出）；將第一介電層110的未被遮罩的區暴露於一種或多種蝕刻劑，從而界定溝槽110t；以及執行移除製程以移除罩幕層。隨後，在一些實施例中，可對第一介電層110執行固化製程以硬化和/或強化第一介電層110。在一些實施例中，固化製程可例如為或可包括壓力固化製程、熱固化製程或任何其他合適的固化製程。在一些實施例中，內連緩衝層310、內連隔離層312和/或第一介電層110可通過CVD、PVD、原子層沉積（atomic layer deposition，ALD）或另一種合適的沉積製程來沉積和/或生長。
如圖9的剖視圖900中所示，在第一介電層110及內連隔離層312之上形成第一蝕刻停止層114。在一些實施例中，第一蝕刻停止層114可例如為或可包含金屬氧化物，例如氧化鉭、氧化鈦、另一種合適的蝕刻停止材料或其類似物。在一些實施例中，形成第一蝕刻停止層114的方法可包括：在第一介電層110之上形成金屬材料（例如，鉭）；以及隨後執行熱退火製程（例如，利用水（H2 O））以將金屬材料轉化成金屬氧化物。第一蝕刻停止層114可連續地襯於溝槽110t和/或可直接接觸相對的側壁110sw1、110sw2。在第一蝕刻停止層114之上形成第一磁性層112。第一磁性層112可例如為或可包含鈷鋯鉭（CZT）、鐵-鎳（NiFe）化合物或其他合適的磁性材料和/或可具有處於3微米到10微米範圍內的厚度。隨後，對第一磁性層112執行蝕刻製程。在一些實施例中，蝕刻製程包括：在第一磁性層112之上形成罩幕層（未示出）；對第一磁性層112的未被遮罩的區域執行濕式蝕刻製程；以及執行移除製程以移除罩幕層。
在對第一磁性層112執行蝕刻製程之後，可將第一蝕刻停止層114圖案化。在一些實施例中，將第一蝕刻停止層114圖案化可包括：在第一蝕刻停止層114之上形成罩幕層（未示出）；對第一蝕刻停止層114的未被遮罩的區域執行乾式蝕刻製程；以及執行移除製程以移除罩幕層。在一些實施例中，形成第一磁性層112的製程包括通過例如CVD、PVD、濺鍍或一些其他沉積或生長製程來沉積第一磁性層112。在另一些實施例中，第一蝕刻停止層114可例如通過CVD、PVD、ALD或另一種合適的沉積製程來沉積和/或生長。
在一些實施例中，通過在溝槽110t中形成第一磁性層112的至少一部分，可減輕和/或消除第一磁性層112與第一蝕刻停止層114、第一介電層110和/或另一層的分層。這可提高第一磁性層112與形成在第一磁性層112之上的任何其他層/結構的結構完整性。此外，前述製作方法可降低形成第一磁性層112的複雜性和/或設計。
如圖10的剖視圖1000中所示，在第一磁性層112之上形成第一隔離層120。第一隔離層120可例如為或可包含介電材料，例如二氧化矽、氮化矽、低介電常數介電質或一些其他合適的介電材料。第一隔離層120可例如通過CVD、PVD、ALD或一些其他沉積或生長製程來沉積或生長。在一些實施例中，第一隔離層120共形地襯於第一磁性層112的表面且設置在溝槽110t內。
在圖10中還示出，在第一隔離層120之上形成障壁晶種層118。障壁晶種層118可例如為或可包含銅、鋁、金、銀、前述的合金或其他合適的材料。障壁晶種層118可例如通過CVD、PVD、濺鍍、電化學鍍覆、無電鍍覆或一些其他沉積或生長製程來沉積或生長。在一些實施例中，障壁晶種層118共形地襯於第一隔離層120的表面且設置在溝槽110t內。
如圖11的剖視圖1100中所示，在障壁晶種層118之上形成第一導電配線116a及第二導電配線116b且第一導電配線116a及第二導電配線116b直接接觸障壁晶種層118。在一些實施例中，在圖案化光阻層1102就位的情況下形成第一導電配線116a及第二導電配線116b。圖案化光阻層1102通過例如旋轉塗布製程結合隨後的微影製程形成在障壁晶種層118之上，以在圖案化光阻層1102中界定開口。第一導電配線116a及第二導電配線116b可例如各自為或可包含銅、鋁、金、銀、鋁銅、前述的合金或任何其他合適的導電材料。第一導電配線116a及第二導電配線116b可例如通過CVD、PVD、濺鍍、電化學鍍覆（ECP）、無電鍍覆或一些其他沉積或生長製程來沉積或生長。在另一些實施例中，第一導電配線116a及第二導電配線116b可各自通過ECP沉積或生長在圖案化光阻層1102的開口中，其中障壁晶種層118充當晶種層，第一導電配線116a及第二導電配線116b可從所述晶種層生長。
如圖12的剖視圖1200中所示，通過例如濕式蝕刻或乾式蝕刻製程從障壁晶種層118剝離圖案化光阻層（圖11所示1102）。在一些實施例中，圖案化光阻層（圖11所示1102）的剝離還移除了障壁晶種層118和/或第一隔離層120的未被第一導電配線116a和/或第二導電配線116b覆蓋的至少一部分。在其他實施例中，執行後續蝕刻及微影製程以移除障壁晶種層118及第一隔離層120的相對於第一導電配線116a和/或第二導電配線116b在橫向上偏移開的部分。在一些實施例中，在上述處理步驟之後，第一導電配線116a及第二導電配線116b的頂表面相對於第一蝕刻停止層114的頂表面在垂直方向上偏置開距離d1。在一些實施例中，距離d1是非零的。在另一些實施例中，第一導電配線116a及第二導電配線116b的頂表面位於第一蝕刻停止層114的頂表面下方。在另一些實施例中，第一導電配線116a及第二導電配線116b的頂表面位於第一介電層110的頂表面下方。
如圖13的剖視圖1300中所示，在第一導電配線116a及第二導電配線116b以及第一磁性層112之上形成第二介電層115。第二介電層115共形地環繞第一導電配線116a及第二導電配線116b且填充溝槽110t的剩餘部分。在一些實施例中，第二介電層115被配置成將第一導電配線116a及第二導電配線116b彼此電隔離。第二介電層115可例如為聚醯亞胺化合物、聚苯並噁唑化合物或任何其他合適的介電材料。隨後，對第二介電層115執行圖案化製程。在一些實施例中，將第二介電層115圖案化的製程包括：在第二介電層115之上形成罩幕層（未示出）；將第二介電層115的未被遮罩的區域暴露於一種或多種蝕刻劑；以及執行移除製程以移除罩幕層。隨後，在一些實施例中，可對第二介電層115執行固化製程以硬化和/或強化第二介電層115。在一些實施例中，固化製程可例如為或可包括壓力固化製程、熱固化製程或任何其他合適的固化製程。在一些實施例中，第二介電層115可通過CVD、PVD、ALD或另一種合適的沉積製程來沉積和/或生長。在一些實施例中，第二介電層115可具有實質上平坦的上表面，所述實質上平坦的上表面可與第一磁性層112的上表面齊平。在一些實施例中，第二介電層115的實質上平坦的上表面可通過圖案化製程（例如，蝕刻製程）和/或通過平坦化製程（例如，CMP製程）形成。
在一些實施例中，通過在溝槽110t內並沿著第一磁性層112的內側壁及上表面形成第二介電層115，可更容易地控制第二介電層115的形狀和/或厚度。這可部分地減少與形成電感器結構（圖15所示109）相關聯的時間及成本，和/或可提高第一導電配線116a及第二導電配線116b的結構完整性。
如圖14的剖視圖1400中所示，在第二介電層115及第一磁性層112之上形成第二隔離層128。第二隔離層128可例如為或可包含氮化物、氮化矽或另一種合適的介電材料。在第二隔離層128之上形成第二蝕刻停止層126。在一些實施例中，第二蝕刻停止層126可例如為或可包含金屬氧化物，例如氧化鉭、氧化鈦、另一種合適的蝕刻停止材料或其類似物。在一些實施例中，形成第二蝕刻停止層126的方法可包括：在第二隔離層128之上形成金屬材料（例如，鉭）；以及隨後執行熱退火製程（例如，利用水（H2 O））以將金屬材料轉化成金屬氧化物。在一些實施例中，第二隔離層128和/或第二蝕刻停止層126可例如通過CVD、PVD、ALD或一些其他合適的沉積或生長製程來沉積或生長。在一些實施例中，可對第二隔離層128和/或第二蝕刻停止層126執行後續的蝕刻製程（例如，濕式蝕刻和/或乾式蝕刻製程）（未示出），其中可移除相對於第一磁性層112在橫向上偏置開的區域中的上述層的一部分。
如圖15的剖視圖1500中所示，在第一蝕刻停止層114及第二蝕刻停止層126之上形成第二磁性層124，從而形成電感器109。第二磁性層124可例如為或可包含鈷鋯鉭（CZT）、鐵-鎳（NiFe）化合物或其他合適的磁性材料和/或可具有處於3微米到10微米範圍內的厚度。隨後，對第二磁性層124執行蝕刻製程。在一些實施例中，蝕刻製程包括：在第二磁性層124之上形成罩幕層（未示出）；對第二磁性層124的未被遮罩的區域執行濕式蝕刻製程；以及執行移除製程以移除罩幕層。在第二磁性層124之上形成上部介電層122。上部介電層122可例如為或可包含氧化物（例如，二氧化矽）、低介電常數介電材料、另一種合適的介電材料或其類似物。
在一些實施例中，直到形成第二磁性層124之後，才對第二隔離層128和/或第二蝕刻停止層126進行蝕刻和/或圖案化（例如，參照圖14）。在此種實施例中，第二磁性層124的底表面沿著第二蝕刻停止層126的上表面126u（未示出）或者沿著第二隔離層128的上表面128u（未示出）延伸。在此種實施例中，在形成第二磁性層124之後，可對第二隔離層128和/或第二蝕刻停止層126執行濕式蝕刻製程以移除相對於第二磁性層124在橫向上偏移開的區域中的上述層的部分。
圖16到圖18示出根據本公開的形成凹陷到第一介電層中的電感器結構的第二方法的一些實施例的剖視圖1600到1800。儘管圖16到圖18中所示的剖視圖1600到1800是參照方法闡述的，然而應理解，圖16到圖18中所示的結構並非僅限於所述方法，而是可獨立於所述方法。此外，儘管圖16到圖18被闡述為一系列動作，然而應理解，這些動作並不是限制性的，這是因為在其他實施例中可改變所述動作的次序，且所公開的方法也適用於其他結構。在其他實施例中，可全部或部分地省略所示出和/或所闡述的一些動作。
如圖16所示剖視圖1600中所示，在第一導電配線116a及第二導電配線116b以及第一磁性層112之上形成第二介電層115。在一些實施例中，圖16所示結構如圖6到圖12所示出和/或所闡述形成。第二介電層115共形地環繞第一導電配線116a及第二導電配線116b且填充溝槽110t的剩餘部分。在一些實施例中，第二介電層115被配置成將第一導電配線116a及第二導電配線116b彼此電隔離。第二介電層115可例如為聚醯亞胺化合物、聚苯並噁唑化合物、氮化矽、氧化鉭或任何其他合適的介電材料。隨後，對第二介電層115執行圖案化製程。在一些實施例中，將第二介電層115圖案化的製程包括：在第二介電層115之上形成罩幕層（未示出）；將第二介電層115的未被遮罩的區域暴露於一種或多種蝕刻劑；以及執行移除製程以移除罩幕層。隨後，在一些實施例中，可對第二介電層115執行固化製程以硬化和/或強化第二介電層115。在一些實施例中，固化製程可例如為或可包括壓力固化製程、熱固化製程或任何其他合適的固化製程。在一些實施例中，第二介電層115可通過CVD、PVD、ALD或另一種合適的沉積製程來沉積和/或生長。在一些實施例中，第二介電層115可具有實質上平坦的頂表面115ts，頂表面115ts在垂直方向上位於第一磁性層112的頂表面112ts上方。在此種實施例中，第二介電層115的實質上平坦的頂表面115ts可通過圖案化製程或通過對第二介電層115執行平坦化製程（例如，CMP）來實現。
如圖17的剖視圖1700中所示，在第二介電層115及第一磁性層112之上形成第二隔離層128。第二隔離層128可例如為或可包含氮化物、氮化矽或另一種合適的介電材料。第二隔離層128可例如具有頂表面128ts，頂表面128ts在垂直方向上位於第二隔離層128的上表面128us上方。在第二隔離層128之上形成第二蝕刻停止層126。在一些實施例中，第二蝕刻停止層126可例如為或可包含金屬氧化物，例如氧化鉭、氧化鈦、另一種合適的蝕刻停止材料或其類似物。在一些實施例中，形成第二蝕刻停止層126的方法可包括：在第二隔離層128之上形成金屬材料（例如，鉭）；以及隨後執行熱退火製程（例如，利用水（H2 O））以將金屬材料轉化成金屬氧化物。此外，第二蝕刻停止層126具有頂表面126ts，頂表面126ts在垂直方向上位於第二蝕刻停止層126的上表面126us上方。在一些實施例中，第二隔離層128和/或第二蝕刻停止層126可例如通過CVD、PVD、ALD或一些其他合適的沉積或生長製程來沉積或生長。在一些實施例中，可對第二隔離層128和/或第二蝕刻停止層126執行後續的蝕刻製程（例如，濕式蝕刻和/或乾式蝕刻製程）（未示出），其中可移除相對於第一磁性層112在橫向上偏置開的區域中的上述層的一部分。
如圖18的剖視圖1800中所示，在第一蝕刻停止層114及第二蝕刻停止層126之上形成第二磁性層124，從而形成電感器109。第二磁性層124可例如為或可包含鈷鋯鉭（CZT）、鐵-鎳（NiFe）化合物或其他合適的磁性材料和/或可具有處於3微米到10微米範圍內的厚度。隨後，對第二磁性層124執行蝕刻製程。在一些實施例中，蝕刻製程包括：在第二磁性層124之上形成罩幕層（未示出）；對第二磁性層124的未被遮罩的區域執行濕式蝕刻製程；以及執行移除製程以移除罩幕層。此外，可在如圖15中所示和/或所闡述的形成第二磁性層124之後對第二隔離層128和/或第二蝕刻停止層126進行蝕刻。在第二磁性層124之上形成上部介電層122。上部介電層122可例如為或可包含氧化物（例如，二氧化矽）、低介電常數介電材料、另一種合適的介電材料或其類似物。
圖19示出根據本公開的形成凹陷到第一介電層中的電感器結構的方法1900。儘管方法1900被示出和/或闡述為一系列動作或事件，然而應理解，所述方法並非僅限於所示次序或動作。因此，在一些實施例中，所述動作可採用與所示次序不同的次序來進行，和/或可同時進行。此外，在一些實施例中，所示動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間進行或與其他動作或子動作同時進行。在一些實施例中，可省略一些示出的動作或事件，且可包括其他未示出的動作或事件。
在動作1902處，在基底之上形成內連結構。內連結構具有多個金屬層。圖7示出與動作1902的一些實施例對應的剖視圖700。
在動作1904處，在內連結構之上形成鈍化層。在鈍化層之上形成第一介電層。圖8示出與動作1904的一些實施例對應的剖視圖800。
在動作1906處，將第一介電層圖案化，從而界定相對的側壁，所述相對的側壁界定延伸穿過第一介電層的溝槽。圖8示出與動作1906的一些實施例對應的剖視圖800。
在動作1908處，在第一介電層之上形成第一蝕刻停止層，且第一蝕刻停止層襯於第一介電層的溝槽。圖9示出與動作1908的一些實施例對應的剖視圖900。
在動作1910處，在第一蝕刻停止層之上形成第一磁性層，所述第一磁性層至少局部地襯於溝槽且具有設置在第一介電層上方的頂表面。圖9示出與動作1910的一些實施例對應的剖視圖900。
在動作1912處，在第一磁性層之上形成第一隔離層及障壁晶種層。圖10示出與動作1912的一些實施例對應的剖視圖1000。
在動作1914處，在障壁晶種層之上以及溝槽內形成第一導電配線及第二導電配線。圖11到圖12示出與動作1914的一些實施例對應的剖視圖1100到1200。
在動作1916處，在第一磁性層之上形成第二介電層，從而填充溝槽的剩餘部分。第二介電層環繞第一導電配線及第二導電配線。圖13及圖16示出與動作1916的一些實施例對應的剖視圖1300及1600。
在動作1918處，在第二介電層及第一磁性層之上形成第二隔離層及第二蝕刻停止層。圖14及圖17示出與動作1918的一些實施例對應的剖視圖1400及1700。
在動作1920處，在第二蝕刻停止層之上形成第二磁性層。第二磁性層在溝槽之上在橫向上延伸。圖15及圖18示出與動作1920的一些實施例對應的剖視圖1500及1800。
因此，在一些實施例中，本公開涉及電感器結構，所述電感器結構包括環繞第一導電配線及第二導電配線的磁性層，其中第一導電配線及第二導電配線設置在由介電層界定的溝槽內。
在一些實施例中，本申請提供一種積體電路（IC），所述積體電路包括：基底；內連結構，具有設置在所述基底之上的多個金屬層；第一介電層，設置在所述內連結構的最上表面之上，其中所述第一介電層具有相對的側壁，所述相對的側壁界定溝槽；第一磁性層，設置在所述溝槽內且沿著所述相對的側壁共形地延伸；導電配線，設置在所述溝槽內且上覆在所述第一磁性層上；以及第二磁性層，上覆在所述第一磁性層及所述導電配線上，其中所述第二磁性層在橫向上從所述相對的側壁中的第一側壁之上延伸到所述相對的側壁中的第二側壁。
在一些實施例中，本申請提供一種積體電路（IC），所述積體電路包括：基底；內連結構，具有上覆在所述基底上的多個金屬層；鈍化層，上覆在所述內連結構上；第一介電層，具有傾斜的相對的側壁，所述傾斜的相對的側壁界定上覆在所述鈍化層上的溝槽；第一蝕刻停止層，沿著所述第一介電層的頂表面及所述傾斜的相對的側壁延伸；第一磁性層，上覆在所述第一蝕刻停止層上且設置在所述溝槽內；第一導電配線及第二導電配線，設置在所述溝槽內且上覆在所述第一磁性層上，其中所述第一導電配線與所述第二導電配線沿著與所述基底的上表面平行的第一方向彼此平行地延伸；第二介電層，填充所述溝槽且包圍（enclose）所述第一導電配線及所述第二導電配線；以及第二磁性層，設置在所述第一磁性層及所述第二介電層之上，其中所述第一磁性層及所述第二磁性層包繞在所述第一導電配線及所述第二導電配線周圍且在橫向上在所述第一方向上沿著所述第一導電配線及所述第二導電配線的中間段延伸。
在一些實施例中，本申請提供一種形成積體電路（IC）的方法，所述方法包括：在基底之上形成具有多個金屬層的內連結構；在所述內連結構的最上表面之上形成鈍化層；在所述鈍化層之上形成第一介電層，其中所述第一介電層具有側壁，所述側壁界定溝槽；在所述鈍化層之上形成第一磁性層，其中所述第一磁性層襯於所述溝槽且在所述第一介電層的頂表面之上延伸；在所述第一磁性層之上形成彼此間隔開的導電配線；在所述導電配線之上形成第二介電層，其中所述第二介電層至少局部地填充所述溝槽；以及在所述第二介電層及所述第一磁性層之上形成第二磁性層，其中所述第二磁性層具有在所述第一介電層的所述側壁之間連續地延伸的實質上平坦的上表面。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對本文作出各種改變、代替及變更。
100、300、400、500:積體電路（IC） 102:基底 103:內連結構 104:鈍化層 109:電感器結構 110:第一介電層 110sw1、110sw2:側壁 110t:溝槽 112:第一磁性層 112ts、115ts、126ts、128ts:頂表面 113:等高水平線 114:第一蝕刻停止層 115:第二介電層 116a:第一導電配線 116ap:第一導電突起部 116b:第二導電配線 116bp:第二導電突起部 118:障壁晶種層 120:第一隔離層 122:上部介電層 124:第二磁性層 126:第二蝕刻停止層 126u、126us、128u、128us:上表面 128:第二隔離層 130:第一磁場 132:第二磁場 200:俯視圖 202:第一輸入/輸出（I/O）結構 204:第二輸入/輸出（I/O）結構 206:第三輸入/輸出（I/O）結構 208:第四輸入/輸出（I/O）結構 302:導電內連配線 304:焊料凸塊 306:上部接合接墊 308:接合結構介電層 310:內連緩衝層 312:內連隔離層 503:內連介電結構 504:隔離結構 506:閘極介電層 508:側壁間隔件結構 510:源極/汲極區 512:閘極電極 514:電晶體 518:內連通孔 520:內連配線 522:接合接墊結構 600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800:剖視圖 1102:圖案化光阻層 1900:方法 1902、1904、1906、1908、1910、1912、1914、1916、1918、1920:動作 A-A’:切割線 d1:距離 h1:台階高度 h2:高度 i1:第一電流 i2:第二電流
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出積體電路（IC）的一些實施例的剖視圖，所述積體電路包括凹陷到第一介電層中的電感器結構。 圖2示出根據切割線A-A’的圖1所示積體電路的一些替代實施例的俯視圖。 圖3示出積體電路的一些實施例的剖視圖，所述積體電路包括凹陷到第一介電層中的電感器結構以及電耦合到電感器結構的輸入/輸出（input/output，I/O）結構。 圖4示出根據圖1所示積體電路的一些替代實施例的積體電路的剖視圖。 圖5示出積體電路的剖視圖，所述積體電路包括凹陷到第一介電層中並上覆在內連結構上的電感器結構。 圖6到圖15示出形成凹陷到第一介電層中的電感器結構的第一方法的一些實施例的剖視圖。 圖16到圖18示出形成凹陷到第一介電層中的電感器結構的第二方法的一些實施例的剖視圖。 圖19以流程圖的形式示出一種方法，其示出形成凹陷到第一介電層中的電感器結構的方法的一些實施例。
100:積體電路(IC)
102:基底
103:內連結構
104:鈍化層
109:電感器結構
110:第一介電層
110t:溝槽
112:第一磁性層
113:等高水平線
114:第一蝕刻停止層
115:第二介電層
116a:第一導電配線
116b:第二導電配線
118:障壁晶種層
120:第一隔離層
122:上部介電層
124:第二磁性層
126:第二蝕刻停止層
128:第二隔離層
130:第一磁場
132:第二磁場
A-A’:切割線
h1:台階高度
i1:第一電流
i2:第二電流
x、z:方向

Claims (20)

  1. 一種積體電路，包括： 基底； 內連結構，具有設置在所述基底之上的多個金屬層； 第一介電層，設置在所述內連結構的最上表面之上，其中所述第一介電層具有相對的側壁，所述相對的側壁界定溝槽； 第一磁性層，設置在所述溝槽內且沿著所述相對的側壁共形地延伸； 導電配線，設置在所述溝槽內且上覆在所述第一磁性層上；以及 第二磁性層，上覆在所述第一磁性層及所述導電配線上，其中所述第二磁性層在橫向上從所述相對的側壁中的第一側壁之上延伸到所述相對的側壁中的第二側壁。
  2. 如申請專利範圍第1項所述的積體電路，其中所述導電配線的頂表面在垂直方向上位於所述第一磁性層的頂表面下方。
  3. 如申請專利範圍第1項所述的積體電路，其中所述第二磁性層的上表面是實質上平坦的，且其中所述第二磁性層的所述上表面在所述第一磁性層的外側壁之間連續地延伸。
  4. 如申請專利範圍第1項所述的積體電路，其中所述第一介電層的所述相對的側壁之間的最大距離小於所述第二磁性層的最小寬度。
  5. 如申請專利範圍第1項所述的積體電路，其中所述相對的側壁之間的距離從所述第一介電層的底表面到所述第一介電層的頂表面連續地增大，其中所述第一磁性層的寬度在從所述第一介電層的所述底表面指向所述第一介電層的所述頂表面的方向上連續地增大。
  6. 如申請專利範圍第1項所述的積體電路，其中所述第二磁性層的高度小於所述第一磁性層的高度。
  7. 如申請專利範圍第6項所述的積體電路，其中所述第二磁性層的所述高度小於所述導電配線的高度。
  8. 如申請專利範圍第1項所述的積體電路，更包括： 第二介電層，沿著所述第一磁性層的上表面及側壁設置，其中所述第二介電層包圍所述導電配線，且其中所述第二介電層包含與所述第一介電層相同的材料。
  9. 一種積體電路，包括： 基底； 內連結構，具有上覆在所述基底上的多個金屬層； 鈍化層，上覆在所述內連結構上； 第一介電層，具有傾斜的相對的側壁，所述傾斜的相對的側壁界定上覆在所述鈍化層上的溝槽； 第一蝕刻停止層，沿著所述第一介電層的頂表面及所述傾斜的相對的側壁延伸； 第一磁性層，上覆在所述第一蝕刻停止層上且設置在所述溝槽內； 第一導電配線及第二導電配線，設置在所述溝槽內且上覆在所述第一磁性層上，其中所述第一導電配線與所述第二導電配線沿著與所述基底的上表面平行的第一方向彼此平行地延伸； 第二介電層，填充所述溝槽且包圍所述第一導電配線及所述第二導電配線；以及 第二磁性層，設置在所述第一磁性層及所述第二介電層之上，其中所述第一磁性層及所述第二磁性層包繞在所述第一導電配線及所述第二導電配線周圍且在橫向上在所述第一方向上沿著所述第一導電配線及所述第二導電配線的中間區段延伸。
  10. 如申請專利範圍第9項所述的積體電路，更包括： 第一輸入/輸出結構，直接接觸所述第一導電配線且設置在所述第一導電配線之上，其中所述第一輸入/輸出結構在相對於所述第二磁性層的第一側壁在遠離所述第二磁性層的方向上橫向偏移開；以及 第二輸入/輸出結構，直接接觸所述第一導電配線且設置在所述第一導電配線之下，其中所述第二輸入/輸出結構設置在所述鈍化層內，其中所述第二輸入/輸出結構在相對於所述第二磁性層的第二側壁在遠離所述第二磁性層的另一方向上橫向偏移開，其中所述第一側壁與所述第二側壁相對。
  11. 如申請專利範圍第10項所述的積體電路，其中在所述第一蝕刻停止層的頂表面與所述第二磁性層的頂表面之間界定的第一高度小於在所述第一蝕刻停止層的所述頂表面與所述第一輸入/輸出結構的頂表面之間界定的第二高度的一半。
  12. 如申請專利範圍第9項所述的積體電路，其中所述第一磁性層及所述第二磁性層包含鈷鋯鉭。
  13. 如申請專利範圍第9項所述的積體電路，其中所述第一介電層的所述傾斜的相對的側壁在橫向上在所述第二磁性層的傾斜的相對的側壁之間間隔開，其中所述第二磁性層具有在所述第二磁性層的所述傾斜的相對的側壁之間連續地延伸的實質上平坦的上表面。
  14. 如申請專利範圍第9項所述的積體電路，其中所述第一介電層及所述第二介電層包含聚醯亞胺化合物或聚苯並噁唑化合物。
  15. 如申請專利範圍第9項所述的積體電路，更包括： 隔離層，上覆在所述第一磁性層及所述第二介電層上；以及 第二蝕刻停止層，上覆在所述隔離層上，其中所述隔離層及所述第二蝕刻停止層夾置在所述第一磁性層與所述第二磁性層之間。
  16. 如申請專利範圍第9項所述的積體電路，其中所述第一導電配線及所述第二導電配線分別包括突起部，所述突起部在所述第一磁性層下方延伸到所述鈍化層中且電耦合到所述內連結構中的所述金屬層。
  17. 一種形成積體電路的方法，所述方法包括： 在基底之上形成具有多個金屬層的內連結構； 在所述內連結構的最上表面之上形成鈍化層； 在所述鈍化層之上形成第一介電層，其中所述第一介電層具有界定溝槽的側壁； 在所述鈍化層之上形成第一磁性層，其中所述第一磁性層襯於所述溝槽且在所述第一介電層的頂表面之上延伸； 在所述第一磁性層之上形成彼此間隔開的導電配線； 在所述導電配線之上形成第二介電層，其中所述第二介電層至少局部地填充所述溝槽；以及 在所述第二介電層及所述第一磁性層之上形成第二磁性層，其中所述第二磁性層具有在所述第一介電層的所述側壁之間連續地延伸的實質上平坦的上表面。
  18. 如申請專利範圍第17項所述的形成積體電路的方法，其中形成所述第一介電層包括： 在所述鈍化層之上沉積介電材料，其中所述介電材料包含聚醯亞胺化合物或聚苯並噁唑化合物； 將所述介電材料圖案化，以形成界定所述溝槽的所述側壁；以及 對所述介電材料執行固化製程。
  19. 如申請專利範圍第17項所述的形成積體電路的方法，其中形成所述導電配線包括： 在所述第一磁性層之上形成隔離層； 在所述隔離層之上形成障壁晶種層； 在所述障壁晶種層之上形成光阻層，其中所述光阻層包括配線開口；以及 在所述配線開口中形成所述導電配線，其中所述導電配線是通過電化學鍍覆製程形成的。
  20. 如申請專利範圍第17項所述的形成積體電路的方法，其中形成所述第一磁性層包括： 在所述第一介電層之上沉積磁性材料，其中所述磁性材料包含鈷鋯鉭； 在所述磁性材料之上形成罩幕層；以及 對所述磁性材料執行濕式蝕刻製程，以移除所述磁性材料的未被遮罩的區域。
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