JP2010524237A - 不揮発性メモリの第１層間誘電体スタック - Google Patents

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Abstract

略均一な厚さの保護ゲッタリング層（７２）を有する第１層間誘電体（ＩＬＤ０）スタックを形成する方法および装置について記載する。基板（３１）上にデバイス部品（３２，３３）を形成した後、ＰＥＮ ＥＳＬのエッチング停止層（４２）の上方に、ＳＡＴＥＯＳの間隙充填誘電体層（５２）を堆積する。ＳＡＴＥＯＳの間隙充填誘電体層（５２）を平坦化してから、平坦化した間隙充填誘電体層（５２）上にＢＰＴＥＯＳのゲッタリング層（７２）およびキャッピング誘電体層（８２）を堆積する。ＩＬＤ０スタックを形成すると、ＩＬＤ０スタックに対して一つまたは複数のコンタクト開口部（９２，９４，９６）をエッチングする。これにより、所望のコンタクト領域上方でエッチング停止層（４２）が露出する。

Description

本発明は、半導体デバイスの分野一般に関する。一態様において、本発明はフローティングゲートまたは他の半導体デバイス構造に用いられる層間誘電体層の製造に関する。
半導体デバイスとは一般に、ライン前工程（ＦＥＯＬ）の一部として基板上または基板内に形成されるデバイス部品（たとえば、トランジスタおよびキャパシタ）を含む。さらに、ライン後工程（ＢＥＯＬ）の集積化プロセスの一部としてデバイス部品を外部に接続する配線構造物（たとえば、コンタクト部、金属線、ビア）が含まれる。ライン後工程（ＢＥＯＬ）の集積化プロセスとは、配線構造物およびデバイス部品を電気的に絶縁させるために、一つまたは複数の誘電体層を配線構造物内および配線構造物同士の間に形成するプロセスである。可動イオンおよび他の不要不純物の電荷損失／利得効果から半導体デバイスを保護するために、ＢＥＯＬ誘電体層は一般に第１層間誘電体（ＩＬＤ０）の全体または一部を成すホウ素−リンテトラエチルオルトシリケート（ｂｏｒｏ−ｐｈｏｓｐｈｏｒｏｕｓ ｔｅｔｒａ−ｅｔｈｙｌ ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ（ＢＰＴＥＯＳ））の層を含む。この第１層間誘電体は、プレ金属誘電体（ＰＭＤ）と呼ばれることもある。ＢＰＴＥＯＳ層は、たとえば不揮発性メモリ（ＮＶＭ）セルのデータ保持性能に作用し得る可動イオンの影響からのＮＶＭ保護を助けるゲッタリング機能を与える。またＢＰＴＥＯＳ層は、半導体トランジスタ（たとえば、配列されたトランジスタ）間の磁場漏洩を制御するのを助ける。
図１にこのような半導体デバイスの例を示す。図１は、デバイス部品（たとえば、トランジスタ１２，１３）を基板１１の上方または内部に形成した半導体デバイス１０を示す。簡略図に示すデバイス部品１２，１３は、任意の種類のトランジスタデバイス（たとえば、ＭＯＳＦＥＴデバイス、ＤＲＡＭデバイス、またはＮＶＭデバイス）を表す。デバイス部品１２，１３の形成は、基板１１上にゲート電極とゲート誘電体層を形成し、かつゲート電極上の側壁スペーサを用いて基板１１にソース領域／ドレイン領域（不図示）の少なくとも一部を形成する、所望のトランジスタ製造シーケンスを用いて行ってもよい。ゲッタリング層の形成は、既存の製造プロセスによりデバイス部品１２，１３上にＢＰＴＥＯＳ層１４を堆積して行われる。しかし、非等角的に堆積した場合、ＢＰＴＥＯＳ層１４はデバイス部品１２，１３上方で一層厚く形成され、開口部がなくなり、ＢＰＴＥＯＳ層１４内に空洞領域１５が形成される。ＩＬＤ０層内に空洞領域があると、後の処理工程で生成される可動イオン（たとえば、後の研磨工程で使用される化学的機械的研磨用スラリー材から生じるイオン、並びに他の処理および／または洗浄工程で生じるイオン）が閉じ込められることがある。デバイス内に可動イオンがあると、特にＮＶＭデバイスではデバイス歩留まりが低減し、性能が低下し得る。さらに、後のコンタクト部形成工程で空洞内に伝導性ストリンガ（たとえば、タングステンストリンガ）が形成されることがある。この場合、複数のコンタクト部が同時に短絡される。
可動イオンの導入に加え、後の研磨工程においてもＢＰＴＥＯＳ層１４の与える保護機能が低減または除去され得る。図２に示すとおり、ＢＰＴＥＯＳ層１４がＩＬＤ０スタックに含まれる膜積層の一部であり、研磨されて下方の半導体デバイス２０の少なくとも一部を露出させる場合、このような低減または除去はＩＬＤ０層の平坦化に伴い生じ得る。特に化学的機械的研磨（ＣＭＰ）工程でＢＰＴＥＯＳ層１４を研磨する場合、ＣＭＰの研磨速度が（高密度領域と絶縁領域の間で）異なるため、幾つかの領域ではＢＰＴＥＯＳ層１４が除去または薄化されることがある。この場合、これらの領域ではゲッタリング保護機能が損なわれる。研磨によってＢＰＴＥＯＳ層１４の一部を除去した場合でさえ、残りの露出したＢＰＴＥＯＳ層が雰囲気内の不純物にさらされ、この不純物がＢＰＴＥＯＳ層内に閉じ込められることがある。この場合、ゲッタリング効果が低減される。
したがって、空洞のないＩＬＤ０層の製造方法として、改善された方法が求められている。さらに、十分なゲッタリング保護を与え、かつ製造プロセス（たとえば、ライン工程の中ほど）に効果的に、効率的に、確実に統合可能な空洞のないＩＬＤ０スタックが求められている。また、可動イオンからの保護を効果的にし、デバイス歩留まりを改善し、および／またはストリンガの短絡形成を低減する改善されたＩＬＤ０スタック形成プロセスも求められている。また、上記のような本技術分野の問題を克服するために改善された半導体プロセスおよび半導体デバイスが求められている。さらに、添付の図面および以下の詳細な説明と併せて本願の残りの部分を検討することにより、当業者には従来プロセスおよび従来技術のもつ制限および不利点が明らかとなるであろう。
空洞を有する単一層ＢＰＴＥＯＳ層を形成した半導体デバイスの部分断面図。 図１に続く、ＢＰＴＥＯＳ層を平坦化した処理を示す図。 基板上にＮＶＭデバイス部品を形成した半導体デバイスの部分断面図。 図３に続く、エッチング停止層を堆積した処理を示す図。 図４に続く、一つまたは複数の誘電体膜層で形成された間隙充填層を堆積した処理を示す図。 図５に続く、化学的機械的研磨工程により間隙充填層を平坦化した処理を示す図。 図６に続く、第１ゲッタリング誘電体層を堆積した処理を示す図。 図７に続く、第２誘電体層を堆積した処理を示す図。 図８に続く、一つまたは複数のデバイス部品を露出させるために接触開口部を形成した処理を示す図。 略均一な厚さのゲッタリング層を有するＩＬＤ０スタックの形成プロセスを示すフロー図。
添付の図面と併せて以下の詳細な説明を検討することにより、本発明は理解されるであろう。また本発明の複数の目的、特徴、利点が得られるであろう。
図示を簡略および明瞭にするため、図面に示す要素は必ずしも縮尺で描かれる必要はない。たとえば、明瞭さおよび理解を促し高めるために、幾つかの要素は他の要素に対して大きく描かれている。さらに、対応する要素または類似した要素を表すために、適宜図面間で参照番号を繰り返し用いる。
半導体デバイス上に第１層間誘電体（ＩＬＤ０）を形成する方法および装置を説明する。このＩＬＤ０層は、略均一な厚さの保護ゲッタリング層を有する。特定の実施形態によると、後のコンタクトエッチング工程において下方のゲートスタックを保護するために、また可動イオンからの保護のために、ＩＬＤ０層は、半導体デバイス上方にエッチング停止層（たとえば、プラズマシリコン窒化物）を堆積することによって形成される。エッチング停止層の潜在的欠陥（たとえば、イオン移動の経路となるシームライン）に対処するためには、より堅牢な保護機能が必要とされる。各種実施形態において、まずエッチング停止層の上方に間隙充填層を形成することにより、ＩＬＤ０スタックに堅牢なゲッタリング保護が与えられる。間隙充填層の形成は、空洞またはコアの形成を抑えあるいはなくすように、ゲートを完全に被覆する厚さ、かつ半導体デバイスの間の領域を過充填する厚さとなるよう行われる。間隙充填層の形成は、準常圧のテトラエチルオルトシリケート（ＳＡＴＥＯＳ）の誘電体層または高密度プラズマ（ＨＤＰ）酸化物を等角的に堆積することによって行われる。あるいは、間隙を完全に充填する誘電体を使用することによって行われる。間隙充填剤の研磨速度が高く望ましくない場合、あるいは間隙充填材がＣＭＰ処理に耐えない場合、適切な誘電材料（たとえば、リンをドープしたＴＥＯＳ（ＰＴＥＯＳ））を用いて間隙充填剤の上方に安定研磨層を形成してもよい。間隙充填層または間隙充填スタックの平坦化後、たとえばＢＰＴＥＯＳ、ＰＴＥＯＳ、またはホウ素をドープしたＴＥＯＳ（ＢＴＥＯＳ）の誘電体層を堆積することによって、平坦化した間隙充填層または間隙充填スタックの上方にゲッタリング層を形成する。さらに、高密度誘電体層（たとえば、プラズマ強化ＴＥＯＳ（ＰＥＴＥＯＳ））を堆積することによって、ゲッタリング層の上方に別の誘電体を形成してもよい。別の誘電体層はゲッタリング膜のキャップとして機能し、後の工程でゲッタリング膜が雰囲気不純物にさらされないよう保護する。高密度誘電体層は、後に形成される金属トレンチ（たとえば、Ｃｕ）を固着するための構造的な支持部となる。また高密度誘電体層は、後に形成される銅がＩＬＤ０層に拡散するのを防ぐための銅拡散障壁機能部となってもよい。間隙充填層を高密度プラズマ（ＨＤＰ）誘電体膜で形成した場合、ＨＤＰ層が保護的および構造的な支持部として機能するため、このような別の高密度誘電体層はあまり必要ない。さらに他の実施形態において、間隙充填層は、ＨＤＰをドープした誘電体膜（たとえば、ＨＤＰ ＢＰＴＥＯＳ、またはＨＤＰ ＰＴＥＯＳ）および任意の研磨キャップ層で形成されてもよい。また、後に堆積されるＴＥＯＳ金属固着キャップ層を平坦面に形成できるよう、間隙充填層はＣＭＰ工程で研磨される。上記から分かるように、一つまたは複数の間隙充填層、ゲッタリング層、および別の誘電体層は、一つまたは複数のアニール工程で任意に高密度としてもよい。ＩＬＤ０の平坦化工程後にゲッタリング層（および別の誘電体層）を形成した集積型ＩＬＤ０スタック形成方法を開示することにより、良好な界面をもつ平坦な誘電体上にゲッタリング膜が形成される。またこのゲッタリング層は、研磨または露出なく略均一な厚さを有する。ＩＬＤ０スタック層の形成後、下方の半導体デバイスを露出させるために、コンタクト開口部をエッチングする。また、ライン工程の所望のバックエンドプロセス（たとえば、標準のＣＭＯＳ ＢＥＯＬ処理）を用いてデバイスを完成してもよい。開示の方法および装置によって、ＩＬＤ０層内の空洞が低減または除去され、ゲッタリング保護が高められる。その結果、製造歩留まり、特にコンタクトプラグのアスペクト比が非常に高いＮＶＭ製品の歩留まりが向上される。ただし、開示の技術はプラグ内の空洞によって歩留まりが制限される製品または技術にも利用可能である。
添付の図面を参照し、図に示す本発明の各種実施形態について詳細に説明する。以下の説明ではさまざまな詳細を記載するが、これら特定の詳細なく本発明は実施可能であることを理解されたい。デバイス設計者が意図する特定の目標（たとえば、プロセス技術への準拠または設計上の制約への準拠）は各実施形態で異なるが、これらの目的を達成するために、本明細書に記載の発明に対して、各実施形態に固有の数々の決断がなされ得ることを理解されたい。こうした開発の努力は手間や時間を要し得るが、本開示の利点を得る当業者にとって繰り返し行う作業となろう。たとえば本詳細な説明において、図に示す半導体構造を形成するためにある材料の層の堆積および除去を行うが、層の堆積または除去の特定手順については、以下で詳述しない。層の厚さが適切となるよう堆積、除去、または形成を行うことは当業者にとって従来技術であるが、このような従来技術の使用が意図される。こうした詳細は周知であり、当業者に本発明の達成または利用の仕方について開示する必要はないであろう。また特定の態様は、本発明を制限しないあるいは不明瞭にしないよう、各デバイスの特性または形状を含まない半導体デバイスの簡略断面図で示される。当業者は自身の研究の内容を他の当業者に説明し伝えるために、このような説明および表現を用いる。本詳細な説明において、図面上のある要素は簡略および明瞭のために示されており、必ずしも縮尺で描かれていない。たとえば、本発明の実施形態の理解を高めるために、幾つかの要素は他の要素に対して大きく描かれてもよい。
図３は、基板３１上にトランジスタデバイス部品（たとえば、ＭＯＳデバイス、ＮＶＭデバイス、またはＤＲＡＭデバイス）３２，３３を形成した半導体デバイス３０の部分断面図である。製造するトランジスタデバイス３２，３３の種類によって、基板３１は、バルクシリコン基板、単結晶シリコン（ドープ有あるいはドープ無し）、またはＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰなどからなる半導体材料として、並びに他のＩＩＩ−ＩＶ化合物半導体、またはそれらを組み合わせたものとして組み込まれてもよい。また基板３１は、任意でバルクハンドリングウェハとして形成されてもよい。また基板３１は、ＳＯＩ構造の半導体層の最上層として、あるいは結晶方位が異なるバルク領域および／またはＳＯＩ領域を含むハイブリッド基板として組み込まれてもよい。
図３に例として示す簡略したデバイスにおいて、各デバイス部品３２，３３は、チャネル領域を有する不揮発性メモリ（ＮＶＭ）デバイスである。このチャネル領域上方には、第１絶縁層または第１トンネル誘電体層と、第１層上方に形成されたフローティングゲート３４と、フローティングゲート３４上方に形成された（一つまたは複数の）制御誘電体層（３５）（たとえば、ＯＮＯ層）と、誘電体層３５上方に形成された制御ゲート３６とを含むＮＶＭゲートスタックが形成されている。ＮＶＭゲートスタック３２，３３の側面に形成されている一つまたは複数の側壁スペーサ３７は、一般に基板３１のソース領域およびドレイン領域（不図示）の形成に用いられる。フローティングゲート３４は酸化物の突出部分から端部で持ち上げられたように図示されているが、これは本発明に必須の特徴ではない。動作時、フローティングゲート層３４は、制御ゲート３６およびトンネル誘電体の制御により充電される電荷蓄積層として機能する。デバイス部品３２，３３の形成は、ライン工程シーケンスにおける所望のフロントエンドプロセスを用いて行ってもよい。上記から分かるとおり、フローティングゲートデバイス以外に、ナノ結晶デバイス、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）デバイスなど他種類のＮＶＭデバイスがある。またデバイス部品は、ＭＯＳＦＥＴトランジスタ、ダブルゲート型ＦＤＳＯＩ（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）トランジスタ、ＮＶＭトランジスタ、キャパシタ、ダイオード、または他の集積回路部品など、どのような種類の半導体デバイス部品を表してもよい。
図４は、図３に続く、エッチング停止層４２を形成した半導体デバイス４０の処理を示す。エッチング停止層４２は、シリコン窒化物を堆積することにより形成されてもよく、第１可動イオン障壁層として機能してもよい。コンタクトホール開口時に下方のデバイス部品３２，３３をエッチングおよび／またはアッシングによる損傷から保護する材料である限り、エッチング停止層４２の形成には所望の材料を用いてもよい。各種実施形態によると、エッチング停止層４２の形成は、化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層堆積法（ＡＬＤ）、またはそれらを組み合わせたものを用い、プラズマ強化シリコン窒化物（ＳｉＮ）またはシリコン炭窒化物（ＳｉＣＮ）の層を堆積して行ってもよい。特定の実施形態において、エッチング停止層４２の形成は、プラズマ強化シリコン窒化物を約２０ｎｍ〜約５０ｎｍの厚さまで堆積して行うが、他の厚さであってもよい。エッチング停止層４２は形成されると、後のコンタクトエッチング工程で下方のデバイス３２，３３を保護する。またエッチング停止層４２は、シリコン窒化物が可動イオンに対する障壁として機能する範囲内で、可動イオンから保護する。しかしシリコン窒化物層４２は、可動イオンがシームライン４４でシリコン窒化物エッチング停止層を貫通できる範囲内で、デバイス３２，３３のゲッタリング保護機能の一部を与える。
図５は、図４に続く、エッチング停止層４２の上方に間隙充填層５２を堆積した半導体デバイス５０の処理を示す。堆積した間隙充填層５２は、基板３１上に形成したデバイス部品３２，３３を互いに電気的に絶縁させる第１層間誘電体スタックの少なくとも一部を成す。本明細書に記載のとおり、第１層間誘電体スタック（ＩＬＤ０）は、一つまたは複数の誘電体プレ金属層間誘電体層で形成される。この誘電体プレ金属層間誘電体層は、デバイス部品３２，３３の上方に形成された間隙充填層５２を含み、約５０ｎｍ〜約１０００ｎｍ（約５００Å〜約１００００Å）の厚さとなるよう形成されるが、他の厚さであってもよい。各種実施形態よると、間隙充填層５２の形成は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせを用い、シリコン窒化物または他の誘電材料の層を等角的に堆積して行うが、所望の誘電材料を用いて行ってもよい。特定の実施形態において、間隙充填層５２の形成に用いる材料は、空洞または金属ストリンガの短絡（上記）が形成されないよう、デバイス部品３２，３３間でアスペクト比が高い領域（たとえば、特にＮＶＭアレイに見られる領域）を完全に充填するよう選択される。デバイス部品上の相当量の位相変化または間隙のアスペクト比の問題を抑えあるいはなくすだけでなく、堆積した間隙充填層５２の平坦化が可能なため、ＩＬＤ０基準層が形成される。ＩＬＤ０基準層上には、以下に説明するように一つまたは複数のゲッタリング誘電体層（たとえば、ＢＰＴＥＯＳ層）を形成してもよい。特定の実施形態において、間隙充填層５２の形成は、準常圧のテトラエチルオルトシリケート（ＳＡＴＥＯＳ）を少なくとも約１００ｎｍ〜約４００ｎｍ（約１０００Å〜約４０００Å）の厚さに堆積して行われる。この厚さはデバイス部品間の領域を充填するのに十分な厚さであるが、他の厚さであってもよい。加えてまたは代替として、間隙充填層５２は、低圧ＴＥＯＳ（ＬＰＴＥＯＳ）ＣＶＤ、プラズマ強化ＴＥＯＳ（ＰＥＴＥＯＳ）、ＣＶＤおよび／またはＳｉＯｘＮｙ、常圧ＴＥＯＳ（ＡＰＴＥＯＳ）ＣＶＤ、ＨＤＰ ＢＰＴＥＯＳ、あるいはＨＤＰプラズマ強化ＰＴＥＯＳで形成されてもよい。この場合、間隙充填層５２を一つまたは複数のアニール工程で緻密化してもよいが、アニール工程は後の製造プロセスで適用されてもよい。図示していないが、適切な誘電材料（たとえば、ＰＥＴＥＯＳ）を用いて間隙充填５２の上方に安定研磨層を形成してもよい。間隙充填層５２は形成されると、デバイス部品３２，３３間の領域をほぼ充填するＩＬＤ０基準層を成すため、空洞またはコアの形成を抑えあるいはなくす。加えてまたは代替として、後の研磨工程で略平坦面が作製されるよう、間隙充填層５２は十分な厚さになるまで堆積される。略平坦面上には、ＢＰＴＥＯＳ、ＢＴＥＯＳ、および／またはＰＴＥＯＳの材料のゲッタリング層を形成してもよい。
図６は、図５に続く、間隙充填層５２を平坦化した半導体デバイス６０の処理を示す。所望の平坦化工程を用いてもよいが、各種実施形態においては、ＩＬＤ０平坦化工程を用いて間隙充填層５２を平坦化する。ＩＬＤ０平坦化工程は、間隙充填層５２上に略平坦面６２を形成するために化学的機械的研磨工程を用いるプロセスである。時間計測を行ったＣＭＰ工程により、エッチング停止層４２の除去または露出なく、間隙充填層５２の上方領域の材料を除去する。
図７は、図６に続く、第１ゲッタリング誘電体層７２を堆積した半導体デバイス７０の処理を示す。下層を可動イオンから保護する材料である限り、ゲッタリング誘電体層７２の形成には所望の材料を用いてもよい。各種実施形態によると、ゲッタリング誘電体層７２の形成は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせを用い、ＢＰＴＥＯＳ、ＰＴＥＯＳ、ＢＴＥＯＳ、またはそれらを組み合わせた層を堆積して行ってもよい。特定の実施形態において、ゲッタリング誘電体層７２の形成は、約１０ｎｍ〜約１００ｎｍ、より好ましくは２０ｎｍ〜５０ｎｍの厚さまでＢＰＴＥＯＳを堆積して行うが、他の厚さであってもよい。ＢＰＴＥＯＳ層７２は可動イオンを閉じ込めることができる。このためゲッタリング誘電体層７２は、デバイス（たとえば、ＮＶＭメモリ）性能に作用し得る可動イオンに対するゲッタとして、効果的に機能する。この場合、ゲッタリング誘電体層７２を一つまたは複数のアニール工程で高密度としてもよいが、アニール工程は後の製造プロセスで適用されてもよい。ゲッタリング誘電体層７２は形成されると、下方のデバイス３２，３３を可動イオンから保護する。特に、ＩＬＤ０平坦化工程後にゲッタリング膜層７２を堆積することにより、ゲッタリング誘電体層７２は可動イオンのゲッタリングに一層効果的な連続した層として形成される。また、間隙充填材とゲッタリング材料の間の界面が改善される。さらに開示の方法により、ＩＬＤ０平坦化工程でＩＬＤ０スタック（特に、間隙充填層５２）を研磨する場合でさえ、傷のない連続したゲッタリング材料の層が生成される。
図８は、図７に続く、第２誘電体層８２またはキャッピング誘電体層８２を堆積した半導体デバイス８０の処理を示す。キャッピング誘電体層８２の形成には所望の材料を用いてもよい。本発明の各種実施形態においては、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせを用い、ＴＥＯＳ層を堆積することによって、キャッピング誘電体層８２を形成する。特定の実施形態において、約５０ｎｍ〜約５００ｎｍ（約５００Å〜約５０００Å）、より好適には１００ｎｍ（１０００Å）の厚さまでＰＥＴＥＯＳを堆積することによって別のキャッピング誘電体層８２を形成するが、他の厚さであってもよい。ＴＥＯＳなどの高密度誘電体層を形成した場合、別の誘電体層８２は、後に形成される金属コンタクト領域を固着するための構造的な支持部となる。また別の誘電体層８２は、後に形成される銅が下方のＩＬＤ０層に拡散することを防止する銅拡散障壁機能部となってもよい。またＴＥＯＳキャップは、ゲッタリング膜が雰囲気にさらされないよう保護する。これは雰囲気下では、ゲッタリング材料の効果を低減させ得る他の不純物にさらされてしまうためである。
図９は、図８に続く、一つまたは複数の露出したデバイス部品に対して、一つまたは複数のコンタクト開口部９２，９４，９６を形成した半導体デバイス９０の処理を示す。図に示すとおり、各コンタクト開口部９２，９４，９６はＩＬＤ０スタックに対してエッチングされ、下方のデバイス部品の所望のコンタクト領域（たとえば、基板３１またはデバイス部品３２，３３上のゲート電極に形成されたソース領域／ドレイン領域（不図示））上方でエッチング停止層４２を露出させる。最先端の回路設計では、ソース領域／ドレイン領域上方のコンタクト開口部９４の幅は、約５０ｎｍ〜約３００ｎｍ（約５００Å〜約３０００Å）、好適には約２００ｎｍ（約２０００Å）未満である。一般的なＩＬＤ０スタックの高さは、デバイス部品３２，３３間の領域で約３００ｎｍ〜約８００ｎｍ（約３０００Å〜約８０００Å）、より好適には約５００ｎｍ（約５０００Å）である。将来の生成プロセス技術では一層高いアスペクト比が得られるであろうが、このようなデバイスのアスペクト比（高さと幅の比）は約１．５より大きく、４：１より高い。コンタクト開口部９２，９４，９６の形成は、所望のフォトリソグラフィおよび／または選択的なエッチング技術により行ってもよい。たとえば、コンタクトホールが定義される（不図示）ゲッタリング誘電体層７２および／または別の誘電体層８２の上方に保護マスクまたはフォトレジスト層を堆積およびパターニングすること、さらにコンタクト開口部９４を形成するために露出したＩＬＤ０スタックを異方的にエッチングすること（たとえば、反応性イオンエッチング）によって、コンタクト開口部９４を形成してもよい。他の実施形態においては、３段階のエッチング工程が用いられる。このエッチング工程では、選択したコンタクト領域（および／またはゲート電極）上方に形成したエッチング停止層４２に達する前に、第２誘電体層８２、ゲッタリング層７２、および間隙充填層５２の選択部分を除去する。多層マスキング技術を用いてコンタクト開口部９２，９４，９６の位置を定義してもよいが、予備段階として、第２誘電体層８２上に直接フォトレジスト層（不図示）を塗布およびパターニングしてもよい。コンタクト開口部９２，９４，９６をエッチングするために適切なエッチング工程、たとえばＯ２、Ｎ２、またはフッ素含有ガスを用いたＲＩＥ（異方性反応性イオンエッチング）により、第２誘電体層８２、ゲッタリング誘電体層７２、および間隙充填層５２の露出部分を除去する。たとえば、ＩＬＤ０スタックの層８２，７２，５２の誘電材料（たとえば、炭素をドープした酸化膜のエッチングに用いられるアルゴン、ＣＨＦ３、またはＣＦ３などの化学的性質）に対して選択的に一つまたは複数のエッチング工程を用い、エッチング停止層４２の露出部分までエッチングする。一つまたは複数のエッチング工程および／またはアッシング工程を用いて、残渣層を除去してもよい。
図７〜図９は、研磨した間隙充填層５２上方にゲッタリング膜層７２とアンカー層８２を形成した特定の実施形態を示す。これらの層は、平坦化した間隙充填層５２の上方に形成された一つのＰＴＥＯＳ層（不図示）で置き換え可能である。各種実施形態によると、一つのＰＴＥＯＳ層は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせを用いて、リンをドープしたＴＥＯＳの層を等角的に堆積することによって形成される。このようなＰＴＥＯＳ層は比較的濃度が高いため、ゲッタリング機能と後に形成される金属コンタクト部を固定する固定機能とがいずれも得られる。
上記から分かるとおり、別の処理工程を用いて半導体デバイス９０の製造を完成させ、機能性ＮＶＭデバイスとしてもよい。各種フロントエンドプロセス工程（犠牲酸化物の形成、ストリッピング、絶縁領域の形成、ゲート電極の形成、拡張注入、ハロー注入、スペーサの形成、ソース注入／ドレイン注入、アニーリング、シリサイドの形成、および研磨工程）に加え、別のバックエンドプロセス工程を行ってもよい。別のバックエンドプロセス工程としては、たとえばコンタクトプラグの形成および多層間の配線があり、所望の機能を得るために所望の様式でデバイス部品を接続するのに用いられる。このため、デバイス部品製造を完成させる特定の工程シーケンスは、プロセスおよび／または設計要件によって異なってもよい。
図１０は、略均一な厚さのゲッタリング層を有するＩＬＤ０スタックを形成するプロセス１００を例として示すフロー図である。図に示すとおり、このプロセスはライン前工程（ＦＥＯＬ）後を示しており、プラズマ強化窒化物エッチング停止層（ＰＥＮ ＥＳＬ）の堆積など、エッチング停止層の形成によって開始する（ステップ１０１）。次にステップ１０２において、間隙充填誘電体層（たとえば、ＳＡＴＥＯＳ、ＨＤＰ ＰＴＥＯＳ）を堆積することにより、ＩＬＤ０スタックを形成する。このときＣＭＰキャップ層を堆積してもよい。次にステップ１０３において、（たとえば、ＣＭＰ工程により）間隙充填誘電体層を平坦化し、ステップ１０４において、ゲッタリング層（たとえば、ＢＰＴＥＯＳ）を堆積する。さらにステップ１０５において、バリア誘電体層（たとえば、ＰＥＴＥＯＳ）を堆積する。しかし、ステップ１０４，１０６間のバイパス線で示すとおり、バリア誘電体の堆積工程をスキップしてもよい。ＩＬＤ０スタックを形成すると、ＩＬＤ０スタックに対して一つまたは複数のコンタクト開口部をエッチングする（ステップ１０６）。これにより、所望のコンタクト領域上方でエッチング停止層が露出し、これ以降は標準のＢＥＯＬ処理を用いてデバイスを完成してもよい。
上記では、半導体構造上に第１層間誘電体スタックを形成する方法を提供した。一態様において、第１層間誘電体スタックの形成は、半導体構造上に形成した複数のデバイス部品（たとえば、ＮＶＭトランジスタデバイス）の上方に、エッチング停止層（たとえば、プラズマ強化窒化物が堆積された層）を形成することによって行われる。次に、デバイス部品間の領域を充填するために、（たとえば、ＳＡＴＥＯＳ層またはＨＤＰ ＰＴＥＯＳ層を堆積することによって）エッチング停止層の上方に誘電体間隙充填層を形成する。その後、誘電体間隙充填層を（たとえば、ＣＭＰ工程により）略平坦面になるまで平坦化する。誘電体間隙充填層の平坦化を行うとき安定研磨キャップ層および誘電体間隙充填層が平坦化されるよう、平坦化工程前に、誘電体間隙充填層の上方に安定研磨キャップ層を形成してもよい。略平坦面上にＢＰＴＥＯＳ層、ＢＴＥＯＳ層、ＰＴＥＯＳ層、またはそれらの組み合わせを堆積することにより、誘電体ゲッタリング層を形成する。また、誘電体ゲッタリング層の上方に誘電体キャッピング層（たとえば、ＰＥＴＥＯＳ）を形成してもよい。第１層間誘電体スタック（ＩＬＤ０）を形成すると、一つまたは複数のデバイス部品内の一つまたは複数のコンタクト領域の上方にエッチング停止層を露出させるために、誘電体ゲッタリング層と誘電体間隙充填層とを選択的にエッチングしてもよい。さらに、コンタクト領域を露出させるために、露出したエッチング停止層を選択的にエッチングする。
他の態様において、複数のデバイス部品が形成される半導体デバイスを作製する方法およびシステムが提供される。開示のとおり、複数のデバイス部品間の領域を充填するために、複数のデバイス部品の上方に誘電体層を堆積することにより間隙充填層を形成する。デバイス部品を保護するために、間隙充填層の形成前に、複数のデバイス部品の上方にエッチング停止層を形成してもよい。複数のデバイス部品間の領域を充填するために複数のデバイス部品の上方にＳＡＴＥＯＳ層またはＨＤＰをドープしたＴＥＯＳ層を堆積することによって、間隙充填層を部分的に形成してもよい。また間隙充填層は、誘電体層上方に堆積した安定研磨キャップ層を含んでもよい。間隙充填層を（たとえば、化学的機械的研磨工程により平坦化することにより）略平坦面になるまで研磨した後、間隙充填層の略平坦面の上方にゲッタリング層を堆積する。間隙充填層の略平坦面の上方にＢＰＴＥＯＳ層、ＰＴＥＯＳ層、ＢＴＥＯＳ層、またはそれらの組み合わせを堆積することによって、ゲッタリング層を部分的に形成してもよい。たとえば、間隙充填層の略平坦面の上方に一つまたは複数のドープしたＴＥＯＳ層を堆積すること、さらに、一つまたは複数のドープしたＴＥＯＳ層の上方にＴＥＯＳまたはプラズマによるＴＥＯＳのアンカー層を堆積することによりゲッタリング層を形成してもよい。形成後、一つまたは複数のデバイス部品内の一つまたは複数のコンタクト領域を露出させるために、ゲッタリング層と間隙充填層誘電体層とを選択的にエッチングしてもよい。
さらに他の態様において、複数のデバイス部品を被覆するために、また複数のデバイス部品間の領域を充填するために、複数のデバイス部品の上方に平坦化した間隙充填層を形成することにより第１層間誘電体スタックを形成する方法およびシステムが提供される。特定の実施形態において、複数のデバイス部品間の領域を充填するために複数のデバイス部品の上方にＳＡＴＥＯＳ層またはＨＤＰをドープしたＴＥＯＳ層を堆積すること、さらに、ＳＡＴＥＯＳ層またはＨＤＰをドープしたＴＥＯＳ層を略平坦面になるまで研磨することによって、平坦化した間隙充填層を形成してもよい。平坦化した間隙充填層の上方に、一つまたは複数のゲッタリング層を堆積する。これにより、一つまたは複数のゲッタリング層と平坦化した間隙充填層とに対して開口部を選択的にエッチングし、一つまたは複数のデバイス部品内の一つまたは複数のコンタクト領域を露出させてもよい。特定の実施形態においては、平坦化した間隙充填層の上方に一つまたは複数のドープしたＴＥＯＳ層を堆積すること、さらに、一つまたは複数のドープしたＴＥＯＳ層の上方にＴＥＯＳまたはプラズマ強化ＴＥＯＳのアンカー層を堆積することにより、ゲッタリング層を形成する。
本明細書に記載の実施形態は、さまざまな半導体デバイス構造およびその生成方法に関する。しかし、本発明は多様な半導体プロセスおよび／または半導体デバイスに適用可能な本発明の発明態様を示すこれらの実施形態に必ずしも制限されない。たとえば、高アスペクト比（間隔に対する高さ）の構造物間の間隙を充填するために、およびコンタミネーション保護のために、本発明の特定の実施形態を用いてもよい。また本発明の特定の実施形態を、ＭＯＳＦＥＴ、ＤＲＡＭ、ＮＶＭ、またはバイポーラデバイスに限らず、他の種類の半導体デバイスに用いてもよい。本発明は、本明細書の開示から利点を得る当業者に明確な様式かつ異なるが同等の様式で変更および実施が可能である。すなわち、特に上記で開示した実施形態は単に実例であり、本発明に対する制限として解釈されるべきではない。たとえば本発明の方法を、本明細書に明示したもの以外の材料を用いて適用してもよい。また本発明は、本明細書に記載した特定の種類の集積回路に限定されない。したがって、上記の説明は本発明を特定の態様に限定することを意図してはいない。反対に、上記の説明は添付の特許請求の範囲に定義される精神と範囲内の変形例、変更例、および同等物を包含することを意図している。このため、本発明の最大限広範な態様において、本発明の精神および範囲内でさまざまな変更、置換、修正が可能であることを当業者には理解されたい。
特有の実施形態についての利点、他の効果、および問題の解決策について説明しているが、利点、効果、または解決策を生み、より明白にし得る利点、効果、問題の解決策、および要素は、特許請求の範囲の一部または全体で重要な、または必要な、または必須の特徴もしくは要素として構成されるものとする。本明細書において「を含む」、「からなる」という語、およびそれらが変形した語は、非排他的な含有を意図している。すなわち、要素のリストを含むプロセス、方法、物品、または装置はこれらの要素を含むだけでなく、リストに明示していない要素、またはそのようなプロセス、方法、物品、または装置に内在する要素を含んでもよい。

Claims (20)

  1. 半導体構造上に第１層間誘電体を形成するための方法において、
    前記半導体構造上に複数のデバイス部品を形成するデバイス部品形成工程と、
    前記複数のデバイス部品の上方にエッチング停止層を形成するエッチング停止層形成工程と、
    前記複数のデバイス部品の間の領域を充填するために、前記エッチング停止層の上方に誘電体間隙充填層を形成する誘電体間隙充填層形成工程と、
    前記誘電体間隙充填層を略平坦面になるまで平坦化する平坦化工程と、
    前記誘電体間隙充填層の略平坦面の上方に誘電体ゲッタリング層を形成する誘電体ゲッタリング層形成工程と、
    一つまたは複数のデバイス部品内の一つまたは複数のコンタクト領域の上方で前記エッチング停止層を露出させるために、前記誘電体ゲッタリング層と前記誘電体間隙充填層とを選択的にエッチングするエッチング工程と
    を備える方法。
  2. 前記エッチング停止層形成工程は、前記複数のデバイス部品の上方にプラズマ窒化物の層を堆積する工程を備える、請求項１に記載の方法。
  3. 前記誘電体間隙充填層形成工程は、前記複数のデバイス部品の間の領域を充填するために、ＳＡＴＥＯＳ層またはＨＤＰ ＰＴＥＯＳ層を堆積する工程を備える、請求項１に記載の方法。
  4. 前記誘電体間隙充填層形成工程は、前記誘電体間隙充填層を略平坦な面に平坦化するために、化学的機械的研磨工程を使用する工程を備える、請求項１に記載の方法。
  5. 前記誘電体ゲッタリング層形成工程は、可動イオンバリア層を設けるために、誘電体間隙充填層の略平坦面の上方にＢＰＴＥＯＳ層、ＰＴＥＯＳ層、ＢＴＥＯＳ層、またはそれらを組み合わせたものを堆積する工程を含む、請求項１に記載の方法。
  6. 前記誘電体ゲッタリング層を選択的にエッチングする前に、前記誘電体ゲッタリング層の上方に誘電体キャッピング層を形成する誘電体キャッピング層形成工程をさらに備える、請求項１に記載の方法。
  7. 前記誘電体キャッピング層形成工程は、前記誘電体ゲッタリング層の上方にプラズマテトラエチルオルトシリケート（ＰＥＴＥＯＳ）層を堆積する工程を備える、請求項６に記載の方法。
  8. 一つまたは複数のデバイス部品内の一つまたは複数のコンタクト領域を露出させるために、露出した前記エッチング停止層を選択的にエッチングする工程をさらに備える、請求項１に記載の方法。
  9. 前記誘電体間隙充填層を平坦化するときに安定研磨キャップ層と誘電体間隙充填層とが平坦化されるように、前記誘電体間隙充填層の上方に安定研磨キャップ層を形成する安定研磨キャップ層形成工程をさらに備える、請求項１に記載の方法。
  10. 半導体デバイスの製造方法であって、
    半導体構造上に複数のデバイス部品を形成するデバイス部品形成工程と、
    前記複数のデバイス部品の間の領域を充填するために、前記複数のデバイス部品の上方に誘電体層を堆積することによって間隙充填層を形成する間隙充填層形成工程と、
    前記間隙充填層を略平坦面になるまで研磨する間隙充填層研磨工程と、
    前記間隙充填層の略平坦面の上方にゲッタリング層を堆積するゲッタリング層堆積工程と
    を備える、製造方法。
  11. 前記間隙充填層形成工程は、前記誘電体層の上方に安定研磨キャップ層を形成する工程を備える、請求項１０に記載の製造方法。
  12. 前記間隙充填層形成工程は、前記複数のデバイス部品間の領域を充填するために、前記複数のデバイス部品の上方にＳＡＴＥＯＳ層またはＨＤＰをドープしたＴＥＯＳ層を堆積する工程を備える、請求項１０に記載の製造方法。
  13. 前記間隙充填層研磨工程は、化学的機械的研磨工程により前記間隙充填層を平坦化する工程を備える、請求項１０に記載の製造方法。
  14. 前記ゲッタリング層堆積工程は、前記間隙充填層の前記略平坦面の上方に、ＢＰＴＥＯＳ層、ＰＴＥＯＳ層、ＢＴＥＯＳ層、またはそれらを組み合わせたものを堆積する工程を備える、請求項１０に記載の製造方法。
  15. 前記ゲッタリング層形成工程は、
    前記間隙充填層の前記略平坦面の上方に一つまたは複数のドープしたＴＥＯＳ層を堆積する工程と、
    前記一つまたは複数のドープしたＴＥＯＳ層の上方に、ＴＥＯＳまたはプラズマ強化ＴＥＯＳのアンカー層を堆積する工程と
    を備える、請求項１０に記載の製造方法。
  16. 前記間隙充填層の形成前に、前記複数のデバイス部品の上方にエッチング停止層を形成する工程をさらに含む、請求項１０に記載の製造方法。
  17. 一つまたは複数のデバイス部品内の一つまたは複数のコンタクト領域を露出させるために、前記ゲッタリング層と前記間隙充填層とを選択的にエッチングする工程をさらに備える、請求項１０に記載の製造方法。
  18. 第１層間誘電体スタックを形成するための方法であって、
    複数のデバイス部品を被覆するために、かつ前記複数のデバイス部品の間の領域を充填するために、前記複数のデバイス部品の上方に平坦化した間隙充填層を形成する平坦化間隙充填層形成工程と、
    その後、前記平坦化した間隙充填層の上方に一つまたは複数のゲッタリング層を堆積するゲッタリング層堆積工程と、
    その後、一つまたは複数のデバイス部品内の一つまたは複数のコンタクト領域を露出させるために、一つまたは複数のゲッタリング層と前記平坦化間隙充填層とに選択的に開口部をエッチングするエッチング工程と
    を含む方法。
  19. 前記平坦化間隙充填層形成工程は、前記複数のデバイス部品間の領域を充填するために、前記複数のデバイス部品の上方にＳＡＴＥＯＳ層またはＨＤＰをドープしたＴＥＯＳ層を堆積する工程と、
    前記ＳＡＴＥＯＳ層またはＨＤＰをドープしたＴＥＯＳ層を略平坦面になるまで研磨する工程と
    を備える、請求項１８に記載の方法。
  20. 前記ゲッタリング層堆積工程は、前記平坦化した間隙充填層の上方に一つまたは複数のドープしたＴＥＯＳ層を堆積する工程と、
    前記一つまたは複数のドープしたＴＥＯＳ層の上方にＴＥＯＳまたはプラズマ強化ＴＥＯＳのアンカー層を堆積する工程と
    を備える、請求項１８に記載の方法。
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