CN101647105B - 用于制造半导体器件的方法 - Google Patents

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Abstract

描述了一种用于形成具有基本上均匀厚度的保护吸除层(72)的第一层间电介质(ILD0)堆叠的方法和装置。在衬底(31)上形成器件组件(32、33)之后，在PEN ESL的蚀刻停止层(42)上方沉积SATEOS的空隙填充电介质层(52)，并且然后在后续的在平坦化的空隙填充电介质层(52)上沉积BPTEOS的吸除层(72)和覆盖电介质层(82)之前，进行平坦化。一旦形成ILD0堆叠，一个或多个接触开口(92、94、96)被蚀刻穿过该ILD0堆叠，由此在预期的接触区域上方暴露蚀刻停止层(42)。

Description

用于制造半导体器件的方法
技术领域
本发明一般涉及半导体器件领域。在一方面中，本发明涉及用于浮栅或其他半导体器件结构的层间电介质层的制造。 
背景技术
半导体器件典型地包括在衬底上形成的或者在衬底中形成的器件组件(诸如晶体管和电容器)，作为前段制程(FEOL)处理中的一部分。另外，将器件组件连接到外部世界的互连部件(诸如接触、金属线和通孔)被包括作为后段制程(BEOL)集成工艺的一部分，由此在互连部件中以及在互连部件之间形成一个或多个电介质层，用于将互连部件和器件组件电隔离。为了保护半导体器件不受移动离子和其他不期望的杂质的电荷损失/获取效应的影响，BEOL电介质层典型地包括形成所有或一部分第一层间电介质(ILD0)的磷硼正硅酸乙酯(BPTEOS)的层，其有时候也被称为金属前电介质(PMD)。例如，BPTEOS层提供吸除(gettering)功能以帮助保护非易失性存储器(NVM)不受能够影响NVM单元的数据保持性能的移动离子的影响。BPTEOS层还帮助控制半导体晶体管之间的场泄漏，诸如以晶体管阵列形成的那些半导体晶体管之间的场泄漏。 
该种半导体器件的示例是如图1中所示，其描述了半导体器件10，其中，器件组件(诸如，晶体管12、13)被形成在衬底11上或者被形成在衬底11中。在简化示意形式中示出的所描述的器件组件12、13可以表示任何种类的晶体管器件(诸如MOSFET、DRAM或NVM器件)，并且可以使用任何所期望的晶体管制造顺序来形成，所述晶体管制造顺序在衬底11上方形成栅电极和栅电介质层，并且使用在栅电极上的侧壁间隔层以在衬底11中形成源/漏区的至少一部分(未示出)。 利用现有的制造过程，通过在器件组件12、13上方沉积BPTEOS层14来形成吸除层。然而，当沉积不保形时，BPTEOS层14在器件组件12、13的项部形成得更迅速，并且夹断开口，由此在BPTEOS层14中形成空隙区域15。在ILD0层中的空隙的存在能够诱捕在随后处理步骤的过程中产生的移动离子，诸如来自在后续的抛光步骤中使用的化学机械抛光浆液材料和来自其他处理和/或清洗步骤的离子。在器件中移动离子的存在会减小器件的良品率并且降低性能，对于NVM器件而言更是如此。此外，后续的接触形成步骤可以在空隙中产生导电桁条(stringer)(例如，钨桁条)，由此使得两个或者更多个接触一起短路。 
除了引入移动离子之外，后续的抛光步骤还可以减小或消除由BPTEOS层14提供的保护功能。当BPTEOS层14是在ILD0堆叠中包括的膜堆叠的一部分，并且其被抛光以暴露下面半导体器件20的至少一部分时，这将在对ILD0层平坦化时发生，如图2中所示。特别地，当化学机械抛光(CMP)步骤被用于抛光BPTEOS层14时，在一些区域中，CMP抛光速率的变化(如在密集和隔离的区域之间)可以去除或减薄BPTEOS层14，由此，去除了在这些区域中的吸除保护功能。即使抛光仅去除BPTEOS层14的一部分之处，剩余的暴露的BPTEOS层也可以暴露到在BPTEOS层中能够被诱捕的空气中的杂质，由此减小了其吸除的效率。 
因此，需要用于制造无空隙的ILD0层的改善工艺。此外，存在对提供完全的吸除保护和能够有效、有效率且可靠地集成到诸如中段制程的制造工艺中的无空隙ILD0堆叠的需要。还有对提供抵抗移动离子的有效保护、提高器件良品率和/或减小桁条短路形成的ILD0堆叠形成工艺进行改善的需要。还存在对诸如上述的用于克服现有技术的问题的改善半导体工艺和器件的需要。参考附图和以下的详细说明，在回顾本申请的剩余部分之后，对于本领域的技术人员，传统工艺和技术的进一步限制和缺点将变得更加明显。 
附图说明
当结合以下附图，考虑以下的详细说明时，可以理解本发明以及其获得的各种目的、特征和优点，其中： 
图1是在其上形成具有空隙的单层BPTEOS层的半导体器件的部分横截面图； 
图2示出在BPTEOS层平坦化之后的图1的后续处理； 
图3是在其中在衬底上形成NVM器件组件的半导体器件的部分横截面图； 
图4示出在沉积蚀刻停止层之后的图3的后续处理； 
图5示出在沉积利用一个或者多个电介质膜层形成的空隙填充层之后的图4的后续处理； 
图6示出利用化学机械抛光步骤平坦化空隙填充层之后的图5的后续处理； 
图7示出在沉积第一吸除电介质层之后的图6的后续处理； 
图8示出在沉积第二电介质层之后的图7的后续处理； 
图9示出在接触开口被形成为暴露一个或多个器件组件之后的图8的后续处理；以及 
图10是示出用于形成具有基本均匀厚度的吸除层的ILD0堆叠的工艺的流程图。 
应该理解，为了进行简单和清楚的说明，在附图中所示的元件不需要按照比例进行绘制。例如，为了方便和提高清楚性和加强理解，一些元件的尺寸相对于其他元件被放大。此外，如适当考虑地，在附图之中重复附图标记来表示相应或者相似的元件。 
具体实施方式
描述了一种用于在半导体器件上形成第一层间电介质(ILD0)的方法和装置，其中，所述ILD0层包括具有基本上均匀厚度的保护吸除层。在所选的实施例中，通过在半导体器件上方沉积蚀刻停止层(例如，等离子体增强氮化硅)来形成ILD0层，以在后续的接触蚀刻处理 期间保护下面的栅堆叠，并且提供抵抗移动离子的某些保护。为了解决在蚀刻停止层中的潜在缺陷，诸如能够为离子路径迁移提供路径的接缝线，需要更强壮的保护。在各种的实施例中，通过在蚀刻停止层上方首先形成空隙填充层，在ILD0堆叠中提供强壮的吸除保护，其中，所述空隙填充层具有完全覆盖栅并且在半导体器件之间的区域中过度填充的厚度，以便减小或消除空隙或核的形成。空隙填充层可以通过保形地沉积次气压(sub-atmospheric)正硅酸乙酯(SATEOS)或高密度等离子体(HDP)氧化物的电介质层，或者通过使用能够完全填充空隙的任何电介质来形成。如果空隙填充材料具有不期望的高抛光速率，或者不能经受CMP处理，则可以使用适当的电介质材料，诸如掺杂磷的TEOS(PTEOS)，在空隙填充材料上方形成稳定的抛光层。在平坦化空隙填充层或堆叠之后，诸如通过沉积BPTEOS、PTEOS或掺杂硼的TEOS(BTEOS)，在平坦化的空隙填充层或堆叠上方形成吸除层。另外，通过沉积致密电介质层，诸如等离子体增强的TEOS(PETEOS)，在吸除层的上方可以形成附加的电介质。附加的电介质层用作用于吸除膜的盖，以保护吸除膜不受在后续处理期间暴露到大气杂质的影响。致密电介质层还提供结构支撑以锚定后续形成的金属沟槽(例如，铜)，并且还可以提供铜扩散阻挡功能以防止后续形成的铜扩散穿过ILD0层。在利用高密度等离子体(HDP)电介质膜来形成空隙填充层的情况下，因为HDP层提供保护和结构支撑功能，所以对附加的致密电介质层的需要较少。在又一实施例中，利用掺杂了HDP的电介质膜(诸如HDP BPTEOS或HDP PTEOS)和可选的抛光盖层来形成空隙填充层，并且然后利用CMP工艺来进行抛光，使得后续沉积的TEOS金属锚定盖层可以形成在平坦的表面上。如将理解的，可以利用一个或者多个退火工艺步骤来使空隙填充层、吸除层和附加的电介质层中的一个或多个可选地被致密化。通过公开用于形成整体的ILD0堆叠的方法论，其中，在ILD0平坦化步骤之后，形成吸除层(和任何附加的电介质层)，在平坦化的电介质上形成具有良好界面的吸除层，并且其具有基本上均匀厚度，并且没有被抛光掉或暴露。在形成ILD0堆叠层之后，蚀刻接触开口以暴露下面的半导体器件，并且然后 可以利用诸如标准CMOS BEOL处理的任何所期望的后段制程处理来完成该器件。虽然利用公开的技术论和装置，减少或消除在ILD0层中的空隙，并且增强吸除保护，由此，增加了制造良品率，尤其是对于具有较强的接触插塞(contact plug)纵横比的NVM产品而言，但是公开的技术可以用于其中插头的空隙限制良品率的任何产品或者技术。 
现在将参考所附附图，对本发明的各种说明性实施例进行描述。虽然在以下的说明中阐明了各种细节，应该理解的是，在没有这些特定细节的情况下，本发明也可以被实施，并且对于在此描述的本发明可以进行多种实施专用的决定，以实现器件设计者特定的目标，诸如与工艺技术或者设计有关的限制相适应，其将从一个实施方式变化为另一个实施方式。虽然该种发展努力可能是复杂而且是耗时的，但是其通常确保本领域的技术人员从该公开中获益。例如，应该注意的是，在整个详细描述中，材料的特定层将被沉积和去除，以形成所描述的半导体结构。其中，用于沉积或去除该层的特定的程序没有在下文中详述，用于以适当的厚度沉积、去除或以其他方式形成该层的对于本领域的技术人员而言为传统的技术将被包含在内。该细节是众所周知的，并且被认为不需要教导本领域技术人员如何制作或者使用本发明。此外，在不包括每个器件特征或几何形状的情况下，参考半导体器件的简化的横截面图来对选择的方面进行描绘，以避免限制或混淆本发明。通过本领域的技术人员使用该种描述和表示，向本领域的其他技术人员描述和传达他们工作的内容。还应该理解的是，在整个详细的描述中，为了简化和清楚而示出了在附图中的特定元件，并且其不需要按照比例来进行绘制。例如，在附图中一些元件的尺寸可以相对于其他元件被放大，以帮助提高对本发明实施例的理解。 
从图3开始，示出半导体器件30的部分横截面图，在其中晶体管器件组件(诸如MOS、NVM或DRAM器件)32、33被形成在衬底31上。根据被制造的晶体管器件32、33的类型，衬底31可以被实施为体硅衬底；单晶硅(掺杂或未掺杂)；或者包括，例如，Si、SiC、SiGe、 SiGeC、Ge、GaAs、InAs、InP以及其他III-IV族化合物半导体或其的任意组合的任何半导体材料，并且其可以可选地被形成为体处理晶片。此外，衬底31可以被实施为绝缘体上半导体(SOI)结构的顶部半导体层，或者由具有不同晶体取向的体和/或SOI区域组成的混合衬底。 
在图3中所示的简化的器件示例中，每个器件组件32、33是具有沟道区域的非易失性存储器(NVM)器件，在所述沟道区域上方形成NVM栅堆叠，所述NVM栅堆叠包括：第一绝缘或隧道电介质层；在第一层上方形成的浮栅34；在浮栅34上方形成的控制电介质层35(例如，ONO层)；以及在电介质层35上方形成的控制栅36。此外，在NVM栅堆叠32、33的侧面上形成的一个或多个侧壁间隔层37通常用于在衬底31中形成源和漏区(未示出)。虽然浮栅34被示出为由于氧化物侵蚀而在边缘处被抬升，但是这并不是本发明所要求的特征。在操作中，浮栅层34用作在控制栅36和隧道电介质的控制下被充电的电荷存储层。在形成器件组件32、33中，可以使用任何期望的前段制程处理顺序。如将认识到的，除了浮栅器件之外，存在其他类型的NVM器件，包括纳米晶体器件和SONOS(硅-氧化物-氮化物-氧化物-硅)器件。此外，应该理解，器件组件可以表示任何类型的半导体器件组件，诸如MOSFET晶体管、双栅全耗尽绝缘体上半导体(FDSOI)晶体管、NVM晶体管、电容器、二极管或任何其他集成电路组件。 
图4示出在沉积蚀刻停止层42之后，图3之后的半导体器件40的处理，所述蚀刻停止层42可以通过沉积氮化硅来形成，以用作第一移动离子阻挡层。任何所期望的材料可以用于形成蚀刻停止层42，只要在接触孔被开口时该材料保护下面的器件组件32、33免受蚀刻和/或灰化的损害。根据各种实施例，通过使用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其的任意组合沉积等离子体增强氮化硅(SiN)或者碳氮化硅(SiCN)，可以形成蚀刻停止层42。在选择的实施例中，蚀刻停止层42通过沉积大约20-50纳米厚的等离子体增强氮化硅而形成， 但是也可以使用其他的厚度。如此形成的蚀刻停止层42在后续的接触蚀刻工艺中保护下面的器件32、33，并且还提供抵抗移动离子的保护，在这方面而言，氮化硅用作移动离子的阻挡物。然而，在移动离子能够在接缝线44处穿透氮化硅蚀刻停止层42这方面而言，氮化硅层42仅提供用于器件32、33的吸除保护功能的一部分。 
图5示出在蚀刻停止层42上方沉积空隙填充层52之后，图4之后的半导体器件50的处理。沉积的空隙填充层52形成第一层间电介质堆叠的至少一部分，其将在衬底31上形成的器件组件32、33彼此电隔离。如在此所述的，第一层间电介质堆叠(ILD0)利用一个或者多个电介质金属前层间电介质层来形成，包括在器件组件32、33上方形成的厚度为大约500-10000埃的空隙填充层52，但是其他厚度也可以使用。可以使用任何所期望的电介质材料来形成空隙填充层52，虽然，根据各种实施例，通过使用CVD、PECVD、PVD、ALD或任何其的组合沉积二氧化硅或其他电介质材料的保形层，来形成空隙填充层52。在选择的实施例中，用于形成空隙填充层52的材料被选择来完全地填充在器件组件32、33之间的高纵横比区域(诸如，尤其是利用NVM阵列来存在)，使得不形成空隙和金属桁条短路(如上所述)。此外，为了减小或消除在器件组件上方的基本的拓扑变化或者空隙纵横比的问题，如将在下文中所述，沉积的空隙填充层52可以被平坦化为形成ILD0基层，在其上，可以形成一个或多个吸除电介质层(例如，BPTEOS层)。在选择的实施例中，通过沉积至少大约1000-4000埃厚的次气压正硅酸乙酯(SATEOS)来形成空隙填充层52，其足以填充器件组件之间的区域，但是也可以使用其他的厚度。此外或者可替选地，空隙填充层52可以利用低压力TEOS(LPTEOS)CVD、等离子体增强TEOS(PETEOS)、CVD和/或SiOxNy、大气压力TEOS(APTEOS)CVD、HDP BPTEOS或HDP等离子体增强PTEOS来形成。在这一点上，可以利用一个或多个退火工艺步骤来使空隙填充层52致密，但是应理解退火工艺也被应用于在后续的制造工艺中。虽然未示出，但是可以使用诸如PETEOS的适当的电介质材料，在空隙填充层52上方形成稳定 的抛光层。然而，形成的空隙填充层52形成了ILD0基层，其基本上填充器件组件32、33之间的区域，由此减小或消除了空隙或核的形成。此外或者可替选地，沉积足够厚的空隙填充层52，使得后续的抛光步骤将产生基本上平坦的表面，在其上可以形成BPTEOS、BTEOS和/或PTEOS材料的吸除层。 
图6示出在将空隙填充层52平坦化之后，图5之后的半导体器件60的处理。虽然可以使用任何所期望的平坦化工艺，但是根据各种实施例，利用ILD0平坦化工艺来对空隙填充层52进行平坦化，其中，所述ILD0平坦化工艺使用化学机械抛光步骤以在空隙填充层52上形成基本上平坦的表面62。通过使用时控的CMP工艺，在没有去除或暴露蚀刻停止层42的情况下，去除来自空隙填充层52的上部区域的材料。 
图7示出在沉积第一吸除电介质层72之后，图6之后的半导体器件70的处理。可以使用任何所期望的材料来形成吸除电介质层72，只要该材料能够保护下面的层不受移动离子的影响。根据各种实施例，通过使用CVD、PECVD、PVD、ALD或其的任何组合沉积BPTEOS、PTEOS、BTEOS或其的组合的层，可以形成吸除电介质层72。在选择的实施例中，通过沉积厚度为大约10-100纳米，并且更优选的是厚度为20-50纳米的BPTEOS来形成吸除电介质层72，但是也可以使用其他厚度。因为BPTEOS层72可以诱捕移动离子，所以吸除电介质层72有效地用作对移动离子的吸除器，其可以影响诸如NVM存储器的器件的性能。在该点上，可以利用一个或多个的退火工艺步骤来使吸除电介质层72致密，但是应理解，退火工艺还可以应用于后续的制造工艺中。由此形成的吸除电介质层72保护下面的器件32、33不受移动离子的影响。具体的，通过在ILD0平坦化步骤之后沉积吸除膜层72，吸除膜层72被形成为连续的层，其在对移动离子进行吸除过程中更加有效。此外，在空隙填充材料与吸除材料之间的界面得以改善。此外，即使在ILD0平坦化步骤过度地对ILD0堆叠进行平坦化(并且，尤其 是空隙填充层52)，公开的技术产生完整无缺和连续的吸除材料层。 
图8示出在沉积第二或者覆盖电介质层82之后，图7之后的半导体器件80的处理。虽然可以使用任何所期望的材料来形成覆盖电介质层82，但是本发明的各种实施例可以通过使用CVD、PECVD、PVD、ALD或其的组合沉积TEOS的层，来形成覆盖电介质层82。在选择的实施例中，通过沉积厚度为大约500-5000埃，并且更可优选的是厚度为1000埃的PETEOS来形成附加的覆盖电介质层82，但是也可以使用其他厚度。当利用诸如TEOS的致密电介质层来形成时，附加的电介质层82提供支撑结构以锚定后续形成的金属接触区域，并且还可以提供铜扩散阻挡功能以防止后续形成的铜扩散穿过较低的ILD0层。此外，该TEOS盖保护吸除膜不暴露到大气中，其中，该TEOS盖能够暴露到可能减小其作为吸除材料的效率的其他杂质中。 
图9示出在一个或多个接触开口92、94、96被形成为暴露一个或多个器件组件之后，图8之后的半导体器件90的处理。如所示地，穿过ILD0堆叠来蚀刻每个接触开口92、94、96，以暴露在诸如衬底31中形成的源/漏区(未示出)或者在器件组件32、33上的栅电极的下面器件组件的预期接触区域上方的蚀刻停止层42。对于当前技术水平的电路设计，在源/漏区上方的接触开口94具有大约500-3000埃的宽度，更可优选地小于大约2000埃。虽然在未来的生产工艺技术中的纵横比将更高，但是利用在器件组件32、33之间的具有大约3000-8000埃，更可优选的是大约5000埃的高度的典型的ILD0堆叠，对于该种器件的得到的纵横比(高度∶宽度)大于大约1.5到大于4∶1。可以使用任何所期望的光刻和/或选择性蚀刻技术来形成接触开口92、94、96。例如，可以如下地形成接触开口94，通过在其中限定了接触孔(未示出)的吸除电介质层72和/或附加的电介质层82上方沉积和构图保护掩模或光致抗蚀剂层，并且然后通过各向异性蚀刻(例如，反应离子蚀刻)使暴露的ILD0堆叠来形成接触开口94。在另一实施例中，使用三个阶段的蚀刻工艺，其在达到在选择的接触区域(和/或栅电极)上 方形成的蚀刻停止层42之前，去除第二电介质层82、吸除层72以及空隙填充层52的选择部分。作为开始的步骤，可以直接在第二电介质层82上涂覆并构图光致抗蚀剂层(未示出)，虽然也可以使用多层掩模技术来限定接触开口92、94、96的位置。然后，第二电介质层82、吸除电介质层72以及空隙填充层52的暴露部分通过使用诸如，使用O2、N2或者含氟气体的各向异性反应离子蚀刻(RIE)工艺的适当的蚀刻工艺来去除，以蚀刻接触开口92、94、96。例如，对于在ILD0堆叠层82、72、52中的电介质材料(诸如氩、CHF3或CF4的用于蚀刻掺碳的氧化物膜的化学剂)有选择性的一个或多个蚀刻工艺被用于蚀刻穿通到蚀刻停止层42的暴露部分。可以使用一个或多个附加的蚀刻和/或灰化工艺来去除任何保留的层。 
虽然图7-9描述了其中在抛光的空隙填充层52上方形成吸除膜层72和锚定层82的选定实施例，但是这些层可以利用在平坦化的空隙填充层52上方形成的单PETOS层(未示出)来代替。根据各种实施例，单PTEOS层可以通过使用CVD、PECVD、PVD、ALD或其的任意组合沉积掺磷的TEOS的保形层来形成。因为该种PETOS层的相对密度，可以提供吸除和锚定功能，以锚定后续形成的金属接触。 
如将理解的，可以使用附加的处理步骤来完成将半导体器件90变为功能性的NVM器件的制造。除了各种前段处理步骤之外(诸如牺牲氧化物形成、拆模(stripping)、隔离区域形成、栅电极形成、扩展注入、晕轮(halo)注入、间隔层形成、源/漏注入、退火、硅化物形成以及抛光步骤)，还可以执行附加的后段处理步骤，诸如形成接触插塞和多层互连，其用于以期望的方式来连接器件组件，以实现期望的功能性。因而，用于完成器件组件的制造的特定步骤顺序可以根据工艺和/或设计要求而变化。 
图10是示出用于形成具有基本上均匀厚度的吸除层的ILD0堆叠的示例工艺100的流程图。如所示出的，该工艺在前段制程(FEOL) 工艺之后进行，并且开始于形成蚀刻停止层(步骤101)，诸如通过沉积等离子体增强的氮化物蚀刻停止层(PENESL)。接下来，在步骤102，通过沉积空隙填充电介质层(诸如SATEOS、HDP PTEOS等)来形成ILD0堆叠。在该点处，还可以沉积CMP盖层。随后，在步骤103处，对盖填充电介质层进行平坦化(例如，利用CMP工艺)，在步骤104处沉积吸除层(诸如BPTEOS)，并且在步骤105处沉积阻挡电介质层(诸如PETEOS)。然而，如通过步骤104和步骤106之间的旁路线所表示的，可以跳过阻挡电介质沉积步骤。当形成ILD0堆叠时，一个或多个接触开口被蚀刻穿过ILD0堆叠(步骤106)，由此在期望的接触区域上方暴露蚀刻停止层，此后，可以使用标准的BEOL处理来完成该器件。 
至此，应该理解，已经提供了用于在半导体结构上形成第一层间电介质堆叠的方法。在一种形式中，通过在诸如NVM晶体管器件的多个器件组件上方首先形成蚀刻停止层(例如，利用沉积的等离子体增强氮化物)来形成第一层间电介质堆叠，其中，所述器件组件形成在半导体结构上。随后，(诸如通过沉积SATEOS或HDP PTEOS层)在在蚀刻停止层上方形成电介质空隙填充层，以填充在器件组件之间的区域。然后，(例如，利用CMP工艺)对电介质空隙填充层进行平坦化，使其下至基本平坦的表面。在平坦化步骤之前，可以在电介质空隙填充层上方形成稳定的抛光盖层，使得对电介质空隙填充层进行平坦化的同时，对稳定的抛光盖层和电介质空隙填充层进行平坦化。在基本上平坦的表面上，诸如通过沉积BPTEOS、BTEOS或PTEOS层或其的组合，形成电介质吸除层。此外，可以在电介质吸除层上方形成电介质覆盖层(例如，PETEOS)。当形成第一层间电介质堆叠(ILD0)时，电介质吸除层和电介质空隙填充层被选择性地蚀刻成暴露在一个或多个器件组件中的一个或者多个接触区域上方的蚀刻停止层，并且然后，暴露的蚀刻停止层被选择性地蚀刻成暴露接触区域。 
在另一形式中，提供一种用于制造在其上形成多个器件组件的半 导体器件的方法和系统。如所公开的，通过在多个器件组件上方沉积电介质层来形成空隙填充层，以填充在多个器件组件之间的区域。为了保护器件组件，在形成空隙填充层之前，可以在多个器件组件上方形成蚀刻停止层。通过在多个器件组件上方沉积SATEOS或HDP掺杂的TEOS层来部分地形成空隙填充层，以填充在多个器件组件之间的空隙中，并且所述空隙填充层还可以包括在电介质层上方沉积的稳定的抛光盖层。在空隙填充层被抛光下至基本上平坦的表面(例如，通过利用化学机械抛光工艺来对空隙填充层进行平坦化)之后，在空隙填充层的基本上平坦的表面上方沉积吸除层。通过沉积BPTEOS层、PTEOS层或BTEOS层或者其的组合，可以在空隙填充层的基本上平坦的表面上方部分地形成吸除层。例如，吸除层通过以下步骤形成：通过在空隙填充层的基本上平坦的表面上方沉积一个或多个掺杂的TEOS层，并且然后在一个或多个掺杂的TEOS层上方沉积由TEOS或者等离子体增强TEOS形成的锚定层。可以选择性地蚀刻如此形成的吸除层和空隙填充层电介质层，以暴露在一个或多个器件组件中的一个或多个接触区域。 
在另一种形式中，提供一种用于通过以下方式形成第一层间电介质堆叠的方法和系统：通过首先在多个器件组件上方形成平坦化的空隙填充层，以覆盖多个器件组件并且填充在多个器件组件之间的区域。在选择的实施例中，可以通过在多个器件组件上方沉积SATEOS或HDP掺杂的TEOS层，以填充在多个器件组件之间的区域，并且然后将SATEOS或HDP掺杂的TEOS层抛光下至基本上平坦的表面，来形成平坦化的空隙填充层。在平坦的空隙填充层上方，沉积一个或多个吸除层，使得可以在一个或者多个吸除层以及平坦化的空隙填充层中选择性地蚀刻开口，以暴露在一个或者多个器件组件中的一个或多个接触区域。在选择的实施例中，通过在平坦化的空隙填充层上方沉积一个或多个沉积的TEOS层，并且然后在一个或多个沉积的TEOS层上方沉积由TEOS或等离子体增强TEOS形成的锚定层，来形成吸除层。 
虽然在此公开的示例性实施例涉及各种半导体器件结构及其制造方法，但是本发明并不必限制于说明了可应用于各种各样的半导体工艺和/或器件的本发明的发明方面的示例实施例。例如，本发明的选择的实施例可以用于填充在高纵横比(高与间距的比)的部件之间的空隙，并且提供对污染的保护，并且其不限于MOSFET、DRAM、NVM或二极管器件，而是可以利用任何种类的半导体器件。因而，以上公开的具体实施例仅仅是说明性的，并且不应该作为本发明的限制，因为对于根据在此的教导获得利益的本领域的技术人员显而易见的是，可以以不同但是等价的形式来对发明进行修改和实践。例如，可以使用除了在此明确阐明之外的材料来应用本发明的方法论。此外，本发明不限于在此描述的集成电路的任何特定类型。因此，上述描述不旨在将本发明限制在已经阐明的特定形式上，而相反地，因为其可以包括在由所附的权利要求所限定的本发明的精神和范围内，所以其旨在包括这些替选物、修改和等价物，使得本领域的技术人员能够理解，在不脱离本发明的最广泛形式的精神和范围的情况下，可以进行各种的改变、替代和变换。 
相对于特定的实施例，以上已经描述了优势、其他优点和问题的解决方法。然而，优势、优点、问题的解决方法以及能够导致优势、优点或解决方法发生或者变得更加显著的元素不应该被理解为是任何或者所有的权利要求的关键的、必须的或本质的特征或者元素。如在此使用的，术语“包括”或者其的任意变形旨在覆盖非排他性的包含，使得包括一系列元素的工艺、方法、物品或装置不仅仅包含那些元素，而是可以包含没有被明确列出或者对该工艺、方法、物品或装置所固有的其他元素。 

Claims (20)

1.一种在半导体结构上形成第一层间电介质的方法，包括：
在所述半导体结构上形成多个器件组件；
在所述多个器件组件上方形成蚀刻停止层；
在所述蚀刻停止层上方形成电介质空隙填充层，以填充在所述多个器件组件之间的区域；
将所述电介质空隙填充层平坦化下至平坦的表面；
在所述电介质空隙填充层的平坦的表面上方形成电介质吸除层，其中所述电介质吸除层用于保护下面的层不受移动离子的影响；以及
选择性地蚀刻所述电介质吸除层和所述电介质空隙填充层，以在一个或多个所述器件组件中的一个或多个接触区域上方暴露所述蚀刻停止层。
2.根据权利要求1所述的方法，其中，形成蚀刻停止层包括：在所述多个器件组件上方沉积等离子体增强的氮化物层。
3.根据权利要求1所述的方法，其中，形成电介质空隙填充层包括：沉积SATEOS或HDP PTEOS层，以填充在所述多个器件组件之间的区域。
4.根据权利要求1所述的方法，其中，平坦化所述电介质空隙填充层包括：使用化学机械抛光工艺以将所述电介质空隙填充层平坦化下至平坦的表面。
5.根据权利要求1所述的方法，其中，形成电介质吸除层包括：在所述电介质空隙填充层的平坦的表面上方沉积BPTEOS层、PTEOS层或BTEOS层或者其组合，以提供移动离子阻挡层。
6.根据权利要求1所述的方法，进一步包括：在选择性地蚀刻所述电介质吸除层之前，在所述电介质吸除层上方形成电介质覆盖层。
7.根据权利要求6所述的方法，其中，形成电介质覆盖层包括：在所述电介质吸除层上方沉积等离子体增强的正硅酸乙酯(PETEOS)层。
8.根据权利要求1所述的方法，进一步包括：选择性地蚀刻所述暴露的蚀刻停止层，以暴露在一个或多个器件组件中的一个或多个接触区域。
9.根据权利要求1所述的方法，进一步包括：在所述电介质空隙填充层上方形成稳定的抛光盖层，使得在对所述电介质空隙填充层进行平坦化的同时，平坦化所述稳定的抛光盖层和电介质空隙填充层。
10.一种制造半导体器件的方法，包括：
在半导体结构上形成多个器件组件；
通过在所述多个器件组件上方沉积电介质层来形成空隙填充层，以填充在所述多个器件组件之间的区域；
将所述空隙填充层抛光下至平坦的表面；以及
在所述空隙填充层的平坦的表面上方沉积吸除层，其中所述吸除层用于保护下面的层不受移动离子的影响。
11.根据权利要求10所述的方法，其中，形成空隙填充层包括：在所述电介质层上方形成稳定的抛光盖层。
12.根据权利要求10所述的方法，其中，形成空隙填充层包括：在所述多个器件组件上方沉积SATEOS或HDP掺杂的TEOS层，以填充在所述多个器件组件之间的区域。
13.根据权利要求10所述的方法，其中，抛光所述空隙填充层包括：利用化学机械抛光工艺来平坦化所述空隙填充层。
14.根据权利要求10所述的方法，其中，沉积吸除层包括：在所述空隙填充层的平坦的表面上方沉积BPTEOS层、PTEOS层或BTEOS层或者其组合。
15.根据权利要求10所述的方法，其中，沉积吸除层包括：
在所述空隙填充层的平坦的表面上方沉积一个或多个掺杂的TEOS层；以及
在一个或多个掺杂的TEOS层上方沉积由等离子体增强的TEOS形成的锚定层。
16.根据权利要求10所述的方法，进一步包括：在形成所述空隙填充层之前，在所述多个器件组件上方形成蚀刻停止层。
17.根据权利要求10所述的方法，进一步包括：选择性地蚀刻所述吸除层以及所述空隙填充层电介质层，以暴露在一个或多个器件组件中的一个或者多个接触区域。
18.一种形成第一层间电介质堆叠的方法，包括：
在多个器件组件的上方形成平坦化的空隙填充层，以覆盖所述多个器件组件并且填充所述多个器件组件之间的区域；然后
在所述平坦化的空隙填充层上方沉积一个或多个吸除层，其中所述一个或多个吸除层用于保护下面的层不受移动离子的影响；然后
在所述一个或多个吸除层以及所述平坦化的空隙填充层中选择性地蚀刻开口，以暴露在一个或多个器件组件中的一个或多个接触区域。
19.根据权利要求18所述的方法，其中，形成平坦化的空隙填充层包括：
在所述多个器件组件上方沉积SATEOS或HDP掺杂的TEOS层，以填充在所述多个器件组件之间的区域；以及
将所述SATEOS或HDP掺杂的TEOS层抛光下至平坦的表面。
20.根据权利要求18所述的方法，其中，沉积一个或多个吸除层包括：
在所述平坦的空隙填充层上方沉积一个或多个掺杂的TEOS层；以及
在所述一个或多个掺杂的TEOS层上方沉积由TEOS或等离子体增强的TEOS形成的锚定层。
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