KR20100014714A - 비휘발성 메모리를 위한 제1 층간 유전체 스택 - Google Patents

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KR20100014714A
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forming
device components
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올루분미 오. 아데투투
크리스토퍼 비. 헌들레이
폴 에이. 인거솔
크랙 티. 스위프트
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프리스케일 세미컨덕터, 인크.
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Abstract

실질적으로 균일한 두께로 보호 게터링 층(72)을 갖는 제1 층간 유전체(ILD0) 스택을 형성하기 위한 방법 및 장치가 개시된다. 기판(31) 상에 디바이스 컴포넌트들(32, 33)을 형성한 후, SATEOS(52)의 갭 충전 유전체 층은 PEN ESL(42)의 에칭 정지 층 위에 피착되고, 이후 평탄화된 갭 충전 유전체 층(52) 상에 BPTEOS의 게터링 층(72) 및 캡핑 유전체 층(82)을 순차적으로 피착하기 전에 평탄화된다. 일단 ILD0 스택이 형성되면, 하나 이상의 컨택트 개구들(92, 94, 96)은 ILD0 스택을 통해서 에칭됨으로써, 의도된 컨택트 영역들 위에 에칭 정지 층(42)을 노출한다.
디바이스 컴포넌트, 플로팅 게이트, 에칭 정지 층, 반도체 디바이스

Description

비휘발성 메모리를 위한 제1 층간 유전체 스택{A FIRST INTER-LAYER DIELECTRIC STACK FOR NON-VOLATILE MEMORY}
본 발명은 일반적으로 반도체 디바이스 분야에 관한 것이다. 일 양태에서, 본 발명은 플로팅 게이트(floating gate) 또는 다른 반도체 디바이스 구조체에 사용되는 층간 유전체 층들의 제조에 관한 것이다.
반도체 디바이스들은 일반적으로 FEOL(front end of line) 처리의 일부로서 기판 위에 또는 내부에 형성되는 (트랜지스터 및 커패시터와 같은) 디바이스 컴포넌트들을 포함한다. 더욱이, 디바이스 컴포넌트들을 외부 세계와 접속하는 (컨택트들, 금속 선 및 비아들과 같은) 상호접속 피쳐들(interconnect features)은 BEOL(back end of line) 통합 프로세스의 일부로 포함됨으로써, 하나 이상의 유전체 층들은 상호접속 피쳐와 디바이스 컴포넌트들을 전기적으로 절연시킬 목적으로 상호접속 피쳐들 내부 및 그 사이에 형성된다. 이동성 이온의 전하 손실/이득 효과 및 다른 불필요한 불순물로부터 반도체 디바이스들을 보호하기 위해서, BEOL 유전체 층들은 일반적으로 제1 층간 유전체(ILD0)의 전체 또는 일부를 형성하는 BPTEOS(boro-phosphorous tetra-ethyl ortho-silicate) 층을 포함하며, 이는 또한 종종 PMD(pre-metal dielectric)로서 지칭된다. 예를 들면, BPTEOS 층은 게터 링(gettering) 기능을 제공하여 NVM(non-volatile memories) 셀(들)의 데이터 보유 성능에 영향을 줄 수 있는 이동성 이온들의 영향으로부터 NVM을 보호하도록 돕는다. BPTEOS 층은 또한, 트랜지스터 어레이 내에 형성된 것과 같이 반도체 트랜지스터들 사이의 필드 누설(field leakage)을 제어하도록 도울 수 있다.
그러한 반도체 디바이스의 일 예가 도 1에 도시되며, 이것은 (트랜지스터(12, 13)와 같은) 디바이스 컴포넌트들이 기판(11) 상에 또는 내부에 형성되는 반도체 디바이스(10)를 도시한다. 간략화된 개략적 형태로 도시된 디바이스 컴포넌트들(12, 13)은 (MOSFET, DRAM 또는 NVM 디바이스와 같은) 임의 형태의 트랜지스터 디바이스를 나타낼 수 있고, 기판(11) 위에 게이트 전극 및 게이트 유전체 층을 형성하고 게이트 전극 상의 측벽 스페이서를 이용하여 기판(11) 내의 소스/드레인 영역(들)(도시되지 않음)의 적어도 일부를 형성하는 임의의 원하는 트랜지스터 제조 시퀀스를 이용하여 형성될 수 있다. 기존의 제조 프로세스로, 게터링 층은 디바이스 컴포넌트들(12, 13) 위에 BPTEOS 층(14)을 피착함으로써 형성된다. 그러나, 비-등도포성으로(non-conformally) 피착되는 경우, BPTEOS 층(14)은 디바이스 컴포넌트들(12, 13)의 상부에 좀더 두껍게 형성하고, 개구를 핀치 오프(pinch off)함으로써, BPTEOS 층(14) 내에 보이드(void) 영역(15)을 형성한다. ILD0 층 내의 보이드들의 존재는, 후속하는 연마 단계에 사용되는 화학 기계적 연마 슬러리(slurry) 재료 및 다른 처리 및/또는 세정 단계로부터의 이온들과 같은, 후속하는 처리 단계의 과정에서 생성되는 이동성 이온들을 트래핑할 수 있다. 디바이스 내의 이동성 이온의 존재는, 특히 NVM 디바이스에 있어서 디바이스 수율(device yield)을 감소시키고 성능을 나쁘게 할 수 있다. 더욱이, 후속하는 컨택트 형성 단계들은 보이드들 내에 도전성 스트링거(stringer)들(예컨대, 텅스텐 스트링거들)을 생성함으로써, 둘 이상의 컨택트들을 함께 단락할 수 있다.
이동성 이온들을 주입하는 이외에, 후속하는 연마 단계들은 또한 BPTEOS 층(14)에 의해서 제공되는 보호 기능을 감소시키거나 제거할 수 있다. 도 2에 도시된 바와 같이, BPTEOS 층(14)이 ILD0 스택 내에 포함된 막들의 스택의 일부이고 아래 놓이는 반도체 디바이스(20)의 적어도 일부를 노출하도록 연마되는 경우, 이것은 ILD0 층의 평탄화 동안 발생할 수 있다. 특히, CMP(chemical mechanical polish) 단계가 BPTEOS 층(14)을 연마하는데 사용되는 경우, CMP 연마율의 다양성(밀도가 높은 것과 분리된 영역들 사이와 같은)은 일부 영역 내의 BPTEOS 층(14)을 제거하거나 얇게 함으로써, 그러한 영역들 내의 게터링 보호 기능(gettering protective function)을 제거할 수 있다. 연마가 단지 BPTEOS 층(14)의 일부만을 제거하는 경우에도, 남아있는 노출된 BPTEOS 층은 BPTEOS 층에 트래핑될 수 있는 대기 중의 불순물에 노출됨으로써, 그 게터링 효율을 감소시킬 수 있다.
따라서, 보이드가 없는 ILD0 층을 제조하기 위한 개선된 프로세스에 대한 요구가 존재한다. 또한, 완전한 게터링 보호(full gettering protectoin)를 제공하고, 라인 중앙 프로세스(middle of line process)와 같은 제조 프로세스로 효과적이고, 효율적이며 신뢰성 높게 통합될 수 있는 보이드 없는 ILD0 스택에 대한 요구가 있다. 또한, 이동성 이온들에 대해서 효과적인 보호를 제공하고, 디바이스 수율을 개선하고/개선하거나 스트링거 단락의 형성을 감소시킬 개선된 ILD0 스택 형 성 프로세스에 대한 요구가 있다. 또한, 위에서 약술한 바와 같이, 당 업계에서의 문제점들을 극복하기 위한 개선된 반도체 프로세스 및 디바이스들에 대한 요구가 있다. 또한 통상적인 프로세스 및 기술들의 제한 및 불이익은, 후술하는 도면 및 발명의 상세한 설명을 참조하여 본 발명의 나머지 부분을 재검토한 후에, 당업자에게는 명백해질 것이다.
도 1은 보이드를 갖는 단일 층 BPTEOS 층이 형성된 반도체 디바이스의 부분적인 단면도.
도 2는 BPTEOS 층의 평탄화 이후 도 1에 후속하는 처리를 도시하는 도면.
도 3은, NVM 디바이스 컴포넌트들이 기판 상에 형성된 반도체 디바이스의 부분적인 단면도.
도 4는 에칭 정지 층의 피착 후에 도 3에 후속하는 처리를 도시하는 도면.
도 5는, 하나 이상의 유전체 막 층으로 형성된 갭 충전 층의 피착 후 도 4에 후속하는 처리를 도시하는 도면.
도 6은, 갭 충전 층이 화학 기계적 연마 단계에서 평탄화된 후 도 5에 후속하는 처리를 도시하는 도면.
도 7은, 제1 게터링 유전체 층(gettering dielectric layer)의 피착 후에 도 6에 후속하는 처리를 도시하는 도면.
도 8은 제2 유전체 층의 피착 후에 도 7에 후속하는 처리를 도시하는 도면.
도 9는, 컨택트 개구가 하나 이상의 디바이스 컴포넌트를 노출하도록 형성된 후 도 8에 후속하는 처리를 도시하는 도면.
도 10은, 실질적으로 균일한 두께의 게터링 층을 갖는 ILD0 스택을 형성하기 위한 프로세스를 도시하는 흐름도.
본 발명은, 후술하는 상세한 설명이 뒤따르는 도면과 결부하여 고려되는 경우, 이해될 수 있고, 다수의 대상, 형태 및 이점이 얻어질 수 있다.
설명의 간단함과 명료함을 위해서, 도면에 도시된 구성요소들은 반드시 치수에 맞게 그려지지는 않는다. 예를 들면, 일부 구성요소들의 치수는 명확성과 이해를 증진하고 개선하기 위한 목적으로 다른 구성요소에 비해서 과장된다. 또한, 적절한 것으로 고려되는, 참조 부호들은 상응하거나 유사한 구성요소들을 나타내도록 도면에서 반복된다.
반도체 디바이스 상에 제1 층간 유전체(first inter-layer dielectric; ILD0) 층을 형성하기 위한 방법 및 장치가 개시되는데, 여기서 ILD0 층은, 실질적으로 균일한 두께를 갖는 보호적인 게터링 층(protective gettering layer)을 포함한다. 선택된 실시예에서, ILD0 층은 반도체 디바이스 위에 에칭 정지 층(예컨대, 플라즈마 강화(plasma-enhanced) 실리콘 질화물)을 피착함으로써 형성되어서, 후속하는 컨택트 에칭 프로세스(들) 동안 아래에 놓이는 게이트 스택을 보호하고 이동성 이온들에 대해서 약간의 보호를 제공한다. 이온 경로 이동(migration)을 위한 경로들을 제공할 수 있는 심 라인(seam line)과 같은, 에칭 정지 층 내의 전위 결함을 처리하기 위해서는, 보다 강력한(robust) 보호가 요구된다. 다양한 실시예들 에서, 게이트들을 완전히 커버하고 보이드나 코어들의 형성을 감소시키거나 제거하도록 반도체 디바이스들 사이의 영역들을 과충전(overfill)하는 두께까지 에칭 정지 층 위에 갭 충전 층을 먼저 형성함으로써, ILD0 스택 내에 강력한 게터링 보호가 제공된다. 갭 충전 층은, SATEOS(sub-atmospheric tetra-ethyl ortho silicate) 또는 HDP(high density plasma) 산화물의 유전체 층을 등도포성으로 피착하거나, 갭들을 완전히 충전하는 임의의 유전체를 이용함으로써, 형성될 수 있다. 갭 충전재가 바람직하지 않게 높은 연마율을 갖거나 CMP 처리를 견뎌낼 수 없는 경우, 안정적인 연마 층은, PTEOS(phosphorous doped TEOS)와 같은, 적절한 유전체 재료를 이용하여 갭 충전재 위에 형성될 수 있다. 갭 충전 층 또는 스택을 평탄화한 후, 게터링 층은, 예컨대 BPTEOS, PTEOS 또는 BTEOS(boron doped TEOS)의 유전체 층을 피착함으로써, 평탄화된 갭 충전 층 위에 형성된다. 또한, 부가적인 유전체는, PETEOS(plasma enhanced TEOS)와 같은 고밀도 유전체 층을 피착함으로써 게터링 층 위에 형성될 수 있다. 부가적인 유전체 층은 게터링 막이 후속 처리를 하는 동안 대기 불순물에 노출되는 것을 막기 위한, 게터링 막에 대한 캡으로서 작용한다. 고밀도의 유전체 층은 또한 구조적 지지(structural support)를 제공하여 후속하여 형성되는 금속 트렌치(예컨대, Cu)를 고정하고, 또한 구리 확산 장벽(copper diffusion barrier) 기능을 제공하여 후속하여 형성되는 구리를 ILD0 층을 통한 확산으로부터 보호할 수 있다. 갭 충전 층이 HDP(high density plasma) 유전체 막으로 형성되는 경우, HDP 층은 보호 및 구조적 지지 기능을 제공하기 때문에, 부가적인 고밀도 유전체 층에 대한 필요가 적다. 또 다른 실시예에서, 갭 충전 층은 HDP 도핑된 유전체 막(예컨대 HDP BPTEOS 또는 HDP PTEOS) 및 선택적인 연마 캡 층으로 형성된 후 CMP 프로세스로 연마될 수 있어서, 후속하여 피착된 TEOS 금속 고정 캡 층은 평면인 표면 상에 형성될 수 있다. 이해되는 바와 같이, 갭 충전 층, 게터링 층 및 부가적인 유전체 층 중 하나 이상은 선택적으로 하나 이상의 어닐(anneal) 프로세스 단계로 고밀도화될 수 있다. 게터링 층(및 임의의 부가적인 유전체 층)이 ILD0 평탄화 단계 이후 형성되는 통합된 ILD0 스택을 형성하기 위한 방법론을 기술함으로써, 게터링 막은 양호한 인터페이스로 평탄화된 유전체 상에 형성되고 실질적으로 균일한 두께를 가지며, 그것은 연마되거나 노출되지 않는다. ILD0 스택 층들이 형성된 후, 컨택트 개구들이 에칭되어 아래 놓이는 반도체 디바이스(들)를 노출하고, 이후 표준 CMOS BEOL 처리와 같은 임의의 원하는 BEOL 처리가 디바이스를 완성하는데 이용될 수 있다. 개시된 방법론 및 장치를 이용하여, ILD0 층 내의 보이드들이 감소되거나 제거되고 게터링 보호가 개선됨으로써, 특히 적극적인 컨택트 플러그 종횡비(aggressive contact plug aspect ratio)를 갖는 NVM 제품의 경우 제조 수율을 증가시킬 수 있지만, 개시된 기술은, 플러그 내의 보이드들이 수율을 제한하는 어떠한 제품 또는 기술에도 이용될 수 있다.
본 발명의 다양한 예시적인 실시예는 여기서 첨부하는 도면을 참조하여 상세하게 설명될 것이다. 다양한 세부사항들이 이하의 설명에서 기술되는 한편, 본 발명은 이들 특정 세부사항 없이 실행될 수 있고, 예를 들면 처리 기술 또는 설계 관련 제약에 응해서, 디바이스 설계자의 특정한 목표를 달성하도록, 본 명세서에 기술된 발명에 대해서 다수의 구현-특정 결정(implementation-specific decisions)이 이뤄질 수 있으며, 이는 일 구현으로부터 다른 구현으로 변화할 것이 인식될 것이다. 그러한 개발 노력은 복잡하고 시간이 걸리는 것일 수 있지만, 그럼에도 불구하고 본 명세서의 혜택을 받는 당업자를 위해 일상적인 일일 것이다. 예를 들면, 이 상세한 설명을 통해서, 재료의 특정 층들이 피착되고 제거되어 묘사된 반도체 구조체들을 형성한다는 것에 유의한다. 그러한 층들을 피착하거나 제거하기 위한 특정 절차들은 이하에 상세하게 설명되지 않으며, 그러한 층들을 적절한 두께로 피착하고, 제거하거나 또는 형성하기 위한, 당업자에게는 통상적인 기술들이 의도될 것이다. 그러한 세부 사항들이 잘 알려져 있고 당업자들에게 본 발명을 어떻게 만들거나 사용하는지를 반드시 교시해야 한다고 생각되지 않는다. 더욱이, 선택된 양태들은, 본 발명을 제한하거나 애매하게 하는 것을 피하기 위해서 모든 디바이스 특징 또는 구조(geometry)를 포함하지 않고 반도체 디바이스의 간략화된 단면도를 참조하여 묘사된다. 그러한 서술 및 설명은 당업자에 의해서 그들의 업무의 내용을 당업계의 다른 사람들에게 묘사하고 전달하는데 사용된다. 또한, 본 상세한 설명을 통해서, 도면의 특정 구성요소들은 간단함과 명료함을 위해서 도시되며 반드시 치수에 맞게 그려지지는 않는다. 예를 들면, 본 발명의 실시예들의 이해를 돕기 위해서 도면의 일부 구성요소의 치수는 다른 구성요소들에 비해서 과장될 수 있다.
도 3에서 시작하면, (MOS, NVM 또는 DRAM 디바이스와 같은) 트랜지스터 디바이스 컴포넌트들(32, 33)이 기판(31) 상에 형성되는 반도체 디바이스(30)의 부분적인 단면도가 도시된다. 제조될 트랜지스터 디바이스(32, 33)의 형태에 따라서, 기 판(31)은 벌크 실리콘 기판, (도핑되거나 도핑되지 않은) 단일 결정 실리콘, 또는 예를 들면, Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP와 다른 그룹 Ⅲ-Ⅳ 화합물 반도체들 또는 그들의 임의의 조합을 포함하는 임의의 반도체 재료로서 구현될 수 있으며, 선택적으로 벌크 조작 웨이퍼(bulk handling wafer)로서 형성될 수 있다. 더욱이, 기판(31)은 SOI(semiconductor on-insulator) 구조의 상부 반도체 층 또는 상이한 결정 방위를 갖는 벌크 및/또는 SOI 영역들로 구성된 하이브리드 기판으로서 구현될 수 있다.
도 3에 도시된 간략화된 디바이스 예에서, 각 디바이스 컴포넌트들(32, 33)은 제1 절연 또는 터널 유전체 층, 제1 층 위에 형성된 플로팅 게이트(34), 플로팅 게이트(34) 위에 형성된 제어 유전체 층(들)(35)(예컨대, ONO 층), 및 유전체 층(35) 위에 형성된 제어 게이트(36)를 포함하는 NVM(non-volatile memory) 게이트 스택이 그 위에 형성된 채널 영역을 갖는 NVM 디바이스이다. 더욱이, NVM 게이트 스택(32, 33) 측에 형성된 하나 이상의 측벽 스페이서(37)는 일반적으로 기판(31) 내의 소스 및 드레인 영역(도시되지 않음)의 형성에 이용된다. 플로팅 게이트들(34)은 산화물 침식 부분으로부터 에지 상으로 리프팅되는 것으로 도시되지만, 이것은 본 발명의 필요한 특징이 아니다. 동작 시, 플로팅 게이트 층(34)은 제어 게이트(36) 및 터널 유전체의 제어 하에서 충전되는 전하 저장 층으로서 동작한다. 디바이스 컴포넌트들(32, 33)을 형성할 때, 임의의 원하는 FEOL 처리 시퀀스가 이용될 수 있다. 이해되는 바와 같이, 나노크리스탈 디바이스들(nanocrystal device) 및 SONOS(silicon-oxide-nitride-oxide-silicon) 디바이스를 포함하는, 플 로팅 게이트 디바이스 외의 다른 형태의 NVM 디바이스가 있다. 더욱이, 디바이스 컴포넌트들은 MOSFET 트랜지스터, 더블 게이트 FDSOI(fully depleted semiconductor-on-insulator) 트랜지스터, NVM 트랜지스터, 커패시터, 다이오드 또는 임의의 다른 집적 회로 컴포넌트와 같은 임의 형태의 반도체 디바이스 컴포넌트를 나타낼 수 있는 것으로 이해될 것이다.
도 4는, 제1 이동성 이온 장벽층으로서의 역할을 하는 실리콘 질화물을 피착함으로써 형성될 수 있는 에칭 정지 층(42)의 피착 후에 도 3에 후속하는 반도체 디바이스(40)의 처리를 도시한다. 컨택트 홀이 열린 경우 재료가 에칭 및/또는 애쉬 손상(ash damage)으로부터 아래에 놓이는 디바이스 컴포넌트들(32, 33)을 보호하는 한, 원하는 임의의 재료는 에칭 정지 층(42)을 형성하는데 이용될 수 있다. 다양한 실시예들에 따르면, 에칭 정지 층(42)은 CVD(chemical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 또는 그들의 임의의 조합을 이용하여 플라즈마 강화 SiN(silicon nitride) 또는 SiCN(silicon carbonitride)의 층을 피착함으로써 형성될 수 있다. 선택된 실시예에서, 에칭 정지 층(42)은, 다른 두께도 사용될 수 있지만, 플라즈마 강화 실리콘 질화물을 약 20-50 ㎚의 두께로 피착함으로써 형성된다. 따라서 형성되면, 에칭 정지 층(42)이 후속하는 컨택트 에칭 프로세스(들) 동안 아래 놓이는 디바이스들(32, 33)을 보호하고 또한 실리콘 질화물이 이동성 이온에 대한 장벽으로 동작하는 정도까지 이동성 이온들로부터의 보호를 제공한다. 그러나, 이동성 이온들이 심 라인(44)에서 실리콘 질화물 에칭 정지 층을 관통할 수 있는 정도까지, 실리콘 질화물 층(42)은 디바이스들(32, 33)에 대한 게터링 보호 기능의 일부만을 제공한다.
도 5는, 에칭 정지 층(42) 위에 갭 충전 층(52)을 피착한 후, 도 4에 후속하는 반도체 디바이스(50)의 처리를 도시한다. 피착된 갭 충전 층(52)은 기판(31) 상에 형성된 디바이스 컴포넌트들(32, 33)을 서로 전기적으로 분리시키는(isolate) 제1 층간 유전체 스택의 적어도 일부를 형성한다. 본 명세서에 기술된 바와 같이, ILD0(first interlayer dielectric stack)은, 디바이스 컴포넌트들(32, 33) 위에 약 500-10000 옹스트롬 두께로(다른 두께가 사용될 수도 있음) 형성된 갭 충전 층(52)을 포함하여, 하나 이상의 유전체 프리메탈(pre-metal) 층간 유전체 층으로 형성된다. 다양한 실시예에 따르면, CVD, PECVD, PVD, ALD 또는 그들의 임의의 조합을 이용하여 갭 충전 층(52)이 이산화규소 또는 다른 유전체 재료의 컨포멀(conformal) 층을 피착함으로써 형성되지만, 원하는 임의의 유전체 재료가 갭 충전 층(52)을 형성하는데 이용될 수 있다. 선택된 실시예들에서, 갭 충전 층(52)을 형성하는데 사용된 재료는 디바이스 컴포넌트들(32, 33) 사이의 높은 종횡비 영역(예를 들면 특히 NVM 어레이에서 나타남) 내를 완전히 채우도록 선택되어서, 보이드들 및 금속 스트링거 단락(상술함)이 형성되지 않게 한다. 후술되는 바와 같이, 디바이스 컴포넌트들 위에 실질적인 지형적 변화(topographical variations) 또는 갭 종횡비 문제를 감소시키거나 제거하는 것 이외에, 피착된 갭 충전 층(52)은 평탄화되어 하나 이상의 게터링 유전체 층(예컨대, BPTEOS 층)이 형성될 수 있는 ILD0 기저층을 형성한다. 선택된 실시예에서, 갭 충전 층(52)은 SATEOS(sub- atmospheric tetra-ethyl ortho-silicate)를 적어도 약 1000-4000 옹스트롬의 두께(다른 두께도 사용될 수 있음)로 피착함으로써 형성되며, 이는 디바이스 컴포넌트들 사이의 영역을 채우는데 충분하다. 또한 또는 대안적으로, 갭 충전 층(52)은 LPTEOS(low-pressure TEOS) CVD, 플라즈마 강화 TEOS(PETEOS), CVD 및/또는 SiOxNy, 대기압 TEOS(APTEOS)CVD, HDP BPTEOS 또는 HDP 플라즈마 강화 PTEOS로 형성될 수 있다. 이 시점에서, 어닐 프로세스는 또한 실질적으로 제조 프로세스에 적용될 수 있다고 이해될 것이지만, 갭 충전 층(52)은 하나 이상의 어닐 프로세스 단계들로 고밀도화될 수 있다. 도시되지는 않지만, 안정적인 연마층이 PETEOS와 같은 적절한 유전체 재료를 이용하여 갭 충전 층(52) 위에 형성될 수 있다. 그러나 형성되면, 갭 충전 층(52)은 실질적으로 디바이스 컴포넌트들(32, 33) 사이의 영역들을 충전함으로써, 보이드들 또는 코어들의 형성을 감소시키거나 제거하는 ILD0 기저층을 형성한다. 또한 또는 대안적으로, 갭 충전 층(52)은, 후속하는 연마 단계가 BPTEOS, BTEOS 및/또는 PTEOS 재료의 게터링 층이 형성될 수 있는 실질적으로 평면인 표면을 생성할 충분한 두께로 피착된다.
도 6은, 갭 충전 층(52)이 평탄화된 후 도 5에 후속하는 반도체 디바이스(60)의 처리를 도시한다. 다양한 실시예에 따라서, 원하는 임의의 평탄화 프로세스가 사용될 수 있는 한편, 갭 충전 층(52)은 화학 기계적 연마 단계를 사용하는 ILD0 평탄화 프로세스로 평탄화되어 갭 충전 층(52) 상에 실질적으로 평면인 표면(62)을 형성한다. 시간 설정된(timed) CMP 프로세스를 이용함으로써, 갭 충전 층(52)의 상부 영역으로부터의 재료는 또한 에칭 정지 층(42)을 제거하거나 노출하지 않고 제거된다.
도 7은, 제1 게터링 유전체 층(72)의 피착 후 도 6에 후속하는 반도체 디바이스(70)의 처리를 도시한다. 재료가 아래에 놓이는 층들을 이동성 이온들로부터 보호하는 한, 필요한 임의의 재료가 게터링 유전체 층(72)을 형성하는데 이용될 수 있다. 다양한 실시예에 따르면, 게터링 유전체 층(72)은 CVD, PECVD, PVD, ALD 또는 그들의 임의의 조합을 이용하여 BPTEOS, PTEOS, BTEOS 층 또는 그들의 조합을 피착함으로써 형성될 수 있다. 선택된 실시예에서, 게터링 유전체 층(72)은 BPTEOS를 약 10-100 ㎚, 좀더 바람직하게는 20-50 ㎚ 두께(다른 두께도 사용될 수 있음)로 피착함으로써 형성된다. BPTEOS 층(72)은 이동성 이온들을 트랩핑할 수 있기 때문에, 게터링 유전체 층(72)은 NVM 메모리들과 같은 디바이스들의 성능에 영향을 줄 수 있는 이동성 이온에 대한 게터(getter)로서 효과적으로 작용한다. 이 시점에서, 어닐 프로세스가 또한 제조 프로세스에서 후속하여 적용될 수 있는 것으로 이해될 것이지만, 게터링 유전체 층(72)은 하나 이상의 어닐 프로세스 단계에서 고밀도화될 수 있다. 따라서 형성되면, 게터링 유전체 층(72)은 아래에 놓인 디바이스들(32, 33)을 이동성 이온들로부터 보호한다. 좀더 구체적으로, ILD0 평탄화 단계 후에 게터링 막 층(72)을 피착함으로써, 게터링 막 층(72)은 이동성 이온들을 게터링하는데 보다 효과적인 연속 층으로서 형성된다. 또한, 갭 충전 재료와 게터링 재료 사이의 인터페이스가 개선된다. 더욱이, ILD0 평탄화 단계에서 ILD0 스택(및 보다 구체적으로, 갭 충전 층(52))을 과도하게 연마하는 경우라도, 개시된 방법론은 게터링 재료의 손상되지 않고 연속적인 층을 제공한다.
도 8은, 제2 또는 캡핑 유전체 층(82)을 피착한 후에, 도 7에 후속하는 반도체 디바이스(80)의 처리를 도시한다. 필요한 임의의 재료가 캡핑 유전체 층(82)을 형성하는데 사용될 수 있지만, 본 발명의 다양한 실시예는 CVD, PECVD, PVD, ALD 또는 임의의 이들의 조합을 이용하여 TEOS 층을 피착함으로써 캡핑 유전체 층(82)을 형성한다. 선택된 실시예에서, 부가적인 캡핑 유전체 층(82)은 약 500-5000 옹스트롬, 좀더 바람직하게는 1000 옹스트롬의 두께(다른 두께로도 사용될 수 있음)로 PETEOS를 피착함으로써 형성된다. TEOS와 같이 고밀도의 유전체 층으로 형성되는 경우, 부가적인 유전체 층(82)은 구조적 지지를 제공하여 후속하여 형성되는 금속 컨택트 영역들을 고정하고, 또한 구리 확산 장벽 기능을 제공하여 후속하여 형성되는 구리가 더 낮은 ILD0 층(들)을 통해서 확산하는 것을 방지할 수 있다. 더욱이, 이 TEOS 캡은, 게터링 재료로서의 그 효율성을 감소시킬 수 있는 다른 불순물에 노출될 수 있는 분위기에 게터링 막이 노출되는 것을 방지할 수 있다.
도 9는, 하나 이상의 컨택트 개구(92, 94, 96)가 하나 이상의 디바이스 컴포넌트를 노출하도록 형성된 후 도 8에 후속하는 반도체 디바이스(90)의 처리를 도시한다. 도시된 바와 같이, 각 컨택트 개구(92, 94, 96)는, ILD0 스택을 통해서 기판(31)에 형성된 소스/드레인 영역(도시되지 않음) 또는 디바이스 컴포넌트(32, 33) 상의 게이트 전극과 같은, 아래에 놓이는 디바이스 컴포넌트의 의도된 컨택트 영역 위의 에칭 정지 층(42)을 노출시키도록 에칭된다. 최신식의 회로 설계의 경우, 소스/드레인 영역 위의 컨택트 개구(94)는 약 500-3000 옹스트롬의 너비, 좀더 바람직하게는 약 2000 옹스트롬 미만의 너비를 갖는다. 약 3000-8000 옹스트롬, 좀더 바람직하게는 약 5000 옹스트롬의, 디바이스 컴포넌트들(32, 33) 사이의 영역들 내의 높이를 갖는 일반적인 ILD0 스택들을 이용하면, 차세대 프로세스 기술에서 종횡비는 더 높을 것이지만, 그러한 디바이스에 대한 결과적인 종횡비(높이:너비)는 약 1.5 내지 4:1 보다 크다. 필요한 임의의 포토리소그래피(photolithography) 및/또는 선택적인 에칭 기술들은 컨택트 개구(92, 94, 96)를 형성하는데 사용될 수 있다. 예를 들면, 컨택트 개구(94)는, 보호 마스크 또는 포토레지스트 층을 게터링 유전체 층(72) 및/또는 컨택트 홀이 정의된(도시되지 않음) 부가적인 유전체 층(82) 위에 피착하고 패터닝하며, 이후 노출된 ILD0 스택을 이방성 에칭(예컨대, 반응성 이온 에칭(reactive ion etching))하여 컨택트 개구(94)를 형성함으로써 형성될 수 있다. 다른 실시예에서, 선택된 컨택트 영역(및/또는 게이트 전극) 위에 형성된 에칭 정지 층(42)에 도달하기 전에 제2 유전체 층(82), 게터링 층(72), 및 갭 충전 층(52)의 선택된 부분을 제거하는 3 단계 에칭 프로세스가 이용된다. 다층 마스킹 기술이 또한 컨택트 개구들(92, 94, 96)의 위치를 정의하는데 사용될 수 있지만, 예비 단계로서, 포토레지스트 층(도시되지 않음)이 제2 유전체 층(82) 상에 직접 도포되어서 패터닝될 수 있다. 제2 유전체 층(82), 게터링 유전체 층(72) 및 갭 충전 층(52)의 노출된 부분은, 이후 적절한 에천트(etchant) 프로세스, 예를 들면 O2, N2, 또는 불소 함유 가스를 이용하는 이방성 RIE(reactive ion etching) 프로세스를 이용하여, 컨택트 개구들(92, 94, 96)을 에칭함으로써 제거된다. 예를 들면, ILD0 스택 층(82, 72, 52) 내의 (아르곤, CHF3, 또는 탄소 도핑된 산화물 막을 에칭하는데 사용되는 CF4 화학물과 같은) 유전체 재료에 대해서 선택적인 하나 이상의 에칭 프로세스가 에칭 정지 층(42)의 노출된 부분으로 에칭하는데 사용된다. 하나 이상의 부가적인 에칭 및/또는 애쉬 프로세스는 임의의 남아있는 층들을 제거하는데 사용될 수 있다.
도 7 내지 9는 게터링 막 층(72) 및 고정 층(82)이 연마된 갭 충전 층(52) 위에 형성되는 선택된 실시예들을 도시하지만, 이들 층들은 평탄화된 갭 충전 층(52) 위에 형성된 단일 PTEOS 층(도시되지 않음)으로 대체될 수 있다. 다양한 실시예에 따르면, 단일 PTEOS 층은 CVD, PECVD, PVD, ALD 또는 이들의 임의의 조합을 이용하여 인 도핑된(phosphorus doped) TEOS의 컨포멀 층(conformal layer)을 피착함으로써 형성된다. 그러한 PTEOS 층의 상대적인 밀도 때문에, 게터링 및 고정 기능 양쪽 모두를 제공하여 후속하여 형성되는 금속 컨택트들을 고정할 수 있다.
이해되는 바와 같이, 반도체 디바이스(90)의 제조를 완료하여 기능(functioning) NVM 디바이스를 생산하는데 부가적인 처리 단계들이 사용될 수 있다. 다양한 프런트 엔드 처리 단계들(희생 산화물 형성, 스트리핑(stripping), 분리 영역 형성, 게이트 전극 형성, 확장부 임플랜트(extension implant), 헤일로(halo) 임플랜트, 스페이서 형성, 소스/드레인 임플랜트, 어닐링, 실리사이드 형성, 및 연마 단계들과 같은) 이외에, 원하는 방식으로 디바이스 컴포넌트들에 연결 되어 필요한 기능을 얻는데 이용되는 컨택트 플러그들 및 다중 레벨의 상호접속(들)을 형성하는 것과 같은 부가적인 백 엔드 처리 단계들이 실행될 수 있다. 따라서, 디바이스 컴포넌트들의 제조를 완성하는데 사용되는 단계들의 특정 시퀀스는, 프로세스 및/또는 설계 요건에 따라서 변할 수 있다.
도 10은 실질적으로 균일한 두께의 게터링 층을 갖는 ILD0 스택을 형성하기 위한 예시적인 프로세스(100)를 도시하는 흐름도이다. 도시된 바와 같이, 프로세스는, FEOL(front end of line) 처리 후에 픽업하고 PEN ESL(plasma enhanced nitride etch stop layer)을 피착하는 것과 같이, 에칭 정지 층을 형성함으로써(단계 101) 시작한다. 다음으로, 단계 102에서 ILD0 스택은 (SATEOS, HDP PTEOS 등과 같은) 갭 충전 유전체 층을 피착함으로써 형성된다. 이 시점에서, CMP 캡 층이 또한 피착될 수 있다. 다음에, 단계 103에서 갭 충전 유전체 층은 (예컨대, CMP 프로세스로) 평탄화되고, 단계 104에서 (BPTEOS와 같은) 게터링 층이 피착되고, 단계 105에서 (PETEOS와 같은) 장벽 유전체 층이 피착된다. 그러나, 단계 104와 단계 106 사이의 바이패스(bypass) 선으로 표시되는 바와 같이, 장벽 유전체 피착 단계는 스킵될 수 있다. 일단 ILD0 스택이 형성되면, 하나 이상의 컨택트 개구는 ILD0 스택을 통해서 에칭됨으로써(단계 106), 그 후에 표준 BEOL 처리가 디바이스를 완성하는데 사용될 수 있는, 의도된 컨택트 영역 위의 에칭 정지 층을 노출시킨다.
지금까지 반도체 구조체 상에 제1 층간 유전체를 형성하기 위한 방법이 제공되었다는 것이 이해되어야한다. 일 형태에서, 제1 층간 유전체 스택은 먼저, (예컨대, 피착된 플라즈마 강화 질화물을 갖는) 에칭 정지 층을, 반도체 구조체 상에 형성된, NVM 트랜지스터 디바이스와 같은 복수의 디바이스 컴포넌트들 위에 형성함으로써 형성된다. 다음으로, 유전체 갭 충전 층은 (예를 들어, SATEOS 또는 HDP PTEOS 층을 피착함으로써) 에칭 정지 층 위에 형성되어 디바이스 컴포넌트들 사이의 영역을 충전한다. 유전체 갭 충전 층은 이후 실질적으로 평면인 표면으로 (예컨대, CMP 프로세스로) 평탄화된다. 평탄화 단계에 앞서, 안정적인 연마 캡 층이 유전체 갭 충전 층 위에 형성되므로, 유전체 갭 충전 층을 평탄화하는 동안 안정적인 연마 캡 층 및 유전체 갭 충전 층은 평탄화될 수 있다. 실질적으로 평면인 표면 상에서, 유전체 게터링 층은, 예를 들면 BPTEOS, BTEOS 또는 PTEOS 층 또는 그들의 조합을 피착함으로써 형성된다. 더욱이, 유전체 캡핑 층(예컨대, PETEOS)은 유전체 게터링 층 위에 형성될 수 있다. 일단 ILD0(first inter-layer dielectric stack)이 형성되면, 유전체 게터링 층 및 유전체 갭 충전 층은, 하나 이상의 디바이스 컴포넌트 내의 하나 이상의 컨택트 영역 위의 에칭 정지 층을 노출시키도록 선택적으로 에칭된 후, 노출된 에칭 정지 층은 컨택트 영역들을 노출하도록 선택적으로 에칭된다.
다른 형태에서, 그 위에 복수의 디바이스 컴포넌트가 형성된 반도체 디바이스를 제조하기 위한 방법 및 시스템이 제공된다. 기술된 바와 같이, 갭 충전 층은 복수의 디바이스 컴포넌트 위에 유전체 층을 피착함으로써 형성되어 복수의 디바이스 컴포넌트들 사이의 영역을 충전한다. 디바이스 컴포넌트들을 보호하기 위해서, 에칭 정지 층은 갭 충전 층을 형성하기 전에 복수의 디바이스 컴포넌트 위에 형성될 수 있다. 갭 충전 층은 복수의 디바이스 컴포넌트 위에 SATEOS 또는 HDP 도핑 된 TEOS 층을 피착함으로써 부분적으로 형성되어서 복수의 디바이스 컴포넌트들 사이의 영역을 충전할 수 있고, 또한 유전체 층 위에 피착된 안정적인 연마 캡 층을 포함할 수 있다. 갭 충전 층이 실질적으로 평면인 표면으로 연마된 후(예컨대, CMP 프로세스로 갭 충전 층을 평탄화함으로써), 게터링 층은 갭 충전 층의 실질적으로 평면인 표면 위에 피착된다. 게터링 층은 갭 충전 층의 실질적으로 평면인 표면 위에 BPTEOS 층, PTEOS 층 또는 BTEOS 층 또는 그들의 조합을 피착함으로써 부분적으로 형성될 수 있다. 예를 들면, 게터링 층은 갭 충전 층의 실질적으로 평면인 표면 위에 하나 이상의 도핑된 TEOS 층을 피착한 후, 하나 이상의 도핑된 TEOS 층 위에 TEOS 또는 플라즈마 강화 TEOS로 형성된 고정 층을 피착함으로써 형성될 수 있다. 형성된 바와 같이, 게터링 층 및 갭 충전 층 유전체 층은, 하나 이상의 디바이스 컴포넌트 내의 하나 이상의 컨택트 영역을 노출하도록 선택적으로 에칭될 수 있다.
또 다른 형태에서, 먼저 복수의 디바이스 컴포넌트 위에 평탄화된 갭 충전 층을 형성하여 복수의 디바이스 컴포넌트를 커버하고 복수의 디바이스 컴포넌트 사이의 영역들을 충전함으로써 제1 층간 유전체 스택을 형성하기 위한 방법 및 시스템이 제공된다. 선택된 실시예에서, 평탄화된 갭 충전 층은, 복수의 디바이스 컴포넌트 위에 SATEOS 또는 HDP 도핑된 TEOS 층을 피착하여 복수의 디바이스 컴포넌트 사이의 영역을 충전한 후, SATEOS 또는 HDP 도핑된 TEOS 층을 실질적으로 평면인 표면으로 연마함으로써 형성될 수 있다. 평탄화된 갭 충전 층 위에, 하나 이상의 게터링 층이 피착되어서 개구는, 하나 이상의 디바이스 컴포넌트 내의 하나 이 상의 컨택트 영역을 노출하도록 하나 이상의 게터링 층 및 평탄화된 갭 충전 층 내에서 선택적으로 에칭될 수 있다. 선택된 실시예에서, 게터링 층들은, 평탄화된 갭 충전 층 위에 하나 이상의 도핑된 TEOS 층을 피착한 후, 하나 이상의 도핑된 TEOS 층 위에 TEOS 또는 플라즈마 강화 TEOS로 형성된 고정 층을 피착함으로써 형성된다.
본 명세서에 개시된 예시적인 실시예들이 다양한 반도체 디바이스 구조 및 반도체 디바이스 구조를 만들기 위한 방법에 관한 것이지만, 본 발명은 다양한 반도체 프로세스들 및/또는 디바이스들에 적용가능한 본 발명의 독창적인 양태를 도시하는 예시적인 실시예들에 반드시 한정되는 것은 아니다. 예를 들면, 본 발명의 선택된 실시예들은 높은 종횡비(높이 대 간격)의 형태들 사이의 갭들을 충전하여 오염 방지를 제공하는데 사용될 수 있고, MOSFET, DRAM, NVM 또는 바이폴라(bipolar) 디바이스에 한정되지 않지만, 임의 형태의 반도체 디바이스로 사용될 수 있다. 따라서, 본 명세서의 교시를 이용하는 당업자에게는 자명한, 상이하지만 동등한 방식으로 수정되고 실행될 수 있으므로, 상술한 특정 실시예들은 단지 예시적인 것이고 본 발명을 제한하는 것으로 생각되어서는 안된다. 예를 들면, 본 발명의 방법론은 본 명세서에 명시적으로 기술된 것 이외의 재료를 사용하는 것에도 적용될 수 있다. 더욱이, 본 발명은 본 명세서에 기술된 임의의 특정 형태의 집적 회로에 한정되지 않는다. 따라서, 이전의 설명은 기술되는 특정한 형태로 본 발명을 한정하도록 의도하지 않지만, 반면에 첨부된 특허청구범위에 의해서 정의된 본 발명의 취지 및 범위 내에 포함될 수 있는 바와 같이 그러한 대체물, 수정 및 균등 물을 커버하도록 의도되므로 당업자라면 가장 넓은 형태의 본 발명의 취지 및 범위로부터 벗어나지 않고 다양한 변경, 대체 및 개조가 가능하다는 것을 이해해야 한다.
이점, 다른 장점, 및 문제의 해결책이 특정한 실시예에 관해서 위에서 설명되었다. 그러나, 이점, 장점, 문제의 해결책, 및 임의의 이점, 장점, 또는 해결책이 생기거나 좀더 명백해지도록 할 수 있는 임의의 구성요소(들)은 임의의 또는 모든 특허청구범위의 필요하고, 필수적이거나, 본질적인 특징이나 구성요소로서 해석되지 않는다. 본 명세서에 사용된 바와 같이, 용어 "포함하다(comprises)", "포함하는(comprising)", 또는 이들의 임의의 다른 변형은 비 배타적인 포함을 커버하도록 의도되므로, 구성요소들의 리스트를 포함하는 프로세스, 방법, 제품, 또는 장치는 단지 그들 구성요소들만을 포함하지 않지만 그러한 프로세스, 방법, 제품, 또는 장치에 명백하지 않게 열거되거나 그에 고유한 다른 구성요소들을 포함할 수 있다.

Claims (20)

  1. 반도체 구조체 상에 제1 층간 유전체(inter-layer dielectric)를 형성하는 방법으로서,
    상기 반도체 구조체 상에 복수의 디바이스 컴포넌트들을 형성하는 단계와,
    상기 복수의 디바이스 컴포넌트들 위에 에칭 정지 층(etch stop layer)을 형성하는 단계와,
    상기 에칭 정지층 위에 유전체 갭 충전 층(dielectric gap fill layer)을 형성하여 상기 복수의 디바이스 컴포넌트들 사이의 영역들을 충전하는 단계와,
    상기 유전체 갭 충전 층을 실질적으로 평면인 표면으로 평탄화하는 단계와,
    상기 유전체 갭 충전 층의 실질적으로 평면인 표면 위에 게터링 유전체 층(dielectric gettering layer)을 형성하는 단계와,
    하나 이상의 디바이스 컴포넌트들 내의 하나 이상의 컨택트 영역 위의 상기 에칭 정지 층을 노출시키도록 상기 게터링 유전체 층 및 상기 유전체 갭 충전 층을 선택적으로 에칭하는 단계
    를 포함하는 제1 층간 유전체 형성 방법.
  2. 제1항에 있어서,
    에칭 정지 층을 형성하는 단계는 상기 복수의 디바이스 컴포넌트들 위에 플라즈마 강화 질화물(plasma-enhanced nitride) 층을 피착하는 단계를 포함하는 제1 층간 유전체 형성 방법.
  3. 제1항에 있어서,
    유전체 갭 충전 층을 형성하는 단계는 SATEOS 또는 HDP PTEOS 층을 피착하여 상기 복수의 디바이스 컴포넌트들 사이의 영역들을 충전하는 단계를 포함하는 제1 층간 유전체 형성 방법.
  4. 제1항에 있어서,
    상기 유전체 갭 충전 층을 평탄화하는 단계는, 화학 기계적 연마(chemical mechanical polish) 프로세스를 이용하여 상기 유전체 갭 충전 층을 실질적으로 평면인 표면으로 평탄화하는 단계를 포함하는 제1 층간 유전체 형성 방법.
  5. 제1항에 있어서,
    게터링 유전체 층을 형성하는 단계는, 상기 유전체 갭 충전 층의 실질적으로 평면인 표면 위에 BPTEOS 층, PTEOS 층 또는 BTEOS 층 또는 그들의 조합을 피착하여 이동성 이온 장벽 층(mobile ion barrier layer)을 제공하는 단계를 포함하는 제1 층간 유전체 형성 방법.
  6. 제1항에 있어서,
    상기 게터링 유전체 층을 선택적으로 에칭하기 전에 상기 게터링 유전체 층 위에 유전체 캡핑 층(dielectric capping layer)을 형성하는 단계를 더 포함하는 제1 층간 유전체 형성 방법.
  7. 제6항에 있어서,
    유전체 캡핑 층을 형성하는 단계는, 상기 게터링 유전체 층 위에 PETEOS(plasma enhanced tetraethyl orthosilicate) 층을 피착하는 단계를 포함하는 제1 층간 유전체 형성 방법.
  8. 제1항에 있어서,
    하나 이상의 디바이스 컴포넌트들 내의 하나 이상의 컨택트 영역들을 노출시키도록 상기 노출된 에칭 정지 층을 선택적으로 에칭하는 단계를 더 포함하는 제1 층간 유전체 형성 방법.
  9. 제1항에 있어서,
    상기 유전체 갭 충전 층 위에 안정적인 연마 캡 층(stable polish cap layer)을 형성하여, 상기 유전체 갭 충전 층을 평탄화하는 동안 상기 안정적인 연마 캡 층 및 유전체 갭 충전 층이 평탄화되는 단계를 더 포함하는 제1 층간 유전체 형성 방법.
  10. 반도체 디바이스를 제조하는 방법으로서,
    상기 반도체 구조체 상에 복수의 디바이스 컴포넌트들을 형성하는 단계와,
    상기 복수의 디바이스 컴포넌트들 위에 유전체 층을 피착하여 상기 복수의 디바이스 컴포넌트들 사이의 영역들을 충전함으로써 갭 충전 층을 형성하는 단계와,
    상기 갭 충전 층을 실질적으로 평면인 표면으로 연마하는 단계와,
    상기 갭 충전 층의 실질적으로 평면인 표면 위에 게터링 층을 피착하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  11. 제10항에 있어서,
    갭 충전 층을 형성하는 단계는 상기 유전체 층 위에 안정적인 연마 캡 층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  12. 제10항에 있어서,
    갭 충전 층을 형성하는 단계는, 상기 복수의 디바이스 컴포넌트들 위에 SATEOS 또는 HDP 도핑된 TEOS 층을 피착하여 상기 복수의 디바이스 컴포넌트들 사이의 영역들을 충전하는 단계를 포함하는 반도체 디바이스 제조 방법.
  13. 제10항에 있어서,
    상기 갭 충전 층을 연마하는 단계는, 화학 기계적 연마 프로세스를 이용하여 상기 갭 충전 층을 평탄화하는 단계를 포함하는 반도체 디바이스 제조 방법.
  14. 제10항에 있어서,
    게터링 층을 피착하는 단계는, 상기 갭 충전 층의 실질적으로 평면인 표면 위에 BPTEOS 층, PTEOS 층 또는 BTEOS 층 또는 그들의 조합을 피착하는 단계를 포함하는 반도체 디바이스 제조 방법.
  15. 제10항에 있어서,
    게터링 층을 피착하는 단계는,
    상기 갭 충전 층의 실질적으로 평면인 표면 위에 하나 이상의 도핑된 TEOS 층들을 피착하는 단계와,
    상기 하나 이상의 도핑된 TEOS 층들 위에 TEOS 또는 플라즈마 강화 TEOS로 형성된 고정층(anchor layer)을 피착하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  16. 제10항에 있어서,
    상기 갭 충전 층을 형성하기 전에 상기 복수의 디바이스 컴포넌트들 위에 에칭 정지 층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  17. 제10항에 있어서,
    하나 이상의 디바이스 컴포넌트들 내의 하나 이상의 컨택트 영역들을 노출하 도록 상기 게터링 층 및 상기 갭 충전 층 유전체 층을 선택적으로 에칭하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  18. 제1 층간 유전체 스택을 형성하는 방법으로서,
    복수의 디바이스 컴포넌트들 위에 평탄화된 갭 충전 층을 형성하여 상기 복수의 디바이스 컴포넌트들을 커버하고 상기 복수의 디바이스 컴포넌트들 사이의 영역들을 충전하고,
    그 다음에, 상기 평탄화된 갭 충전 층 위에 하나 이상의 게터링 층을 피착하고,
    그 다음에, 하나 이상의 디바이스 컴포넌트들 내의 하나 이상의 컨택트 영역들을 노출하도록 상기 하나 이상의 게터링 층 및 평탄화된 갭 충전 층 내의 개구를 선택적으로 에칭하는 단계
    를 포함하는 제1 층간 유전체 스택 형성 방법.
  19. 제18항에 있어서,
    평탄화된 갭 충전 층을 형성하는 단계는,
    상기 복수의 디바이스 컴포넌트들 위에 SATEOS 또는 HDP 도핑된 TEOS 층을 피착하여 상기 복수의 디바이스 컴포넌트들 사이의 영역들을 충전하는 단계와,
    상기 SATEOS 또는 HDP 도핑된 TEOS 층을 실질적으로 평면인 표면으로 연마하는 단계
    를 포함하는 제1 층간 유전체 스택 형성 방법.
  20. 제18항에 있어서,
    하나 이상의 게터링 층을 피착하는 단계는,
    상기 평탄화된 갭 충전 층 위에 하나 이상의 도핑된 TEOS 층을 피착하는 단계와,
    상기 하나 이상의 도핑된 TEOS 층 위에 TEOS 또는 플라즈마 강화 TEOS로 형성된 고정 층을 피착하는 단계
    를 포함하는 제1 층간 유전체 스택 형성 방법.
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