JP2003282702A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 高温プロセスを要することなく、優れたデバ
イス特性を保持するも、近時におけるゲート長及びゲー
ト電極構造間距離の更なる幅狭化に対応してゲート電極
構造間の充分な埋め込み性を確保する。 【解決手段】 ゲート長が１１０ｎｍ±１５ｎｍ以下
（設計ルールでは１３０ｎｍ以下）、又は隣接するゲー
ト電極構造１３間のアスペクト比（ゲート電極構造１３
の高さとゲート電極構造１３間距離との比）が６以上の
半導体装置において、高密度プラズマＣＶＤ（ＨＤＰ−
ＣＶＤ）法を用い、６５０℃以下の成膜温度で導電性不
純物を含有するＰＳＧ（ＨＤＰ−ＰＳＧ：Phospho Sili
cate Glass）膜を、ゲート電極構造１３を埋め込む層間
絶縁膜１０として形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上にゲ
ート電極を有してなる半導体装置及びその製造方法に関
し、ゲート長及びゲート電極間のアスペクト比の大きい
微細な半導体装置に適用して好適である。
【０００２】
【従来の技術】近時では、半導体装置に対する微細化及
び高集積化の要請が高まっており、ＤＲＡＭ・ロジック
混載型デバイスやロジックデバイスにおいては、ゲート
長及びゲート電極間距離の更なる幅狭化が進行してい
る。これに伴い、層間絶縁膜として通常のシリコン酸化
膜を用いたのではゲート電極間の良好な埋め込み性を得
ることが困難となり、これに替わってＢＰＳＧ（Boro-P
hospho Silicate Glass）膜や高密度プラズマＣＶＤ法
によるＵＳＧ（ＨＤＰ−ＵＳＧ：High Density Plasma-
CVD - Undoped Silicate Glass）膜が用いられるように
なっている。
【０００３】
【発明が解決しようとする課題】ＢＰＳＧ膜は、ゲート
電極を覆い、コンタクト孔形成時のエッチングストッパ
ーとなるシリコン窒化膜とのエッチング選択比が高いと
いう特徴を有している。このＢＰＳＧ膜を層間絶縁膜に
用いれば、ゲート長及びゲート電極間距離の幅狭化に応
じて採用されるＳＡＣ（Self Align Contact）技術に充
分対応することができる。
【０００４】ＢＰＳＧ膜を用いて幅狭化されたゲート電
極間を埋め込む際に、膜成長時にいわゆるスリットボイ
ドが発生する。ゲート電極間にコンタクト孔を形成する
場合には、このスリットボイドにより隣接するコンタク
ト孔間で短絡が生じるため、ＢＰＳＧ膜にメルトリフロ
ーアニールを施すことにより、スリットボイドを消滅さ
せる必要がある。
【０００５】ゲート電極間の幅狭化された半導体装置で
は、その製造プロセスにおいて高温の熱処理が行われる
と、ソース／ドレイン形成時に半導体基板に導入された
不純物がゲート絶縁膜まで拡散し、閾値電圧に特性変動
を来す。更にはこの高温の熱処理により、多結晶シリコ
ンからなるゲート電極に低抵抗化を図るために導入され
た不純物、例えばホウ素（Ｂ）がゲート絶縁膜を突き抜
けてソース／ドレインに拡散してしまう（いわゆるボロ
ン抜け）。これらの不都合を防止することから、製造プ
ロセスの処理温度を６５０℃以下に制御することが必須
となる。しかしながら、ＢＰＳＧ膜のメルトリフローア
ニール工程では、最低でも７００℃、通常８００℃以上
の高温条件を要するため、上記の温度制限の要請からメ
ルトリフローアニールを行うことができず、従ってスリ
ットボイドの除去が不可能となるという問題が発生す
る。
【０００６】他方、ＨＤＰ−ＵＳＧ膜は、その形成時に
ＳｉＨ4，Ｏ2，Ａｒの混合ガスを成長ガスとして用い、
ＢＰＳＧ膜で必須となる成膜後における高温のメルトリ
フローアニール工程が不要であり、上記の温度制限の要
請は満たされる。しかしながらＨＤＰ−ＵＳＧ膜では、
更なる微細化の要請、具体的にはゲート電極間領域のア
スペクト比が６以上の半導体装置に対して、充分な埋め
込み性を確保することが極めて困難であるという問題が
ある。
【０００７】本発明は、前記課題に鑑みてなされたもの
であり、高温プロセスを要することなく、優れたデバイ
ス特性を保持するも、近時におけるゲート長及びゲート
電極構造間距離の更なる幅狭化に対応してゲート電極構
造間の充分な埋め込み性を確保することを可能とする半
導体装置及びその製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
【０００９】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を介して、ゲート長が１１０ｎｍ
以下となるように、少なくとも１本のゲート電極構造を
形成する工程と、前記ゲート電極構造による表面段差を
緩和するように、高密度プラズマＣＶＤ法により６５０
℃以下の成膜温度で導電性不純物を含有するシリコン酸
化膜を形成する工程とを含む。
【００１０】本発明の半導体装置の製造方法の他の態様
は、半導体基板上にゲート絶縁膜を介して、隣接間部位
のアスペクト比が６以上となるように、複数のゲート電
極構造を形成する工程と、前記隣接間部位を埋め込み、
前記ゲート電極構造が埋設されるように、高密度プラズ
マＣＶＤ法により６５０℃以下の成膜温度で導電性不純
物を含有するシリコン酸化膜を形成する工程とを含む。
【００１１】本発明の半導体装置は、半導体基板上にゲ
ート絶縁膜を介して、ゲート長が１１０ｎｍ以下に形成
されてなる少なくとも１本のゲート電極構造と、前記ゲ
ート電極構造による表面段差を緩和するように高密度プ
ラズマＣＶＤ法により形成されてなる導電性不純物を含
有するシリコン酸化膜とを含む。
【００１２】本発明の半導体装置他の態様は、半導体基
板上にゲート絶縁膜を介して、隣接間部位のアスペクト
比が６以上に形成されてなる複数のゲート電極構造と、
前記隣接間部位を埋め込み、前記ゲート電極構造が埋設
されるように、高密度プラズマＣＶＤ法により形成され
てなる導電性不純物を含有するシリコン酸化膜とを含
む。
【００１３】
【発明の実施の形態】−本発明の基本骨子− 先ず、本発明の基本骨子について説明する。ここでは、
例えば図１に示すようなＤＲＡＭ・ロジック混載型デバ
イスを例示する。このデバイスでは、シリコン半導体基
板１に素子分離構造として例えばＳＴＩ（Shallow Tren
ch Isolation）素子分離構造２が形成されて素子領域が
画定されており（図示の例では、左側がメモリセル領域
１１、右側が周辺回路（ロジック）領域１２、各領域１
１，１２のウェル３ａ，３ｂにそれぞれ両側の半導体基
板１にソース／ドレイン４を有してなるゲート電極構造
１３が形成されている。
【００１４】ゲート電極構造１３は、半導体基板１上で
ゲート絶縁膜５を介してゲート電極６及びそのキャップ
絶縁膜７がパターン形成され、更にメモリセル領域では
ゲート電極６及びキャップ絶縁膜７を覆うようにシリコ
ン窒化膜９が、周辺回路領域１２ではゲート電極６及び
キャップ絶縁膜７の側面に、サイドウォール８が形成さ
れ、各領域１１，１２にエッチングストッパー用のシリ
コン窒化膜１４が形成されて構成されている。また、周
辺回路領域１２ではソース／ドレイン上に低抵抗化のた
めのＣｏシリサイド膜１５が形成されている。本例で
は、メモリセル領域１１に複数のゲート電極構造１３が
形成され、ゲート長が１１０ｎｍ±１５ｎｍ以下（設計
ルールでは１３０ｎｍ以下）、又は隣接するゲート電極
構造１３間のアスペクト比（ゲート電極構造１３の高さ
とゲート電極構造１３間距離との比）が６以上の半導体
装置を本発明の主な対象とする。
【００１５】本例では、全領域１１，１２を覆い、メモ
リセル１１では隣接するゲート電極構造１３間を埋め込
むように、層間絶縁膜１０が形成されている。ここでゲ
ート電極構造間とは、本例の場合では隣接するゲート電
極構造１３間におけるシリコン窒化膜１４間のギャップ
のことを言う。
【００１６】本実施形態では、温度制限の要請を満たし
つつ、ゲート長及びゲート電極構造１３間距離の更なる
幅狭化に対応したゲート電極構造１３間における埋め込
み性の確保の要請に応えるため、高密度プラズマＣＶＤ
（ＨＤＰ−ＣＶＤ）法を用い、６５０℃以下の成膜温度
で導電性不純物を含有するシリコン酸化膜、ここではＰ
ＳＧ（ＨＤＰ−ＰＳＧ：Phospho Silicate Glass）膜
を、ゲート電極構造１３を埋め込む層間絶縁膜１０とし
て形成する。
【００１７】ここで、層間絶縁膜１０の成膜時に、Ｈｅ
ガスを含有する成膜ガス、例えばＳｉＨ4／Ｏ2／ＰＨ3
／Ｈｅの混合ガスを用いることにより、埋め込み性の更
なる向上が可能となる。
【００１８】従来の高密度プラズマＣＶＤでは、成膜ガ
スにＡｒガスを含有する混合ガスを用い、バイアスパワ
ーを印加することによるＡｒのスパッタリング効果で埋
め込み性を向上させてきた経緯がある。しかしながら、
半導体デバイスの微細化に伴い、埋め込むべきギャップ
の高アスペクト比が進むにつれ、Ａｒガスが成膜雰囲気
中の平均自由工程を短くし、ギャップのボトムカバレッ
ジを阻害する要因となることが判っている。そこで、成
膜ガスをＡｒよりも小さいＨｅにすることにより、埋め
込みに対する阻害要因を緩和することができ、結果的に
埋め込み性を向上させることが可能となる。
【００１９】また、層間絶縁膜１０としてリンを含有す
るＰＳＧ膜を用いることにより、層間絶縁膜１０のエッ
チングレートが上昇し、コンタクトホール形成時の加工
性の向上に寄与できる。更にこの場合、リンには可動イ
オンのゲッタリング効果があるため、製造プロセスで生
じがちな金属汚染をゲッタリングにより抑止し、デバイ
スの信頼性を向上させることが可能となる。
【００２０】［実験例］ここで、層間絶縁膜としてＨＤ
Ｐ−ＰＳＧ膜を形成するに際して、最適な成膜条件を決
定するために行った各種実験について説明する。以下の
実験では、図２に示すようなＨＤＰ−ＣＶＤ装置を用い
る。
【００２１】このＨＤＰ−ＣＶＤ装置は、コイル１０２
が巻回されてなるセラミック製のチャンバー１０１内
に、半導体基板１１１が載置固定される静電チャック１
０３と、成長ガスを供給するための供給チューブ１０４
と、チャンバー１０１内を所望の真空状態に調節するた
めのターボポンプ１０５とを備えており、静電チャック
１０３には例えば１３．５６ＭＨｚの高周波電源１０６
が、チャンバー１０１には例えば４００ｋＨｚの低周波
電源１０７がそれぞれ設けられている。
【００２２】（実験例１）先ず、ＨＤＰ−ＰＳＧ膜を層
間絶縁膜として用いることによるプラズマダメージの影
響、ここではトランジスタの初期特性である閾値電圧Ｖ
thについて調べた。実験結果を図３に示す。ここで、
（ａ）がアンテナ無し、（ｂ）がアンテナ比２５０の場
合である。６５０℃の温度条件で形成したＨＤＰ−ＰＳ
Ｇ膜（図中、ＢＵＣ：Bias UnClampedで示す。７Ｋが膜
厚７００ｎｍ、２Ｋが膜厚２００ｎｍ）と、成膜にプラ
ズマを用いないＴＥＯＳ−Ｏ3ＮＳＧ（Non-doped-CVD
− Silicate Glass）膜（図中、ＷＪで示す。）とを比
較すると、両者の閾値電圧Ｖthは同等であり、プラズマ
ダメージの影響は見られない。
【００２３】続いて、トランジスタのＱｂｄ特性（ゲー
ト絶縁膜の耐圧特性）について調べた。実験結果を図４
に示す。６５０℃の温度条件で形成したＨＤＰ−ＰＳＧ
膜（ＢＵＣ）はＴＥＯＳ−Ｏ3ＮＳＧ膜（ＷＪ）に比し
てＱｂｄ特性に劣化が見られ、プラズマダメージの影響
が伺える。
【００２４】本発明者は、Ｑｂｄ特性劣化の原因がＨＤ
Ｐ処理の温度条件にあると推察し、Ｑｂｄ特性の向上に
は成膜温度を更に低下させることが必要であると考え
た。そこで、成膜温度を低下させるに好適な具体的手法
として、ＢＣ（Bias Clamped）プロセス、即ち図２に示
すように、半導体基板１１１を静電チャック１０３にク
ランプし、静電チャック１０３に設けられたＨｅ供給機
構１１２により基板裏面にＨｅガスを流してこれを冷却
しながら、ＨＤＰ−ＰＳＧ膜を形成した。この場合、成
膜温度を４５０℃程度まで低下させることができる。
【００２５】上記の成膜条件により約４６０℃で形成し
たＨＤＰ−ＰＳＧ膜（図中、ＢＣ２２５０：Bias Clamp
ed；ＨＦ２２５０Ｗで示す。）は、図３のように閾値電
圧Ｖ thがＴＥＯＳ−Ｏ3ＮＳＧ膜（ＷＪ）と同等である
のみならず、図４のように６５０℃の温度条件で形成し
たＨＤＰ−ＰＳＧ膜（ＢＵＣ）に比してＱｂｄ特性に大
幅な向上が見られる。
【００２６】更に、図５に示すように、バイアスパワー
を２２５０Ｗ（ＢＣ２２５０）から１７５０Ｗ（ＢＣ１
７５０）まで低下させることにより、ＴＥＯＳ−Ｏ3Ｎ
ＳＧ膜（ＷＪ）と同等となるまでＱｂｄ特性を向上させ
ることができる。
【００２７】（実験例２）上述のように、ＢＣプロセス
による成膜温度の低温化によりＱｂｄ特性を改善できる
ことが確認されたが、成膜温度を低温化させることによ
って埋め込み性に若干の劣化が見られることが判った。
具体的には、図６のＳＥＭ（Scanning Electron Micros
cope）写真のように、（ａ）で示す６５０℃の温度条件
で形成したＨＤＰ−ＰＳＧ膜（ＢＵＣ）に比して、
（ｂ）で示す４５０℃の温度条件で形成したＨＤＰ−Ｐ
ＳＧ膜（ＢＣ）ではスリットボイドが若干多く発生して
いる。
【００２８】本発明者は、成膜温度の低温化により劣化
した埋め込み性を回復すべく、成膜チャンバー内におけ
るガス分子の平均自由行程（Mean Free Path）を増加さ
せることを考慮し、ＨＤＰ−ＰＳＧ膜の成膜時における
圧力を低下させることに想到した。具体的には、図６
（ｂ）では成膜圧力を４．７×１０2Ｐａ（３．５ｍＴ
ｏｒｒ）程度したのに対して、他の条件を同等として成
膜圧力を２．７×１０2Ｐａ（２．０ｍＴｏｒｒ）程度
としたところ、図７のＳＥＭ写真に示すように、スリッ
トボイドの発生が見られず、高い埋め込み性が得られる
ことが判った。よって、本発明を適用することにより、
ゲート長が１１０ｎｍ以下（又はゲート電極構造間のア
スペクト比が６以下）の半導体装置に対して、プラズマ
ダメージを懸念することなく、優れた埋め込み性を達成
することが可能となる。
【００２９】−本実施形態による半導体装置の具体的製
造方法− 以下、本実施形態によるＤＲＡＭ・ロジック混載型デバ
イスの製造方法について説明する。図８〜図１２は、本
実施形態によるＤＲＡＭ・ロジック混載型デバイスの製
造方法を工程順に示す概略断面図である。
【００３０】先ず、半導体基板に素子分離構造を形成し
て素子領域を画定する。初めに図８（ａ）に示すよう
に、シリコン半導体基板２１の表面に熱酸化膜２２及び
熱窒化膜２３をそれぞれ膜厚５ｎｍ程度、１００ｎｍ程
度に順次形成する。
【００３１】続いて、図８（ｂ）に示すように、フォト
レジストを用いて熱窒化膜２３をパターニングし、素子
領域となる部位の熱窒化膜２３のみを残す。そして、フ
ォトレジストを灰化除去した後、パターニングされた熱
窒化膜２３をハードマスクとして熱酸化膜２２及び半導
体基板２１をエッチングし、半導体基板２１の素子分離
領域となる部位に深さ３００ｎｍ程度の溝２４を形成す
る。
【００３２】続いて、図８（ｃ）に示すように、溝２４
の内壁面に熱酸化膜２５を膜厚１０ｎｍ程度に形成した
後、溝２４内を埋め込むように、高密度プラズマＣＶＤ
法によりシリコン酸化膜２６を膜厚７００ｎｍ程度に形
成する。ここで、シリコン酸化膜２６の成膜条件として
は、一例として成長ガスをＳｉＨ4／Ｏ2／Ｈｅ＝１５０
／３００／３２５ｓｃｃｍとした。その後、ＣＭＰ（Ch
emical Mechanical Polishing）法により、熱窒化膜２
３をストッパーとしてＨＤＰシリコン酸化膜２６を研磨
して平坦化を行う。その後、リン酸を用いて熱窒化膜２
３を除去する。
【００３３】以上により、半導体基板１の素子分離領域
に形成された溝２４をＨＤＰシリコン酸化膜２６で充填
してなるＳＴＩ素子分離構造５１が形成される。ここで
は、図中左側がメモリセル領域５２、右側が周辺回路
（ロジック）領域５３となる。
【００３４】続いて、図８（ｄ）に示すように、全面に
砒素（Ａｓ）をイオン注入した後、ｐチャネルトランジ
スタとなる部位にのみにホウ素（Ｂ）をイオン注入す
る。これにより、ｎチャネルトランジスタとなる部位に
はｎウェル３０、ｐチャネルトランジスタとなる部位に
は更にｐウェル３１を形成する。
【００３５】続いて、各領域５２，５３の各々に、ゲー
ト電極構造を形成する 先ず、各領域５２，５３の半導体基板１の表面にシリコ
ン酸化膜を形成した後、ＣＶＤ法により多結晶シリコン
膜、シリコン窒化膜をそれぞれ膜厚１６０ｎｍ程度、１
５０ｎｍ程度に順次形成する。そして、フォトレジスト
を用いてシリコン窒化膜、多結晶シリコン膜及びシリコ
ン酸化膜をパターニングし、半導体基板１上でゲート絶
縁膜２７を介し、上面にキャップ絶縁膜２９が形成され
てなるゲート電極２８を形成する。このとき、ゲート電
極２８の設計ルールにおけるゲート長を１３０ｎｍと
し、実際のゲート長が１１０ｎｍ±１５ｎｍ程度となる
ように制御する。
【００３６】続いて、フォトレジストを灰化処理した
後、図９（ａ）に示すように、熱ＣＶＤ法により全面に
シリコン窒化膜３２を膜厚６０ｎｍ程度に形成し、メモ
リセル領域５２をマスクした状態で周辺回路領域５３の
シリコン窒化膜３２を異方性エッチング（エッチバッ
ク）し、周辺回路領域５３におけるゲート電極２８及び
キャップ絶縁膜２９の側面にサイドウォール５４を形成
する。
【００３７】続いて、各領域５２，５３に不純物をイオ
ン注入する。このとき、メモリセル領域５２ではキャッ
プ絶縁膜２９が、周辺回路領域５３ではキャップ絶縁膜
２９及びサイドウォール５４がそれぞれマスクとなり、
ゲート電極２８の両側における半導体基板２１の表層に
ソース／ドレイン３３が形成される。ここで、不純物と
しては、ｎチャネルトランジスタとなる部位には砒素
（Ａｓ）、ｐチャネルトランジスタとなる部位にはホウ
素（Ｂ）とする。
【００３８】続いて、メモリセル領域５２をマスクして
周辺回路領域５３のみにＣｏ膜をスパッタ法により形成
し、急速アニール（ＲＴＡ：Rapid Thermal Anneal）法
により熱処理してソース／ドレイン３３とＣｏ膜を反応
させ、ソース／ドレイン３３上にＣｏシリサイド膜３４
を形成する。このＲＴＡ処理は、Ｎ2が１０（ｌ／分）
の雰囲気にて５００℃で３０秒間行う。
【００３９】続いて、未反応のＣｏ膜を除去した後、図
９（ｂ）に示すように、各領域５２，５３の全面に後述
するコンタクト孔形成時のエッチングストッパーとして
機能するシリコン窒化膜３５を膜厚２５ｎｍ程度に形成
する。シリコン窒化膜３５の形成に際しては、周辺回路
領域５３におけるトランジスタ特性を確保するために成
膜温度の低減を要することから、これを４００℃とし、
成長ガスをＳｉＨ4／ＮＨ3ガスとして平行平板プラズマ
ＣＶＤ装置にて形成する。また、膜厚のばらつきに起因
する局所的なオーバーエッチングを防止するため、シリ
コン窒化膜３５の膜厚を２５ｎｍ程度に確保することが
必須である。
【００４０】本例において、メモリセル領域５２では、
ゲート電極２８、キャップ絶縁膜９、及びシリコン窒化
膜３２，３５からなる構造物をゲート電極構造５５とす
る。このとき一例として、ゲート電極構造５５間距離、
即ち隣接するゲート電極構造５５間のギャップにおける
シリコン窒化膜３５間の距離は５０ｎｍ程度、ゲート電
極構造５５の高さが３００ｎｍ程度であり、当該ギャッ
プのアスペクト比は約６となる。他方、周辺回路領域５
３では、ゲート電極２８、キャップ絶縁膜２９、サイド
ウォール５４及びシリコン窒化膜３５からなる構造物を
ゲート電極構造５６とする。
【００４１】続いて、図９（ｃ）に示すように、前記ギ
ャップを埋め込むように、全面に層間絶縁膜としてＨＤ
Ｐ−ＰＳＧ膜３６を堆積する。このときの成膜条件とし
ては一例として、成長ガスをＳｉＨ4／Ｏ2／ＰＨ3／Ｈ
ｅ＝１０８／２３５／３２／１００ｓｃｃｍ、ＬＦ（４
００ｋＨｚ）／ＨＦ（１３．５６ＭＨｚ）３１００／２
２５０Ｗ、リン濃度を５重量％、成膜温度を６００℃〜
６５０℃とし、半導体基板２１を静電チャックでクラン
プせずに成膜する。その後、ＣＭＰ法によりＨＤＰ−Ｐ
ＳＧ膜３６の上面を平坦化する。
【００４２】続いて、図１０（ａ）に示すように、ＳＡ
Ｃ（Self Align Contact）法により、メモリセル領域５
２のＨＤＰ−ＰＳＧ膜３６に、ゲート電極構造５５間で
ソース／ドレイン３３の表面を露出させるコンタクト孔
５７を形成する。このとき、コンタクト孔５７は、ゲー
ト電極構造５５間距離（ギャップ距離）よりも大きい孔
径の設計ルールで形成されるが、ゲート電極構造５５間
ではシリコン窒化膜３５がエッチングストッパーとなっ
てギャップ距離で規制され、自己整合的にギャップ距離
を孔径とするように形成される。
【００４３】そして、コンタクト孔５７を埋め込むよう
にＤＡＳＩ（Doped Amorphous Silicon）膜を形成し、
ＨＤＰ−ＰＳＧ膜３６をストッパーとしてＣＭＰ法によ
りＤＡＳＩ膜を研磨し、コンタクト孔５７をＤＡＳＩで
充填するＤＡＳＩプラグ３７を形成する。
【００４４】続いて、図１０（ｂ）に示すように、ＨＤ
Ｐ−ＰＳＧ膜３６上にプラズマＣＶＤ法又は熱ＣＶＤ法
によるシリコン酸化膜５８を形成し、ＣＶＤ法によりＴ
ｉ／ＴｉＮからなるグルーレイヤーを形成した後にＣＶ
Ｄ法によりタングステン（Ｗ）膜を形成する。その後、
フォトレジストを用いてＷ膜をパターニングし、ビット
線３８を形成する。そして、ＨＤＰ−ＣＶＤ法により、
ビット線３８を埋め込むようにＵＳＧ膜５９を形成し、
ＣＭＰ法等により表面を平坦化する。
【００４５】続いて、メモリセル領域５２にメモリキャ
パシタを形成する。具体的には、図１１に示すように、
ＵＳＧ膜５９及びシリコン酸化膜５８にＤＡＳＩプラグ
３７と通じるビア孔６１を形成し、ビア孔６１を埋め込
むようにＵＳＧ膜５９上にＤＡＳＩ膜を形成し、このＤ
ＡＳＩ膜をパターニングすることにより、ストレージノ
ード電極６２を形成する。その後、ストレージノード電
極６２を覆うように誘電体膜６３及びＤＡＳＩ膜を順次
形成し、ＤＡＳＩ膜及び誘電体膜６４をパターニング
し、誘電体膜６３を介してストレージノード電極６２を
覆うセルプレート電極６４を形成する。このとき、誘電
体膜６３を介してストレージノード電極６２とセルプレ
ート電極６４とが容量結合するメモリキャパシタ６０が
形成される。そして、ＨＤＰ−ＣＶＤ法により、メモリ
キャパシタ６０を覆うようにＵＳＧ膜６５を形成し、Ｃ
ＭＰ法等により表面を平坦化する。
【００４６】続いて、図１２に示すように、複数種、図
示の例では３種のコンタクト孔（ビア孔）を形成する。
具体的には、先ずＵＳＧ膜６５にセルプレート電極６４
の表面を露出させるビア孔７１と、ＵＳＧ膜６５、ＵＳ
Ｇ膜５９、シリコン酸化膜５８及びＨＤＰ−ＵＳＧ膜３
２にソース／ドレイン３４の表面を露出させるコンタク
ト孔７２とを同時形成する。このとき、以下のような２
段階のエッチングプロセスを行う。第１段階では、成長
ガスとしてＣ4Ｈ8／Ａｒ／Ｏ2ガス＝１０／２００／２
０ｓｃｃｍを用い、２０℃で３０秒間のエッチングを行
う。これにより、ビア孔７１が形成されるとともに、コ
ンタクト孔７２がシリコン酸化膜５８まで開口する。続
く第２段階では、成長ガスとしてＣ4Ｈ8／ＣＨ2Ｆ2／Ａ
ｒ／Ｏ2ガス＝７／５／７００／３ｓｃｃｍを用い、２
０℃で１３０秒間のエッチングを行う。これにより、Ｈ
ＤＰ−ＵＳＧ膜３２がエッチングされ、コンタクト孔７
２が形成される。他方、ビア孔７１についてはセルプレ
ート電極６４がエッチングストッパーとなる。
【００４７】続いて、ＵＳＧ膜６５，５９にビット線３
８の表面を露出させるビア孔７３を形成する。
【００４８】続いて、ビア孔７１，７３及びコンタクト
孔７２を埋め込むように、ＣＶＤ法等によりＷ膜を形成
し、このＷ膜の表面をＣＭＰ法により研磨することによ
り、ビア孔７１，７３及びコンタクト孔７２をＷで充填
するＷプラグ８１，８３，８２が形成される。
【００４９】しかる後、ＵＳＧ膜６７上にＣＶＤ法によ
りＴｉ／ＴｉＮからなるグルーレイヤーを形成した後、
スパッタ法によりアルミニウム（Ａｌ）膜を形成し、こ
のＡｌ膜をパターニングすることにより、Ｗプラグ８
１，８２，８３とそれぞれ接続される各Ａｌ配線８４を
形成し、これらＡｌ配線８４を埋め込むように、プラズ
マＣＶＤ法によりＵＳＧ膜６６を形成する。以上によ
り、ＤＲＡＭ・ロジック混載型デバイスを完成させる。
【００５０】以上説明したように、本実施形態のＤＲＡ
Ｍ・ロジック混載型デバイスによれば、高温プロセスを
要することなく、優れたデバイス特性を保持するも、近
時におけるゲート長及びゲート電極間距離の更なる幅狭
化に対応してゲート電極間の充分な埋め込み性を確保す
ることが可能となる。
【００５１】なお、本発明は上述の実施形態に限定され
るものではなく、ＤＲＡＭ・ロジック混載型デバイスの
みならず、ロジックデバイスやその他諸々のゲート電極
の微細化を要する半導体デバイスに適用して好適であ
る。
【００５２】以下、本発明の諸態様を付記としてまとめ
て記載する。
【００５３】（付記１）半導体基板上にゲート絶縁膜を
介して、ゲート長が１１０ｎｍ以下となるように、少な
くとも１本のゲート電極構造を形成する工程と、前記ゲ
ート電極構造による表面段差を緩和するように、高密度
プラズマＣＶＤ法により６５０℃以下の成膜温度で導電
性不純物を含有するシリコン酸化膜を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
【００５４】（付記２）前記ゲート電極構造をパターン
形成する際に、前記ゲート長の設計ルールを１３０ｎｍ
以下に設定することを特徴とする付記１に記載の半導体
装置の製造方法。
【００５５】（付記３）前記シリコン酸化膜がＰＳＧ膜
であることを特徴とする付記１又は２に記載の半導体装
置の製造方法。
【００５６】（付記４）前記ゲート電極構造を、パター
ン形成された前記ゲート電極を絶縁膜で覆うように形成
し、前記ゲート電極構造が埋設されるように、前記シリ
コン酸化膜を形成することを特徴とする付記１〜３のい
ずれか１項に記載の半導体装置の製造方法。
【００５７】（付記５）隣接する前記ゲート電極構造間
のアスペクト比が６以上であることを特徴とする付記１
〜４のいずれか１項に記載の半導体装置の製造方法。
【００５８】（付記６）高密度プラズマＣＶＤ法により
前記シリコン酸化膜を形成する際に、Ｈｅガスを含有す
る成長ガスを用いることを特徴とする付記１〜５のいず
れか１項に記載の半導体装置の製造方法。
【００５９】（付記７）前記シリコン酸化膜を形成する
際に、前記半導体基板の裏面にＨｅガスを流し、前記成
膜温度を制御することを特徴とする付記１〜６のいずれ
か１項に記載の半導体装置の製造方法。
【００６０】（付記８）前記シリコン酸化膜を形成する
際に、成膜圧力を０．４７Ｐａ以下とすることを特徴と
する付記１〜７のいずれか１項に記載の半導体装置の製
造方法。
【００６１】（付記９）半導体基板上にゲート絶縁膜を
介して、隣接間部位のアスペクト比が６以上となるよう
に、複数のゲート電極構造を形成する工程と、前記隣接
間部位を埋め込み、前記ゲート電極構造が埋設されるよ
うに、高密度プラズマＣＶＤ法により６５０℃以下の成
膜温度で導電性不純物を含有するシリコン酸化膜を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
【００６２】（付記１０）前記シリコン酸化膜がＰＳＧ
膜であることを特徴とする付記９に記載の半導体装置の
製造方法。
【００６３】（付記１１）前記ゲート電極構造を、パタ
ーン形成された前記ゲート電極を絶縁膜で覆うように形
成し、前記ゲート電極構造が埋設されるように、前記シ
リコン酸化膜を形成することを特徴とする付記９又は１
０に記載の半導体装置の製造方法。
【００６４】（付記１２）高密度プラズマＣＶＤ法によ
り前記シリコン酸化膜を形成する際に、Ｈｅガスを含有
する成長ガスを用いることを特徴とする付記９〜１１の
いずれか１項に記載の半導体装置の製造方法。
【００６５】（付記１３）前記シリコン酸化膜を形成す
る際に、前記半導体基板の裏面にＨｅガスを流し、前記
成膜温度を制御することを特徴とする付記９〜１２のい
ずれか１項に記載の半導体装置の製造方法。
【００６６】（付記１４）前記シリコン酸化膜を形成す
る際に、成膜圧力を０．４７Ｐａ以下とすることを特徴
とする付記９〜１３のいずれか１項に記載の半導体装置
の製造方法。
【００６７】（付記１５）半導体基板上にゲート絶縁膜
を介して、ゲート長が１１０ｎｍ以下に形成されてなる
少なくとも１本のゲート電極構造と、前記ゲート電極構
造による表面段差を緩和するように高密度プラズマＣＶ
Ｄ法により形成されてなる導電性不純物を含有するシリ
コン酸化膜とを含むことを特徴とする半導体装置。
【００６８】（付記１６）前記シリコン酸化膜がＰＳＧ
膜であることを特徴とする付記１５に記載の半導体装
置。
【００６９】（付記１７）前記ゲート電極構造は、ゲー
ト電極が絶縁膜で覆われてなるものであることを特徴と
する付記１５又は１６に記載の半導体装置。
【００７０】（付記１８）隣接する前記ゲート電極構造
間のアスペクト比が６以上であることを特徴とする付記
１５〜１７のいずれか１項に記載の半導体装置。
【００７１】（付記１９）半導体基板上にゲート絶縁膜
を介して、隣接間部位のアスペクト比が６以上に形成さ
れてなる複数のゲート電極構造と、前記隣接間部位を埋
め込み、前記ゲート電極構造が埋設されるように、高密
度プラズマＣＶＤ法により形成されてなる導電性不純物
を含有するシリコン酸化膜とを含むことを特徴とする半
導体装置。
【００７２】（付記２０）前記シリコン酸化膜がＰＳＧ
膜であることを特徴とする付記１９に記載の半導体装
置。
【００７３】（付記２１）前記ゲート電極構造は、ゲー
ト電極が絶縁膜で覆われてなるものであることを特徴と
する付記１９又は２０に記載の半導体装置。
【００７４】
【発明の効果】本発明によれば、高温プロセスを要する
ことなく、優れたデバイス特性を保持するも、近時にお
けるゲート長及びゲート電極構造間距離の更なる幅狭化
に対応してゲート電極構造間の充分な埋め込み性を確保
することが可能となる。
【図面の簡単な説明】
【図１】本実施形態のＤＲＡＭ・ロジック混載型デバイ
スの主要構成を示す概略断面図である。
【図２】本実施形態で用いるＨＤＰ−ＣＶＤ装置を示す
模式図である。
【図３】成膜されたＨＤＰ−ＰＳＧ膜の閾値電圧特性を
ＴＥＯＳ−Ｏ3ＮＳＧとの比較に基づいて示す特性図で
ある。
【図４】成膜されたＨＤＰ−ＰＳＧ膜のＱｂｄ特性をＴ
ＥＯＳ−Ｏ3ＮＳＧとの比較に基づいて示す特性図であ
る。
【図５】低バイアスパワーで成膜されたＨＤＰ−ＰＳＧ
膜のＱｂｄ特性をＴＥＯＳ−Ｏ 3ＮＳＧとの比較に基づ
いて示す特性図である。
【図６】成膜されたＨＤＰ−ＰＳＧ膜の埋め込み性を示
す顕微鏡（ＳＥＭ）写真である。
【図７】成膜されたＨＤＰ−ＰＳＧ膜の埋め込み性を示
す顕微鏡（ＳＥＭ）写真である。
【図８】本実施形態によるＤＲＡＭ・ロジック混載型デ
バイスの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本実施形態によるＤＲＡＭ・
ロジック混載型デバイスの製造方法を工程順に示す概略
断面図である。
【図１０】図９に引き続き、本実施形態によるＤＲＡＭ
・ロジック混載型デバイスの製造方法を工程順に示す概
略断面図である。
【図１１】図１０に引き続き、本実施形態によるＤＲＡ
Ｍ・ロジック混載型デバイスの製造方法を示す概略断面
図である。
【図１２】図１１に引き続き、本実施形態によるＤＲＡ
Ｍ・ロジック混載型デバイスの製造方法を示す概略断面
図である。
【符号の説明】
１，２１，１１１ シリコン半導体基板 ２，５１ ＳＴＩ素子分離構造 ３ａ，３ｂ ウェル ４，３３ ソース／ドレイン ５，２７ ゲート絶縁膜 ６，２８ ゲート電極 ７，２９ キャップ絶縁膜 ８ サイドウォール ９，１４，３２，３５ シリコン窒化膜 １０ 層間絶縁膜 １１，５２ メモリセル領域 １２，５３ 周辺回路（ロジック）領域 １３，５５，５６ ゲート電極構造 １５，３４ Ｃｏシリサイド膜 ２２，２５ 熱酸化膜 ２３ 熱窒化膜 ２４ 溝 ２６，５８ シリコン酸化膜 ３０ ｎウェル ３１ ｐウェル ３６ ＨＤＰ−ＰＳＧ膜 ３７ ＤＡＳＩプラグ ３８ ビット線 ５４ サイドウォール ５７，７２ コンタクト孔 ５９，６５，６６ ＵＳＧ膜 ６０ メモリキャパシタ ６１，７１，７３ ビア孔 ６２ ストレージノード電極 ６３ 誘電体膜 ６４ セルプレート電極 ８１，８２，８３ Ｗプラグ ８４ Ａｌ配線 １０１ チャンバー １０２ コイル １０３ 静電チャック １０４ 供給チューブ １０５ ターボポンプ １０６ 高周波電源 １０７ 低周波電源 １１２ Ｈｅ供給機構
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３０１Ｆ ５Ｆ０８３ 27/092 27/10 ６２１Ｂ ５Ｆ１４０ 27/10 ４６１ 27/08 ３２１Ｄ 27/108 29/78 ３０１Ｇ 29/78 Ｆターム(参考） 4M104 AA01 BB01 BB18 BB20 CC05 DD04 DD19 DD26 DD37 DD75 DD84 EE15 FF14 GG09 GG10 GG16 HH13 5F033 HH04 HH08 HH18 HH19 HH33 JJ05 JJ19 KK01 KK25 MM07 PP06 PP15 QQ08 QQ09 QQ10 QQ25 QQ37 QQ48 QQ58 QQ65 QQ70 RR06 RR14 SS15 TT08 VV06 VV16 WW00 WW01 WW03 XX02 5F045 AA08 AB35 AC01 AC11 AC17 AC19 AD10 AF03 BB01 BB07 CB05 EB02 EH11 EH20 GH10 5F048 AB01 AB03 AC03 BA01 BB05 BB08 BB12 BE02 BE03 BF02 BF06 BF07 BF11 BF12 BF16 BG14 DA27 5F058 BA09 BC05 BF07 BF23 BF29 BF37 BF39 BF80 BH20 BJ02 5F083 AD21 AD48 AD49 AD56 GA27 JA19 JA33 JA35 JA36 JA39 JA53 JA56 MA06 MA17 MA20 NA01 PR03 PR21 PR29 PR34 PR40 PR41 PR43 PR44 PR45 PR53 PR54 PR55 ZA12 5F140 AA14 AA15 AB03 AC32 BA01 BF01 BF04 BG08 BG14 BG22 BG28 BG50 BG52 BJ01 BJ04 BJ08 BJ27 BK13 BK27 BK35 CA02 CA06 CB04 CC05 CC13 CC14 CC20 CE07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を介して、
    ゲート長が１１０ｎｍ以下となるように、少なくとも１
    本のゲート電極構造を形成する工程と、 前記ゲート電極構造による表面段差を緩和するように、
    高密度プラズマＣＶＤ法により６５０℃以下の成膜温度
    で導電性不純物を含有するシリコン酸化膜を形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ゲート電極構造をパターン形成する
    際に、前記ゲート長の設計ルールを１３０ｎｍ以下に設
    定することを特徴とする請求項１に記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記シリコン酸化膜がＰＳＧ膜であるこ
    とを特徴とする請求項１又は２に記載の半導体装置の製
    造方法。
  4. 【請求項４】 隣接する前記ゲート電極構造間のアスペ
    クト比が６以上であることを特徴とする請求項１〜３の
    いずれか１項に記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板上にゲート絶縁膜を介して、
    隣接間部位のアスペクト比が６以上となるように、複数
    のゲート電極構造を形成する工程と、 前記隣接間部位を埋め込み、前記ゲート電極構造が埋設
    されるように、高密度プラズマＣＶＤ法により６５０℃
    以下の成膜温度で導電性不純物を含有するシリコン酸化
    膜を形成する工程とを含むことを特徴とする半導体装置
    の製造方法。
  6. 【請求項６】 前記シリコン酸化膜がＰＳＧ膜であるこ
    とを特徴とする請求項５に記載の半導体装置の製造方
    法。
  7. 【請求項７】 半導体基板上にゲート絶縁膜を介して、
    ゲート長が１１０ｎｍ以下に形成されてなる少なくとも
    １本のゲート電極構造と、 前記ゲート電極構造による表面段差を緩和するように高
    密度プラズマＣＶＤ法により形成されてなる導電性不純
    物を含有するシリコン酸化膜とを含むことを特徴とする
    半導体装置。
  8. 【請求項８】 前記シリコン酸化膜がＰＳＧ膜であるこ
    とを特徴とする請求項７に記載の半導体装置。
  9. 【請求項９】 半導体基板上にゲート絶縁膜を介して、
    隣接間部位のアスペクト比が６以上に形成されてなる複
    数のゲート電極構造と、 前記隣接間部位を埋め込み、前記ゲート電極構造が埋設
    されるように、高密度プラズマＣＶＤ法により形成され
    てなる導電性不純物を含有するシリコン酸化膜とを含む
    ことを特徴とする半導体装置。
  10. 【請求項１０】 前記シリコン酸化膜がＰＳＧ膜である
    ことを特徴とする請求項９に記載の半導体装置。
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