JP2005203471A

JP2005203471A - 半導体装置の製造方法

Info

Publication number: JP2005203471A
Application number: JP2004006497A
Authority: JP
Inventors: Takamichi Tanikuni; 敬理谷國
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-01-14
Filing date: 2004-01-14
Publication date: 2005-07-28

Abstract

【課題】半導体基板上に既にゲート酸化膜が形成されている場合、プラズマＣＶＤ法によるＳＴＩの形成時に、ゲート酸化膜がプラズマダメージを受けることのないような半導体装置の製造方法を提供する。
【解決手段】基板１１上にゲート酸化膜１２を形成し、ゲート酸化膜１２上にゲート電極１３を形成し、基板１１内に分離溝１５を形成し、分離溝１５内にデバイス分離用酸化膜１６を、基板温度を２００℃以上５００℃未満の条件に設定した状態で、プラズマＣＶＤ法により埋め込んでＳＴＩ構造を形成する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板上に既にゲート酸化膜（トンネル酸化膜）が形成されている場合に、ＳＴＩ（シャロー・トレンチ・アイソレーション）の形成をプラズマダメージなしに行う半導体装置の製造方法に関する。

図４を参照して、第１の従来技術のＳＴＩ構造について説明する。

Ｓｉ基板（シリコン基板）４１内には、分離溝４２が形成されている。また、Ｓｉ基板４１上には、ＳｉＮ（窒化シリコン）４３が形成されている。そして、分離溝４２内に、プラズマ酸化膜４４が埋め込まれてＳＴＩ構造が形成される。

第１の従来技術では、プラズマ酸化膜４４の埋め込み時にゲート酸化膜（トンネル酸化膜）がまだ形成されていないので、ゲート酸化膜（トンネル酸化膜）へのプラズマダメージ（ゲート酸化膜の破壊）を気にする必要がない。よって、埋め込み性能や膜質を確保するために、Ｓｉ基板４１の温度を５００℃以上の高温に設定して埋め込みを行っていた。

つまり、ＳＴＩ形成時にゲート酸化膜（トンネル酸化膜）が形成されていないため、プラズマダメージを気にすることなく、埋め込み性能と膜質確保のために基板温度を５００℃以上にして成膜を行っていた。

次に、図６を参照して、上記第１の従来技術のＳＴＩ構造の形成方法について具体的に説明する。

最初に、Ｓｉ基板６１上にＳｉＮ６２を形成して、フォトレジスト６３のパターニングを行い（図６（ａ）参照）、エッチングにより分離溝６４を形成する（図６（ｂ）参照）。

次に、分離溝６４に、プラズマＣＶＤにより、ＨＤＰ酸化膜（水素プラズマ酸化膜）６５を埋め込んで（図６（ｃ）参照）、平坦化処理を実施する（図６（ｄ）参照）。このようにして、Ｓｉ基板６１内にＳＴＩ６６が形成される。

その後、Ｓｉ基板６１上に、ゲート酸化膜６７及びポリＳｉ電極膜（ポリシリコン電極膜）６８をそれぞれ形成する（図６（ｅ）参照）。

最後に、ゲート酸化膜６７及びポリＳｉ電極膜６８をパターニングして、ゲート酸化膜６７上にゲート電極６９を形成する（図６（ｆ）参照）。

このようにして形成された第１の従来技術のＳＴＩ構造では、プラズマＣＶＤによりＨＤＰ酸化膜６５を埋め込んだ後に、ゲート酸化膜６７及びポリＳｉ電極膜６８の形成を行うため、ＨＤＰ酸化膜６５の埋め込み時（ＳＴＩ６６の形成時）には、ゲート酸化膜６７に対するプラズマダメージを考慮する必要はない。

しかし、ＨＤＰ酸化膜６５の埋め込み時（ＳＴＩ６６の形成時）後に、ゲート酸化膜６７やポリＳｉ電極膜６８を形成する場合では、パターニング時の目ずれによりＳＴＩ６６に対してゲート酸化膜６７やポリＳＩ電極膜６８を垂直にドライエッチングすることが困難である。

このような第１の従来技術の問題点を解消するために、第２の従来技術では、図５に示すように、ＳＴＩ形成時には、既にゲート酸化膜（トンネル酸化膜）が形成されている（特許文献１参照）。

具体的には、Ｓｉ基板（シリコン基板）５１内には、分離溝５２が形成されている。また、Ｓｉ基板５１上には、ゲート酸化膜５３、ポリＳｉ（ポリシリコン）５４及びＳｉＮ（窒化シリコン）５５がそれぞれ形成されている。そして、分離溝５２内に、プラズマ酸化膜５６が埋め込まれてＳＴＩ構造が形成される。

特開２０００−１０１０５２号公報

しかし、上記第２の従来技術では、半導体基板上に既にゲート酸化膜（トンネル酸化膜）が形成されているため、プラズマＣＶＤ法によるＳＴＩの形成時に、ゲート酸化膜が横方向のプラズマダメージを受ける。

そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、半導体基板上に既にゲート酸化膜が形成されている場合、プラズマＣＶＤ法によるＳＴＩの形成時に、ゲート酸化膜がプラズマダメージを受けることのないような半導体装置の製造方法を提供することにある。

本発明では、基板上にゲート酸化膜を形成し、ゲート酸化膜上にゲート電極を形成し、基板内に分離溝を形成し、分離溝内にデバイス分離用酸化膜を、基板温度を２００℃以上５００℃未満の条件に設定した状態で、プラズマＣＶＤ法により埋め込むことを特徴とする。

ここで、前記基板温度を２００℃以上５００℃未満の条件に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われる。

好ましくは、前記基板はシリコン基板であり、前記ゲート絶縁膜はゲート酸化膜であり、及び前記ゲート電極はポリシリコン電極である。

好ましくは、前記デバイス分離用酸化膜は、水素プラズマ酸化膜である。

また、前記デバイス分離用酸化膜は、シャロー・トレンチ・アイソレーションを構成する。

さらに、本発明では、基板上にゲート酸化膜を形成し、ゲート酸化膜上にゲート電極を形成し、基板内に分離溝を形成し、分離溝内にデバイス分離用酸化膜を、成膜ガス流量を６０％以下に設定した状態で、プラズマＣＶＤ法により埋め込むことを特徴とする。

ここで、前記成膜ガス流量を６０％以下に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われる。

本発明では、ＳＴＩの形成時に既にゲート酸化膜（トンネル酸化膜）が形成されている場合、プラズマダメージの発生なくＳＴＩを形成することができる。

図５に示すように、ＳＴＩの形成時に既にゲート酸化膜（トンネル酸化膜）や電極用のポリＳｉ（フローティングゲート）などが既に形成されている場合、プラズマダメージを回避するために、ＳＴＩ形成時にＳｉ基板温度（成膜温度）を下げることが望ましい。もしくは、ＳＴＩ形成時に成膜ガス流量を下げるのが望ましい。

図２に示すように、Ｓｉ基板温度（成膜温度）が５００℃以上になると著しく歩留まりを低下させる。しかし、プラズマダメージを回避するために、ただ単純にＳｉ基板温度を下げると良質な絶縁膜特性が得られなくなる。

そこで、本発明では、プラズマダメージの回避と絶縁膜特性を両立させるためにＳｉ基板温度を２００℃〜５００℃（２００℃以上５００℃未満）に設定する。

Ｓｉ基板温度つまりゲート酸化膜を５００℃以上の活性な状態で高密度プラズマに曝すと絶縁破壊を引き起こすが、ＨＤＰ（水素プラズマ）によるＳＴＩ形成時のＳｉ基板温度が２００℃〜５００℃であればプラズマダメージが回避できる。

また、図３に示すように、成膜ガス流量が６０％以下ならば高い歩留まりが得られる。そこで、本発明では、プラズマダメージの回避のために、成膜ガス流量を６０％以下に設定した。

次に、図１を参照して、本願発明に係るＳＴＩの形成方法について説明する。

最初に、Ｓｉ基板１１上に、ゲート酸化膜（トンネル酸化膜）１２、ポリＳｉ電極膜（フローティングゲート）１３及びＳｉＮ膜１４をそれぞれ形成する（図１（ａ）参照）。

次に、パターニングされたＳｉＮ膜１４をマスクとして、ポリＳＩ電極膜１３とゲート酸化膜１２を同時にエッチングして、ＳＴＩ形成用の分離溝１５を形成する（図１（ｂ）参照）。

次に、ＳＴＩ形成用の分離溝１５内に、プラズマＣＶＤにより、ＨＤＰ酸化膜（水素プラズマ酸化膜）１６を埋め込む（図１（ｃ）参照）。この際、本発明では、プラズマダメージの回避と絶縁膜特性を両立させるためにＳｉ基板温度を２００℃〜５００℃（２００℃以上５００℃未満）に設定する（図２参照）。あるいは、本発明では、プラズマダメージの回避のために、成膜ガス流量を６０％以下に設定する（図３参照）。これにより、ゲート酸化膜１２に対する横方向へのプラズマダメージが回避できる。

最後に、平坦化処理を実施して、ＳＴＩ１７を形成する（図１（ｄ）参照）。このようにして、本願発明のＳＴＩ構造が得られる。

ここで、ＳＴＩの形成・埋め込みの後にゲート酸化膜やポリＳＩ電極膜を形成してそれらをエッチングする方式（図４参照）では、ＳＴＩとポリＳＩ電極のずれの問題が発生するため採用できない。

また、Ｓｉ基板温度が５００℃以上で高密度プラズマに曝されるとゲート酸化膜（トンネル酸化膜）の破壊または劣化などのトランジスタ特性や信頼性を大きく下げてしまう。

本発明では、上述のように、ＳＴＩ形成時のＳｉ基板温度を２００℃〜５００℃（２００℃以上５００℃未満）に設定した。あるいは、ＳＴＩ形成時の成膜ガス流量を６０％以下に設定した。これにより、本発明では、ＳＴＩの形成時に既にゲート酸化膜が形成されている場合においても、プラズマダメージの発生なくＳＴＩを形成することができる。

本願発明に係るＳＴＩ構造の形成方法を示す断面図である。Ｓｉ基板温度（成膜温度）を変化させたときの歩留まりを示す図である。ガス流量を変化させたときの歩留まりを示す図である。第１の従来技術のＳＴＩ構造を示す断面図である。第２の従来技術のＳＴＩ構造を示す断面図である。第１の従来技術に係るＳＴＩ構造の形成方法を示す断面図である。

符号の説明

１１Ｓｉ基板
１２ゲート酸化膜
１３ポリＳｉ電極膜
１４ＳｉＮ膜
１５分離溝
１６ＨＤＰ酸化膜
１７ＳＴＩ

Claims

基板上にゲート酸化膜を形成し、
ゲート酸化膜上にゲート電極を形成し、
基板内に分離溝を形成し、
分離溝内にデバイス分離用酸化膜を、基板温度を２００℃以上５００℃未満の条件に設定した状態で、プラズマＣＶＤ法により埋め込むことを特徴とする半導体装置の製造方法。
前記基板温度を２００℃以上５００℃未満の条件に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われることを特徴とする請求項１に記載の半導体装置の製造方法。
前記基板はシリコン基板であり、前記ゲート絶縁膜はゲート酸化膜であり、及び前記ゲート電極はポリシリコン電極であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記デバイス分離用酸化膜は、水素プラズマ酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記デバイス分離用酸化膜は、シャロー・トレンチ・アイソレーションを構成することを特徴とする請求項１に記載の半導体装置の製造方法。
基板上にゲート酸化膜を形成し、
ゲート酸化膜上にゲート電極を形成し、
基板内に分離溝を形成し、
分離溝内にデバイス分離用酸化膜を、成膜ガス流量を６０％以下に設定した状態で、プラズマＣＶＤ法により埋め込むことを特徴とする半導体装置の製造方法。
前記成膜ガス流量を６０％以下に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われることを特徴とする請求項６に記載の半導体装置の製造方法。
前記基板はシリコン基板であり、前記ゲート絶縁膜はゲート酸化膜であり、及び前記ゲート電極はポリシリコン電極であることを特徴とする請求項６に記載の半導体装置の製造方法。
前記デバイス分離用酸化膜は、水素プラズマ酸化膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
前記デバイス分離用酸化膜は、シャロー・トレンチ・アイソレーションを構成することを特徴とする請求項６に記載の半導体装置の製造方法。