TW201727830A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包含半導體基材、至少一第一隔離結構、至少一第二隔離結構、源極結構、汲極結構與多個半導體鰭片。第一隔離結構與第二隔離結構皆位於半導體基材上。源極結構位於半導體基材與第一隔離結構上，其中至少一第一間隙位於源極結構與第一隔離結構之間。汲極結構位於半導體基材與第二隔離結構上，其中至少一第二間隙位於汲極結構與第二隔離結構之間。半導體鰭片從半導體基材突出，其中半導體鰭片彼此相互隔開，且連接源極結構與汲極結構。

Description

半導體裝置
本揭露實施例是有關於一種半導體裝置，且特別是有關於一種鰭式場效電晶體裝置。
半導體積體電路(integrated circuit，IC)產業已歷經快速地成長。在積體電路演變的過程中，隨著幾何尺寸(如使用製造製程所可以創建的最小元件(或導線))減少，功能密度(如每單位晶片面積內互連元件的數量)已廣泛增加。縮小化製程通常藉由增加生產效率與降低相關成本來提供益處。然而，這樣的縮小化增加了加工與製造積體電路的複雜度。為了實現這些進步，積體電路的製造也需要取得類似的進展。
舉例來說，當半導體積體電路產業進入到奈米科技製程節點以追求較高的裝置密度、較高的效能和較低的成本時，來自製造和設計的挑戰導致了三維(three-dimensional，3D)裝置，如鰭式場效電晶體(fin-like field effect transistors，FinFETs)的發展。鰭式場效電晶體裝置的優點包含減少短通道效應及較高電流 量。然而，傳統的鰭式場效電晶體裝置及其製造方法已無法在所有方面都完全滿足。
本揭露提出一種半導體裝置，包含半導體基材、至少一第一隔離結構、至少一第二隔離結構、源極結構、汲極結構與多個半導體鰭片。第一隔離結構與第二隔離結構皆位於半導體基材上。源極結構位於半導體基材與第一隔離結構上，其中至少一第一間隙位於源極結構與第一隔離結構之間。汲極結構位於半導體基材與第二隔離結構上，其中至少一第二間隙位於汲極結構與第二隔離結構之間。半導體鰭片從半導體基材突出，其中半導體鰭片彼此相互隔開，且連接源極結構與汲極結構。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、400、500‧‧‧半導體裝置
110‧‧‧半導體基材
112、122‧‧‧溝槽
120‧‧‧鰭片
120d、432g‧‧‧距離
120h‧‧‧高度
130‧‧‧源極/汲極結構
132‧‧‧頂部
140‧‧‧閘極結構
142‧‧‧閘極電極堆疊
142a‧‧‧閘極電極層
142b‧‧‧閘極介電層
144‧‧‧間隙壁
150、160‧‧‧隔離結構
160h‧‧‧厚度
170‧‧‧間隙
200、600‧‧‧方法
210~280、610~680‧‧‧步驟
432a‧‧‧突出部分
432b‧‧‧凹陷部分
530‧‧‧源極/汲極結構
CL1、CL1’、CL2、CL2’、CL3F、CL3F’、CL3H、CL3H’、CL3J、CL3J’、CL4、CL4’、CL51、CL51’、CL52、CL52’、CL7F、CL7F’、CL7H、CL7H’、CL7J、CL7J’‧‧‧切線
CP、OCP‧‧‧覆蓋層
GR‧‧‧凹槽
MD‧‧‧金屬接著體
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
[圖1A]係繪示根據本揭露的一些實施例之半導體裝置的三維示意圖。
[圖1B]係繪示沿著圖1A的切線CL1-CL1’之半導體裝置的剖視圖。
[圖1C]係繪示沿著圖1A的切線CL2-CL2’之半導體裝置的剖視圖。
[圖2]係繪示根據本揭露一些實施例之製造半導體裝置的方法的流程圖。
[圖3A]至[圖3K]係繪示根據本揭露一些實施例之製造半導體裝置的方法之中間階段的三維示意圖及剖面圖。
[圖3L]係繪示根據本揭露一些實施例之連接至金屬接著體之半導體裝置的剖面圖。
[圖4A]係繪示根據本揭露一些實施例之半導體裝置的三維示意圖。
[圖4B]係繪示沿著圖4A的切線CL4-CL4’之半導體裝置的剖視圖。
[圖5A]係繪示根據本揭露一些實施例之半導體裝置的三維示意圖。
[圖5B]係繪示沿著圖5A的切線CL51-CL51’之半導體裝置的剖視圖。
[圖5C]係繪示沿著圖5A的切線CL52-CL52’之半導體裝置的剖視圖。
[圖6]係繪示根據本揭露一些實施例之製造半導體裝置的方法的流程圖。
[圖7A]至[圖7K]係繪示根據本揭露一些實施例之製造半導體裝置的方法之中間階段的三維示意圖及剖面圖。
[圖7L]係繪示根據本揭露一些實施例之連接至金屬接著體之半導體裝置的剖面圖。
本揭露提供了許多不同的實施例或例子，用以實作此揭露的不同特徵。為了簡化本揭露，一些元件與佈局的具體例子會在以下說明。當然，這些僅僅是例子而不是用以限制本揭露。例如，若在後續說明中提到了第一特徵形成在第二特徵上面，這可包括第一特徵與第二特徵是直接接觸的實施例；這也可以包括第一特徵與第二特徵之間還形成其他特徵的實施例，這使得第一特徵與第二特徵沒有直接接觸。
本文在此所使用的用語之目的僅是為了描述特定實施例，非用以限制本揭露。例如，除非在內文內另有限定，單數形的「一」和「該」也可以包含複數形。「第一」、「第二」等用詞可被用以描述不同的裝置、區域及層，然而此些用詞僅是用以區別裝置、區域、層與其他裝置、其他區域或其他層，因此，第一區域可被稱為第二區域，而不脫離此物件於申請專利範圍的精神，且其他者可以類似方式推論。除此之外，本揭露在各種例示中會重複元件符號及/或字母。此重複的目的是為了簡化及明確，並不表示所討論的各種實施例及/或配置之間有任何關係。在此所使用的用語「及/或」包含一或多個相關列出的項目的任何或全部組合。
本揭露實施例是針對製造鰭式場效電晶體裝置 的方法。在所述方法中，首先提供半導體基材。接著，形成突出於半導體基材的多個半導體鰭片。之後，於半導體基材上形成多個隔離結構來將半導體鰭片彼此相互隔開。接著，形成穿過半導體鰭片的多個閘極結構，因此部分的半導體鰭片被閘極結構所保護。之後，移除未被閘極結構所保護的部分的半導體鰭片，且保留隔離結構。接著，於半導體基材與隔離結構上形成多個源極/汲極結構，來使得間隙形成於每一個源極/汲極結構與每一個隔離結構之間。間隙被用以避免摻雜元素往外擴散至半導體鰭片的底部，且產生更佳的鰭片內隔離(intra-fin isolation)以減少漏電流，且避免半導體鰭片過高時產生彎折，且提供更佳的面積/電容性能。
請參照圖1A至圖1C，圖1A係繪示根據本揭露的一些實施例之半導體裝置100的三維示意圖，圖1B係繪示沿著圖1A的切線CL1-CL1’之半導體裝置100的剖視圖，圖1C係繪示沿著圖1A的切線CL2-CL2’之半導體裝置100的剖視圖。半導體裝置100包含半導體基材110、多個鰭片120(如圖1B所示)、源極/汲極結構130、覆蓋層CP、閘極結構140、隔離結構150與隔離結構160。
舉例來說，基材110可為半導體材料且可包含包含有遞變層(graded layer)或埋藏氧化物(buried oxide)的結構。在一些實施例中，基材110包含主體矽，主體矽可為未摻雜的或已摻雜的(例如：p型、n型或其組合)。可使用適合形成半導體裝置的其他材料，例如鍺、石英、藍寶石與玻璃，其他材料可替代性地用來形成基材110。可選地，矽 基材110可為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基材的主動層或多層結構，例如形成在主體矽層上的矽鍺層。
隔離結構150與隔離結構160係形成在半導體基材110上。隔離結構150與隔離結構160係做為淺溝槽隔離(shallow trench isolations，STIs)，且可透過使用四乙氧基矽烷(tetra-ethyl-ortho-silicate，TEOS)及氧氣作為前驅物的化學氣相沉積(chemical vapor deposition，CVD)技術而形成。在一些實施例中，可透過植入離子(例如氧、氮、碳或其他類似物)至半導體基材110內來形成隔離結構150與隔離結構160。在其他實施例中，隔離結構150與隔離結構160為絕緣層上覆半導體晶圓的絕緣層。
鰭片120、源極/汲極結構130及閘極結構140係形成在半導體基材110上。鰭片120連接源極/汲極結構130，且被源極/汲極結構130與閘極結構140所包圍。每一個閘極結構140包含閘極電極堆疊142及兩個間隙壁144，且間隙壁144係位於閘極電極堆疊142的側壁上。在一些實施例中，閘極電極堆疊142包含閘極電極層142a及閘極介電層142b，但本揭露的實施例並不受限於此。
如圖1B所示，鰭片120從半導體基材110突出。閘極電極堆疊142的閘極電極層142a與閘極介電層142b係形成在鰭片120的上表面及側壁上。隔離結構160(也可稱為裝置內隔離(intra-device isolation)結構160)，例如淺溝槽隔離結構，係形成於鰭片120之間，同時 形成裝置內隔離結構160來將鰭式場效電晶體彼此相互隔開。在一些實施例中，鰭片120係由矽鍺所形成。然而，本揭露的實施例並不受限於此。在一些實施例中，每一個半導體鰭片120之高度120h的範圍實質上為30奈米至55奈米，且每一個隔離結構160之厚度160h的範圍實質上為2奈米至15奈米。然而，本揭露的實施例並不受限於此。
如圖1C所示，覆蓋層CP形成於每一個源極/汲極結構130的側壁上，其中以虛線所包圍的結構來表示鰭片120。在一些實施中，介於鰭片120與源極/汲極結構130的底部之間的距離120d的範圍實質上為5奈米至13奈米。
在一些實施例中，覆蓋層CP包含低濃度III-V族半導體，且被雜質輕微摻雜，而源極/汲極結構130包含高濃度III-V族半導體，且被雜質重摻雜。舉例來說，覆蓋層CP包含具有低濃度鍺的矽鍺，且被硼輕微摻雜，而源極/汲極結構130包含具有高濃度鍺的矽鍺，且被硼重摻雜。然而，本揭露的實施例並不受限於此。
間隙170形成於每一個源極/汲極結構130與每一個隔離結構160之間。在一些實施例中，每一個源極/汲極結構130包含對應鰭片120的多個子部分，且間隙170位於兩兩相鄰的子部分之間。因為間隙170可容納空氣，所以兩個不同的介電質(例如：空氣與隔離結構160)位於兩兩相鄰的鰭片120之間。間隙170被用以避免摻雜元素往外擴散至半導體鰭片120的底部，且產生更佳的鰭片內隔離以減少漏電流，且避免半導體鰭片120過高時產生彎折，且提供更 佳的面積/電容性能。
請參照圖2與圖3A至圖3K，圖2係繪示根據本揭露一些實施例之製造半導體裝置100的方法200的流程圖，且圖3A至圖3K係繪示根據本揭露一些實施例之製造半導體裝置100的方法200之中間階段的三維示意圖及剖面圖。在方法200中，首先進行步驟210，提供半導體基材110，其內部形成有溝槽112，如圖3A所示。溝槽112可利用罩幕層(圖未示)與適合的蝕刻製程來形成。舉例來說，罩幕層可為硬罩幕，硬罩幕包含透過如化學氣相沉積的製程所形成的氮化矽，或者硬罩幕也可包含其他材料，例如：氧化物、氮氧化合物、碳化矽、上述的組合或其他類似的材料，上述材料也可替代性地利用其他製程而形成，例如：電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)或甚至是形成二氧化矽後進行氮化。一旦形成之後，罩幕層可透過適合的光微影成像製程進行圖案化來對部分的基材110進行曝光，並移除上述部分的基材110來形成溝槽112。
接著，進行步驟220，以沿著溝槽122形成鰭片120，如圖3B所示。第二溝槽122位於溝槽112之間，且旨在做為鰭片內隔離區域，例如介於個別的鰭片120之間的隔離區域，其中個別的鰭片120係共用類似的閘極或類似的源極或汲極。可透過使用形成溝槽112的相似製程來形成溝槽122，例如適合的罩幕製程或微影製程且之後進行蝕刻製 程。此外，溝槽122的形成也可用來加深溝槽112，這使得溝槽112相較於溝槽122以更深的距離延伸至基材110內。
然後，進行步驟230，以介電材料來填充溝槽112與溝槽122以形成隔離結構150與裝置內隔離結構160，如圖3C所示。隔離結構150位於溝槽112內，且隔離結構160位於溝槽122內。被用來形成隔離結構150與隔離結構160的介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或其他類似物。對溝槽112與122進行選擇性的清洗與形成襯墊層之後，可使用化學氣相沉積法(例如高縱深比填溝製程(high aspect ratio process，HARP))、高密度電漿化學氣相沉積法或其他本領域習知之適合的形成方法來形成隔離結構150與隔離結構160。
接著，進行步驟240，形成包含閘極電極堆疊142與間隙壁144的閘極結構140於鰭片120上，如圖3D所示。可透過熱氧化、化學氣相沉積、濺鍍或任何其他本領域習知且用來形成閘極介電質的方法來形成閘極電極堆疊142的閘極介電層142b(如圖1B所示)。閘極電極堆疊142的閘極介電層142b可由例如氧化鑭、氧化鋁、二氧化鉿、氮氧化鉿、二氧化鋯或上述的組合之高介電係數(high-k)材料(例如相對介電係數約大於5)而形成。此外，二氧化矽、氮氧化矽和/或高介電係數材料的任意組合也可用來形成閘極介電層142b。
閘極電極堆疊142的閘極介電層142a(如圖1B 所示)可由一種導電材料形成，也可由選自於由多晶矽(polycrystalline-silicon，poly-Si)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、上述的組合或其他類似物所組成的族群而形成。例示的金屬氮化物包含氮化鎢、氮化鉬、氮化鈦及氮化鉭或上述的組合。例示的金屬矽化物包含矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺或上述的組合。例示的金屬氧化物包含氧化釕、氧化銦錫或上述的組合。例示的金屬包含鎢、鈦、鋁、銅、鉬、鎳、鉑等。可藉由化學氣相沉積、濺鍍沉積或其他本領域習知且用以沉積導電材料的技術來沉積閘極電極層142a。
間隙壁144可由例如氮化矽、碳化矽、氮氧化矽、其他適合的材料和/或上述的組合的介電材料所形成，但本揭露的實施例並不受限於此。間隙壁144可藉由用以形成這樣的層的方法來形成，例如：化學氣相沉積、電漿輔助化學氣相沉積、濺鍍與其他本領域習知的方法。
閘極電極層142a的上表面可具有非平坦的上表面，且可在閘極電極層142a進行圖案化之前，先對閘極電極層142a的上表面進行平坦化。離子可或可不在此時導入至閘極電極層142a。可藉由例如離子佈植技術來將離子導入。一旦形成之後，可圖案化閘極電極層142a及閘極介電層142b來於鰭片120上形成一系列的閘極電極堆疊142。閘極電極堆疊142定義出位於閘極介電層142b下方之鰭片120中的多通道區域。可利用例如本領域習知的沉積及 微影技術來形成閘極電極堆疊142。閘極罩幕可包含常用的罩幕材料，例如光阻材料、氧化矽、氮氧化矽和/或氮化矽，但本揭露的實施例不受限於此。可利用乾蝕刻製程來蝕刻閘極電極層142a及閘極介電層142b以形成被圖案化的閘極電極堆疊142。一旦閘極電極堆疊142被圖案化，間隙壁144即形成。間隙壁144可形成在閘極電極堆疊142的相對兩側上。通常是透過毯覆式(blanket)沉積間隙壁層(圖未示)在事先形成的結構上來形成間隙壁144。間隙壁層可包含氮化矽、氮氧化物、碳化矽、氮氧化矽、氧化物及其他類似物，且可藉由用以形成這樣的層的方法而形成，例如：化學氣相沉積、電漿輔助化學氣相沉積、濺鍍與其他本領域習知的方法。間隙壁層可包含不同材料，其中上述材料具有與形成隔離結構150和隔離結構160的介電材料不同的蝕刻特徵，因此可利用間隙壁144做為形成隔離結構150和隔離結構160的罩幕(以下參照圖3E描述)。可藉由例如一個或多個蝕刻步驟來接著圖案化間隙壁144以從結構的水平表面移除間隙壁層。
然後，進行步驟250，從未被閘極結構140所覆蓋的區域中移除部分的鰭片120，如圖3E所示，因此多個凹槽GR形成於半導體基材110中。在一些實施例中，可藉由使用閘極結構140做為硬罩幕的反應性離子蝕刻(reactive ion etch，RIE)，或藉由任何其他適合的移除製程來進行步驟250。
在步驟250之後，進行步驟260，在暴露的基材 區域上形成源極/汲極結構130，且使得源極/汲極結構130連接鰭片120，如圖3F和圖3G所示，其中圖3G係繪示沿著圖3F的切線CL3F-CL3F’之半導體裝置的剖視圖。在一些實施例中，每一個源極/汲極結構130係根據晶體方向<111>或<311>來從半導體基材110的表面進行磊晶成長。然而，本揭露的實施例並不受限於此。
然後，進行步驟270，形成覆蓋層OCP來覆蓋所有的源極/汲極結構130，如圖3H和圖3I所示，其中圖3I係繪示沿著圖3H的切線CL3H-CL3H’之半導體裝置的剖視圖。在後續步驟中，覆蓋層被用來保護源極/汲極結構130。
接著，進行步驟280，蝕刻部分的覆蓋層OCP來暴露出每一個源極/汲極結構130的頂部，且每一個源/汲極結構130的側壁上的部分的覆蓋層CP相應地形成，如圖3J和圖3K所示，其中圖3K係繪示沿著圖3J的切線CL3J-CL3J’之半導體裝置的剖視圖。暴露的頂部被用以提供接觸接著結構。如圖3L所示，金屬接著體MD設置於暴露的頂部上，藉此連接半導體裝置100至其他裝置。
請參閱圖4A及圖4B，圖4A係繪示根據本揭露一些實施例之半導體裝置400的三維示意圖。圖4B係繪示沿著圖4A的切線CL4-CL4’之半導體裝置400的剖視圖。半導體裝置400類似於半導體裝置100，但其差異為半導體裝置400包含源極/汲極結構430，且半導體裝置400的每一個源極/汲極結構430具有具波浪狀剖面的頂部，其中波浪型剖 面例如W型剖面。源極/汲極結構430的頂部具有突出部分432a與位於每兩個突出部分432a之間的凹陷部分432b。凹陷部分432b是以一對一的方式對應至間隙170。突出部分432a是以一對一的方式對應至鰭片120。在一些實施例中，突出部分432a的高度大於或等於鰭片120的高度以連接突出部分432a與鰭片120。
因為源極/汲極結構430的頂部具有W型剖面，所以可增加介於源極/汲極結構430與設置於源極/汲極結構430上的金屬接著體之間的接觸區域，且可相應地減少介於源極/汲極結構430與金屬接著體之間的電阻。在一些實施例中，介於每兩兩相鄰的突出部分432a之間的距離432g實質上小於40奈米，但本揭露的實施例並不受限於此。
請參照圖5A至圖5C，圖5A係繪示根據本揭露一些實施例之半導體裝置500的三維示意圖，圖5B係繪示沿著圖5A的切線CL51-CL51’之半導體裝置500的剖視圖，圖5C係繪示沿著圖5A的切線CL52-CL52’之半導體裝置500的剖視圖。半導體裝置500類似於半導體裝置100，但其差異為半導體裝置500包含兩鰭片120與對應兩鰭片120的源極/汲極結構530。
請參照圖6與圖7A至圖7K，圖6係繪示根據本揭露一些實施例之製造半導體裝置500的方法600的流程圖，圖7A至圖7K係繪示根據本揭露一些實施例之製造半導體裝置500的方法600之中間階段的三維示意圖及剖面圖。在方法600中，首先進行步驟610，提供半導體基材110， 其內部形成有溝槽112，如圖7A所示。溝槽112可利用罩幕層(圖未示)與適合的蝕刻製程來形成。舉例來說，罩幕層可為硬罩幕，硬罩幕包含透過如化學氣相沉積的製程所形成的氮化矽，或者硬罩幕也可包含其他材料，例如：氧化物、氮氧化合物、碳化矽、上述的組合或其他類似的材料，上述材料也可替代性地利用其他製程而形成，例如：電漿輔助化學氣相沉積、低壓化學氣相沉積或甚至是形成二氧化矽後進行氮化。一旦形成之後，罩幕層可透過適合的光微影成像製程進行圖案化來對部分的基材110進行曝光，並移除上述部分的基材110來形成溝槽112。
接著，進行步驟620，以沿著溝槽122形成鰭片120，如圖7B所示。溝槽122位於溝槽112之間，且旨在做為鰭片內隔離區域，例如介於個別的鰭片120之間的隔離區域，其中個別的鰭片120係共用類似的閘極或類似的源極或汲極。可透過使用形成溝槽112的相似製程來形成溝槽122，例如適合的罩幕製程或微影製程且之後進行蝕刻製程。此外，溝槽122的形成也可用來加深溝槽112，這使得溝槽112相較於溝槽122以更深的距離延伸至基材110內。
然後，進行步驟630，以介電材料來填充溝槽112與溝槽122以形成隔離結構150與裝置內隔離結構160，如圖7C所示。隔離結構150位於溝槽112內，且隔離結構160位於溝槽122內。被用來形成隔離結構150與隔離結構160的介電材料可為氧化物材料、高密度電漿氧化物或其他類似物。對溝槽112與122進行選擇性的清洗與形成襯 墊層之後，可使用化學氣相沉積法(例如高縱深比填溝製程)、高密度電漿化學氣相沉積法或其他本領域習知之適合的形成方法來形成隔離結構150與隔離結構160。
接著，進行步驟640，形成包含閘極電極堆疊142與間隙壁144的閘極結構140於鰭片120上，如圖7D所示。步驟640類似於步驟240，因此步驟640的細節在此不贅述。
然後，進行步驟650，從未被閘極結構140所覆蓋的區域中移除部分的鰭片120，如圖7E所示，因此多個凹槽GR形成於半導體基材110中。在一些實施例中，可藉由使用閘極結構140做為硬罩幕的反應性離子蝕刻，或藉由任何其他適合的移除製程來進行步驟650。
在步驟650之後，進行步驟660，在暴露的基材區域上形成源極/汲極結構530，且使得源極/汲極結構530連接兩鰭片120，如圖7F和圖7G所示，其中圖7G係繪示沿著圖7F的切線CL7F-CL7F’之半導體裝置的剖視圖。在一些實施例中，每一個源極/汲極結構530係根據晶體方向<111>或<311>來從半導體基材110的表面進行磊晶成長。然而，本揭露的實施例並不受限於此。
然後，進行步驟670，形成覆蓋層OCP來覆蓋所有的源極/汲極結構530，如圖7H和圖7I所示，其中圖7I係繪示沿著圖7H的切線CL7H-CL7H’之半導體裝置的剖視圖。在後續步驟中，覆蓋層OCP被用來保護源極/汲極結構530。
接著，進行步驟680，蝕刻部分的覆蓋層OCP來暴露出每一個源極/汲極結構530的頂部，且每一個源/汲極結構530的側壁上的部分的覆蓋層CP相應地形成，如圖7J和圖7K所示，其中圖7K係繪示沿著圖7J的切線CL7J-CL7J’之半導體裝置的剖視圖。暴露的頂部132被用以提供接觸接著結構。如圖7L所示，金屬接著體MD設置於暴露的頂部132上，藉此連接半導體裝置500至其他裝置。
根據本揭露的一實施例，本揭露係揭露一種半導體裝置，包含半導體基材、至少一第一隔離結構、至少一第二隔離結構、源極結構、汲極結構與多個半導體鰭片。第一隔離結構與第二隔離結構皆位於半導體基材上。源極結構位於半導體基材與第一隔離結構上，其中至少一第一間隙位於源極結構與第一隔離結構之間。汲極結構位於半導體基材與第二隔離結構上，其中至少一第二間隙位於汲極結構與第二隔離結構之間。半導體鰭片從半導體基材突出，其中半導體鰭片彼此相互隔開，且連接源極結構與汲極結構。
根據本揭露的其他實施例，本揭露係揭露一種鰭式場效電晶體裝置，包含半導體基材、多個隔離結構、多個源極/汲極結構、多個半導體鰭片與多個閘極結構。隔離結構位於半導體基材上。源極/汲極結構位於半導體基材與隔離結構上，其中多個間隙形成於源極/汲極結構與隔離結構之間。半導體鰭片從半導體基材突出且連接源極/汲極結構。閘極結構係穿過半導體鰭片而設置。
根據本揭露的又一其他實施例，本揭露係揭露 一種製造半導體裝置的方法。在所述方法中，首先提供半導體基材。接著，在半導體基材上形成隔離結構來使半導體鰭片彼此相互隔開。然後，形成穿過半導體鰭片的閘極結構，其中部分的半導體鰭片被閘極結構所保護。然後，移除未被閘極結構所保護的部分的半導體鰭片。接著，於半導體結構與隔離結構上形成源極/汲極結構，其中多個間隙形成於源極/汲極結構與隔離結構之間。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。
100‧‧‧半導體裝置
110‧‧‧半導體基材
130‧‧‧源極/汲極結構
140‧‧‧閘極結構
142‧‧‧閘極電極堆疊
144‧‧‧間隙壁
150、160‧‧‧隔離結構
170‧‧‧間隙
CL1、CL1’、CL2、CL2’‧‧‧切線
CP‧‧‧覆蓋層

Claims (1)

  1. 一種半導體裝置，包含：一半導體基材；至少一第一隔離結構，位於該半導體基材上；至少一第二隔離結構，位於該半導體基材上；一源極結構，位於該半導體基材與該第一隔離結構上，其中至少一第一間隙位於該源極結構與該第一隔離結構之間；一汲極結構，位於該半導體基材與該第二隔離結構上，其中至少一第二間隙位於該汲極結構與該第二隔離結構之間；以及複數個半導體鰭片，從該半導體基材突出，其中該些半導體鰭片彼此相互隔開，且連接該源極結構與該汲極結構。
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