CN105097516A

CN105097516A - 一种FinFET器件及其制造方法、电子装置

Info

Publication number: CN105097516A
Application number: CN201410171202.2A
Authority: CN
Inventors: 赵海
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-04-25
Filing date: 2014-04-25
Publication date: 2015-11-25
Anticipated expiration: 2034-04-25
Also published as: CN105097516B

Abstract

本发明提供一种FinFET器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在其形成有多个鳍片，在鳍片的顶部形成有硬掩膜层；形成衬垫氧化物层，覆盖半导体衬底的表面、鳍片的侧壁以及硬掩膜层的侧壁和顶部；沉积隔离材料层，以完全填充鳍片之间的间隙；执行化学机械研磨，直至露出所述硬掩膜层的顶部；收集实施所述研磨之后，在半导体衬底的多个不同器件类型区域上的隔离材料层的顶部分别形成的凹坑的深度值，并将该数据前馈至执行回蚀刻的系统，以定义分别位于所述多个不同器件类型区域上的剩余的隔离材料层的蚀刻去除量；基于所述蚀刻去除量，对剩余的隔离材料层实施回蚀刻。根据本发明，可以形成高度均一且侧壁轮廓竖直的多个鳍片。

Description

一种FinFET器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种FinFET器件及其制造方法、电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

现有技术通常采用以下工艺步骤形成FinFET的鳍片：首先，在衬底上形成硬掩膜层；接着，图案化所述硬掩膜层，形成用于蚀刻衬底以在其上形成鳍片的多个彼此隔离的掩膜；接着，蚀刻衬底以在其上形成多个鳍片；接着，沉积形成多个鳍片之间的隔离结构；最后，蚀刻去除所述硬掩膜层。

在上述工艺过程中，沉积形成所述隔离结构之后，需要先执行化学机械研磨直至露出所述硬掩膜层的顶部，再蚀刻去除所述硬掩膜层和部分隔离结构，以露出鳍片的部分。上述实施的沉积、研磨都会造成鳍片的高度的损失，同时，形成于衬底的不同区域(例如用于形成核心器件的区域、用于形成外围器件的区域、用于形成SRAM或者ASIC的区域等)的鳍片的高度的损失程度也是不同的，最终导致器件性能的下降。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种FinFET器件的制造方法，包括：提供半导体衬底，在所述半导体衬底的多个不同器件类型区域上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层；形成衬垫氧化物层，以覆盖所述半导体衬底的表面、所述鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；沉积隔离材料层，以完全填充所述鳍片之间的间隙；执行化学机械研磨，直至露出所述硬掩膜层的顶部；收集实施所述研磨之后，在所述半导体衬底的多个不同器件类型区域上的隔离材料层的顶部分别形成的凹坑的深度值，并将该数据前馈至执行回蚀刻的系统，以定义分别位于所述半导体衬底的多个不同器件类型区域上的剩余的隔离材料层的蚀刻去除量；基于所述蚀刻去除量，对分别位于所述半导体衬底的多个不同器件类型区域上的剩余的隔离材料层实施回蚀刻；去除所述硬掩膜层和所述鳍片两侧的位于隔离材料层之上的衬垫氧化物层部分，以露出所述鳍片的部分。

在一个示例中，形成所述鳍片的工艺步骤包括：在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，形成用于蚀刻所述半导体衬底以在其上形成所述鳍片的多个彼此隔离的掩膜；蚀刻所述半导体衬底以在其上形成所述鳍片。

在一个示例中，采用自对准双图案工艺实施所述图案化过程。

在一个示例中，所述硬掩膜层包括自下而上层叠的氧化物层和氮化硅层。

在一个示例中，采用现场蒸汽生成工艺形成所述衬垫氧化物层，采用化学气相沉积工艺形成所述隔离材料层。

在一个示例中，实施所述硬掩膜层的去除包括：先采用湿法蚀刻去除所述硬掩膜层中的氮化硅层；再采用SiCoNi蚀刻去除所述硬掩膜层中的氧化物层。

在一个示例中，采用SiCoNi蚀刻去除所述鳍片两侧的位于隔离材料层之上的衬垫氧化物层部分。

在一个示例中，采用气体团簇离子束蚀刻系统实施所述回蚀刻。

在一个实施例中，本发明还提供一种采用上述方法制造的FinFET器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述FinFET器件。

根据本发明，可以形成高度均一且侧壁轮廓竖直的多个鳍片。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的FinFET器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例一]

参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在一个实施例中，半导体衬底100选用单晶硅材料构成。

在半导体衬底100上形成有多个鳍片100’，其分为具有不同间隙宽度的多个鳍片组，这些鳍片组分别位于半导体衬底100的多个不同器件类型区域上，例如用于形成核心器件的区域、用于形成外围器件的区域、用于形成SRAM或者ASIC的区域等。作为示例，在本实施例中，半导体衬底100包含A1、A2、A3和A4四个器件类型区域。形成鳍片100’的工艺步骤包括：在半导体衬底100上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层101和氮化硅层102；图案化所述硬掩膜层，形成用于蚀刻半导体衬底100以在其上形成鳍片100’的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底100以在其上形成鳍片100’。

接着，如图1B所示，形成衬垫氧化物层103，以覆盖半导体衬底100的表面、鳍片100’的侧壁以及所述硬掩膜层的侧壁和顶部。在一个实施例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层103。

接着，如图1C所示，沉积隔离材料层104，以完全填充鳍片100’之间的间隙。在一个实施例中，采用化学气相沉积工艺(CVD)实施所述沉积。隔离材料层104的材料优选氧化物，例如HARP。

接着，如图1D所示，执行化学机械研磨，直至露出所述硬掩膜层的顶部。由于形成于A1、A2、A3和A4四个器件类型区域上的鳍片100’之间的间隙宽度不同，导致所述研磨对形成于上述四个器件类型区域上的隔离材料层104的研磨速率不同，实施所述研磨之后，在A1、A2、A3和A4四个区域上的隔离材料层104的顶部分别形成深度为H1、H2、H3和H4的凹坑，所述凹坑通常呈碟状。

接下来，收集实施所述研磨之后，在A1、A2、A3和A4四个区域上的隔离材料层104的顶部分别形成的凹坑的深度值H1、H2、H3和H4，并将该数据前馈至执行回蚀刻的系统，以定义分别位于A1、A2、A3和A4四个区域上的剩余的隔离材料层104的蚀刻去除量H-H1、H-H2、H-H3和H-H4，其中，H代表实施所述研磨之后顶部未形成所述凹坑的隔离材料层104的蚀刻去除量。

接着，如图1E所示，基于所述蚀刻去除量H-H1、H-H2、H-H3和H-H4，对分别位于A1、A2、A3和A4四个区域上的剩余的隔离材料层104实施回蚀刻。在一个实施例中，采用气体团簇离子束(GCIB)蚀刻系统执行所述回蚀刻。GCIB蚀刻系统可以精确地控制X/Y轴向上的蚀刻去除量，同时对不同材料具有高蚀刻选择性，因此，可以精确控制蚀刻后的器件结构形态。

接着，如图1F所示，去除所述硬掩膜层中的氮化硅层102。在一个实施例中，采用湿法蚀刻去除氮化硅层102，所述湿法蚀刻的腐蚀液为磷酸。

接下来，去除所述硬掩膜层中的氧化物层101和鳍片100’两侧的位于隔离材料层104之上的衬垫氧化物层103部分，以露出鳍片100’的部分，进而形成具有特定高度的鳍片100’。在一个实施例中，采用SiCoNi蚀刻实施所述去除，所述SiCoNi蚀刻的蚀刻气体主要有NH₃和NF₃。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以形成高度均一且侧壁轮廓竖直的多个鳍片100’。

参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤201中，提供半导体衬底，在半导体衬底的多个不同器件类型区域上形成有多个鳍片，在鳍片的顶部形成有硬掩膜层；

在步骤202中，形成衬垫氧化物层，以覆盖半导体衬底的表面、鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；

在步骤203中，沉积隔离材料层，以完全填充鳍片之间的间隙；

在步骤204中，执行化学机械研磨，直至露出所述硬掩膜层的顶部；

在步骤205中，收集实施所述研磨之后，在半导体衬底的多个不同器件类型区域上的隔离材料层的顶部分别形成的凹坑的深度值，并将该数据前馈至执行回蚀刻的系统，以定义分别位于半导体衬底的多个不同器件类型区域上的剩余的隔离材料层的蚀刻去除量；

在步骤206中，基于所述蚀刻去除量，对分别位于半导体衬底的多个不同器件类型区域上的剩余的隔离材料层实施回蚀刻；

在步骤207中，去除所述硬掩膜层和鳍片两侧的位于隔离材料层之上的衬垫氧化物层部分，以露出鳍片的部分。

[示例性实施例二]

接下来，可以通过后续工艺完成整个FinFET器件的制作，可以实施常规的FinFET器件前端制造工艺：

在一个示范性实施例中，首先，在鳍片100’的两侧及顶部形成栅极结构，作为示例，栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

具体地，栅极介电层的构成材料包括氧化物，例如二氧化硅(SiO₂)。选用SiO₂作为栅极介电层的构成材料时，通过快速热氧化工艺(RTO)来形成栅极介电层，其厚度为8-50埃，但并不局限于此厚度。

栅极材料层的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO₂)；金属硅化物包括硅化钛(TiSi)。选用多晶硅作为栅极材料层的构成材料时，可选用低压化学气相淀积(LPCVD)工艺形成栅极材料层，其工艺条件包括：反应气体为硅烷(SiH₄)，其流量为100～200sccm，优选150sccm；反应腔内的温度为700～750℃；反应腔内的压力为250～350mTorr，优选300mTorr；所述反应气体还可以包括缓冲气体，所述缓冲气体为氦气(He)或氮气(N₂)，其流量为5～20升/分钟(slm)，优选8slm、10slm或15slm。

栅极硬掩蔽层的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

接着，执行离子注入，以在未被栅极结构覆盖的鳍片100’中形成源/漏极。然后，在栅极结构两侧形成紧靠栅极结构的偏移侧墙，其构成材料为SiO₂、SiN、SiON中的一种或者它们的组合。在栅极结构两侧形成偏移侧墙的过程中，鳍片100’的两侧也会形成偏移侧墙，因此，接下来，去除位于鳍片100’两侧的偏移侧墙。而后，以所述偏移侧墙为掩膜，采用外延生长工艺扩大位于栅极结构区域之外的鳍片100’的面积，以降低之前形成的源/漏极的电阻。

然后，在半导体衬底100上依次形成具有可产生应力特性的接触孔蚀刻停止层和层间介电层，执行化学机械研磨以露出栅极结构的顶部。接着，去除栅极结构，在留下的沟槽中形成高k-金属栅极结构，作为示例，此结构包括自下而上层叠的高k介电层、覆盖层、功函数金属层、阻挡层和金属材料层。接下来，形成另一层间介电层，然后，在上述层间介电层中形成连通所述金属栅极结构的顶部以及所述源/漏区极的接触孔，通过所述接触孔，在露出的所述金属栅极结构的顶部以及所述源/漏区极上形成自对准硅化物，填充金属(通常为钨)于所述接触孔中形成连接实施后端制造工艺而形成的互连金属层与所述自对准硅化物的接触塞。

接下来，可以实施常规的FinFET器件后端制造工艺，包括：多个互连金属层的形成，通常采用双大马士革工艺来完成；金属焊盘的形成，用于实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的FinFET器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种FinFET器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底的多个不同器件类型区域上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层；

形成衬垫氧化物层，以覆盖所述半导体衬底的表面、所述鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；

沉积隔离材料层，以完全填充所述鳍片之间的间隙；

执行化学机械研磨，直至露出所述硬掩膜层的顶部；

收集实施所述研磨之后，在所述半导体衬底的多个不同器件类型区域上的隔离材料层的顶部分别形成的凹坑的深度值，并将该数据前馈至执行回蚀刻的系统，以定义分别位于所述半导体衬底的多个不同器件类型区域上的剩余的隔离材料层的蚀刻去除量；

基于所述蚀刻去除量，对分别位于所述半导体衬底的多个不同器件类型区域上的剩余的隔离材料层实施回蚀刻；

去除所述硬掩膜层和所述鳍片两侧的位于隔离材料层之上的衬垫氧化物层部分，以露出所述鳍片的部分。

2.根据权利要求1所述的方法，其特征在于，形成所述鳍片的工艺步骤包括：在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，形成用于蚀刻所述半导体衬底以在其上形成所述鳍片的多个彼此隔离的掩膜；蚀刻所述半导体衬底以在其上形成所述鳍片。

3.根据权利要求2所述的方法，其特征在于，采用自对准双图案工艺实施所述图案化过程。

4.根据权利要求1所述的方法，其特征在于，所述硬掩膜层包括自下而上层叠的氧化物层和氮化硅层。

5.根据权利要求1所述的方法，其特征在于，采用现场蒸汽生成工艺形成所述衬垫氧化物层，采用化学气相沉积工艺形成所述隔离材料层。

6.根据权利要求4所述的方法，其特征在于，实施所述硬掩膜层的去除包括：先采用湿法蚀刻去除所述硬掩膜层中的氮化硅层；再采用SiCoNi蚀刻去除所述硬掩膜层中的氧化物层。

7.根据权利要求1所述的方法，其特征在于，采用SiCoNi蚀刻去除所述鳍片两侧的位于隔离材料层之上的衬垫氧化物层部分。

8.根据权利要求1所述的方法，其特征在于，采用气体团簇离子束蚀刻系统实施所述回蚀刻。

9.一种采用权利要求1-8之一所述的方法制造的FinFET器件。

10.一种电子装置，所述电子装置包括权利要求9所述的FinFET器件。