CN103378155B - 伪FinFET结构及其制造方法 - Google Patents

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Abstract

一种FinFET器件可以包括与有源FinFET结构横向相邻的伪FinFET结构，从而减小了有源FinFET结构上的应力失衡和应力失衡的影响。该FinFET器件包括：包括有多个半导体鳍状件的有源FinFET以及包括有多个半导体鳍状件的伪FinFET。有源FinFET以及伪FinFET彼此横向地间隔了与有源FinFET的鳍状件间距相关的距离。本发明还提供了一种伪FinFET结构及其制造方法。

Description

伪FinFET结构及其制造方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种伪FinFET结构及其制造方法。
背景技术
晶体管是现代集成电路的关键部件。为了满足速度持续加快的要求，晶体管的驱动电流需要持续增大。由于晶体管的驱动电流与晶体管的栅极宽度成正比，所以优选的是具有较大宽度的晶体管。
然而，栅极宽度的增大与减小半导体器件尺寸的要求相冲突。由此，发展出了鳍式场效应晶体管(FinFET)。
FinFET的引入所具有的优势在于，在没有因占用更大芯片区域而产生的成本的情况下增大了驱动电流。然而，FinFET晶体管的小尺寸导致在其生产和制造过程中产生了各种问题。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：有源FinFET，位于衬底上方，其中，所述有源FinFET包括一个或多个有源半导体鳍状件，所述有源FinFET具有四个面；第一伪FinFET，位于所述衬底上方，其中，所述第一伪FinFET包括一个或多个伪半导体鳍状件，所述第一伪FinFET与所述有源FinFET的第一面横向相邻；第二伪FinFET，位于所述衬底上方，其中，所述第二伪FinFET包括一个或多个伪半导体鳍状件，所述第二伪FinFET与所述有源FinFET的第二面横向相邻；第三伪FinFET，位于所述衬底上方，其中，所述第三伪FinFET包括一个或多个伪半导体鳍状件，所述第三伪FinFET与所述有源FinFET的第三面横向相邻；以及第四伪FinFET，位于所述衬底上方，其中，所述第四伪FinFET包括一个或多个伪半导体鳍状件，所述第四伪FinFET与所述有源FinFET的第四面横向相邻。
在所述半导体器件中，所述有源半导体鳍状件平行于伪半导体鳍状件。
在所述半导体器件中，所述有源半导体鳍状件垂直于伪半导体鳍状件。
在所述半导体器件中，进一步包括：第一有源半导体鳍状件，具有第一宽度；第二有源半导体鳍状件，所述第二有源半导体鳍状件与所述第一有源半导体鳍状件横向间隔开第一间隔；以及第二间隔，包括所述第一宽度和所述第一间隔，其中，所述有源FinFET与所述第一伪FinFET、所述第二伪FinFET、所述第三伪FinFET和所述第四伪FinFET横向间隔开第三间隔，所述第三间隔是所述第二间隔的十分之一至所述第二间隔的五倍。
在所述半导体器件中，所述第一伪FinFET的伪半导体鳍状件垂直于所述第二伪FinFET的伪半导体鳍状件。
在所述半导体器件中，所述有源FinFET进一步包括位于所述有源半导体鳍状件上方的栅极结构。
在所述半导体器件中，所述第一伪FinFET进一步包括位于伪有源鳍状件上方的伪栅极结构。
在所述半导体器件中，所述有源半导体鳍状件具有与伪半导体鳍状件相同的宽度和相同的长度。
在所述半导体器件中，伪半导体鳍状件长于且宽于所述有源半导体鳍状件。
在所述半导体器件中，伪半导体鳍状件短于且窄于所述有源半导体鳍状件。
根据本发明的另一方面，提供了一种FinFET器件，包括：第一FinFET，位于衬底上方，所述第一FinFET包括多个第一半导体鳍状件，所述第一FinFET与有源器件电连接；以及第二FinFET，位于所述衬底上方，所述第二FinFET包括多个第二半导体鳍状件，所述多个第二半导体鳍状件垂直于所述多个第一半导体鳍状件，并且所述第二FinFET与全部有源器件电隔离。
在所述FinFET器件中，进一步包括：第一FinFET，进一步包括：第一半导体鳍状件，具有第一侧壁；第二半导体鳍状件，具有第二侧壁，所述第二鳍状件与所述第一鳍状件横向相邻并且相互平行，所述第二侧壁是与所述第一侧壁分别相应的侧壁；以及从所述第一侧壁至所述第二侧壁测量出的第一间隔，其中，所述第一FinFET与所述第二FinFET横向间隔开第二间隔，所述第二间隔是所述第一间隔的十分之一至所述第一间隔的五倍。
在所述FinFET器件中，进一步包括：位于所述衬底上方的第三FinFET，所述第三FinFET包括多个第三半导体鳍状件，并且所述第三FinFET与全部有源器件电隔离，所述第三FinFET器件与所述第一FinFET横向间隔开所述第二间隔。
在所述FinFET器件中，所述多个第三半导体鳍状件平行于所述多个第二半导体鳍状件。
在所述FinFET器件中，所述多个第三半导体鳍状件垂直于所述多个第二半导体鳍状件。
在所述FinFET器件中，进一步包括：位于所述衬底上方的第一伪部分，所述第一伪部分与全部有源器件电隔离，并且所述第一伪部分与所述第一FinFET横向间隔开第二间隔，从上向下看去，所述第一伪部分具有方形形状。
在所述FinFET器件中，所述第一FinFET包括位于所述多个第一鳍状件上方的第一栅极结构，并且所述第二FinFET进一步包括位于所述多个第二鳍状件上方的第二栅极结构。
在所述FinFET器件中，所述方法包括：在所述衬底上方形成多个有源半导体鳍状件；以及在形成所述多个有源半导体鳍状件的同时，在所述衬底上方形成多个伪半导体鳍状件，所述多个伪半导体鳍状件包括：形成第一组伪半导体鳍状件，其中，所述第一组与所述多个有源半导体鳍状件的第一面横向相邻；形成第二组伪半导体鳍状件，其中，所述第二组与所述多个有源半导体鳍状件的第二面横向相邻；形成第三组伪半导体鳍状件，其中，所述第三组与所述多个有源半导体鳍状件的第三面横向相邻；和形成第四组伪半导体鳍状件，其中，所述第四组与所述多个有源半导体鳍状件的第四面横向相邻。
在所述FinFET器件中，形成所述第一组伪半导体鳍状件进一步包括：形成平行于所述多个有源半导体鳍状件的所述第一组伪半导体鳍状件。
在所述FinFET器件中，形成所述第一组伪半导体鳍状件进一步包括：形成垂直于所述多个有源半导体鳍状件的所述第一组伪半导体鳍状件。
附图说明
为了更全面地理解本发明的实施例及其优势，现将结合附图所进行的描述作为参考，其中：
图1示出了FinFET器件结构的说明性实施例的俯视图；
图2a至图6b分别示出了图1所示的FinFET器件的各个制造阶段的立体图和截面图；
图7示出了FinFET器件结构的第二个说明性实施例的俯视图；
图8示出了FinFET器件结构的第三个说明性实施例的俯视图。
具体实施方式
将参考图2a至图6b来描述形成鳍状器件的各个步骤。现将详细地参考附图中所示的实施例。在任何情况下使用在图和说明中的相同的参考标号均涉及的是相同的或类似的部分。在图中，为了清楚和方便，可以对形状和厚度进行夸大。该说明尤其针对根据本发明的方法和设备的形成部分或与其更直接地共同作用的部件。可以理解，未具体示出或描述的部件可以采用对本领域的技术人员而言公知的各种形式。一旦理解了本发明，对本领域的技术人员而言许多变化和更改均是显而易见的。
整个说明书中的“一个实施例”或“实施例”的参考指的是具体的部件、结构或根据实施例所描述的特性均包括在至少一个实施例中。因此，在整个说明书中出现在各处的“在一个实施例中”或“在实施例中”不必均涉及相同的实施例。另外，具体的部件、结构或特性可以以任意适合的方式结合在一个或多个实施例中。应该理解，下面的附图没有按照比例绘制，这些附图仅仅用于说明。
图1示出的是FinFET器件1的俯视图，该器件包括有源FinFET8和多个伪FinFET10。有源FinFET8包括多个有源鳍状件12和栅极结构18，而伪FinFET包括伪鳍状件14。在一些实施例中，伪FinFET10可以包括位于伪鳍状件14上方的栅极结构(未示出)。
在图1的实施例中，有源鳍状件12是矩形的并且大体上彼此平行，栅极结构18垂直于有源鳍状件12。还是在这个实施例中，伪鳍状件14大体上平行于有源鳍状件12。另外，伪鳍状件14可以朝向与有源鳍状件12相关的任意方向(下面参考图8进行论述)。另外，伪鳍状件14可以大体上大于或小于有源鳍状件12并且可以是各种形状的(下面借助图7和图8进行论述)。
如图1所示，FinFET器件1包括有源鳍状件间距p和间隔s(同样参看图3b)。有源鳍状件间距p是单个的有源鳍状件12的宽度w2(参见图3b)加上单个的有源鳍状件12与下一个有源鳍状件12之间的距离。例如，如果宽度w2是10nm，而有源鳍状件12之间的距离是20nm的话，那么有源鳍状件间距p将为30nm。有源FinFET8通过间隔s与最近的伪FinFET10相分开。可以根据有源鳍状件间距p来限定该间隔s。在所示实施例中，s可以在大约0.1p和5p之间。例如，使用上述实例中的30nm的有源鳍状件间距时，间隔s可以在大约3nm和150nm之间。
图2a示出了工艺过程的中间阶段中的FinFET器件的立体图。图2b示出了沿着图2a的线a-a的FinFET器件的截面图。FinFET器件1包括位于半导体衬底4上的半导体层6。半导体衬底4可以包括体硅(掺杂的或未掺杂的)或绝缘体上硅(SOI)衬底的有源层。SOI衬底通常包括半导体材料(诸如，硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)，或其组合)的层。也可以使用其他衬底，包括了多层的衬底、渐变的衬底或混合取向的衬底。
半导体衬底4可以包括有源器件(出于清楚，图2a或图2b未示出)。本领域的技术人员将意识到，可以使用广泛多样的器件(诸如，晶体管、电容器、电阻器，这些的组合或类似的)来形成FinFET器件1的设计的结构和功能要求。可以使用任意适合的方法来形成该器件。有源FinFET8可以与有源的和无源的器件电连接。伪FinFET10可以与有源的和无源的器件电隔离。图中仅示出了半导体衬底4的一部分，因为这已经能够充分地说明所示的实施例了。
半导体层6可以由半导体材料(诸如，硅、锗、硅锗，或类似的)形成。在实施例中，半导体层6是硅。然后，可以通过注入工艺来掺杂半导体层6，从而将p型或n型杂质引入到半导体层6中。
在图3a和图3b中，示出了将半导体层6图案化成有源的鳍状件12和伪鳍状件14。图3a是FinFET器件1的立体图，而图3b是沿着图3a的线a-a的截面图。可以通过在半导体层6上方沉积掩模材料(未示出)(诸如，光刻胶或氧化硅)来完成鳍状件图案化工艺。然后，图案化掩模材料并且根据该图案来蚀刻半导体层6。所得到的结构包括多个形成在半导体层6中的有源的鳍状件12和伪鳍状件14。多个有源的鳍状件12和伪鳍状件14中的每个鳍状件均具有与半导体衬底4的顶面大体上垂直的侧壁。在一些实施例中，半导体层6被蚀刻到具体深度，也就是说，有源鳍状件12和伪鳍状件14被形成具有某高度，有源鳍状件12的高度h2约为10nm至500nm，伪鳍状件14的高度h1约为10nm至500nm。在一个具体的实施例中，有源鳍状件12被形成为具有约为150nm的高度h2，而伪鳍状件14被形成为具有大约150nm的高度h1。有源鳍状件12可以具有约为5nm至50nm的宽度w2，而伪鳍状件14可以具有约为5nm至50nm的宽度w1。如图3a所示，有源鳍状件12可以具有大约0.01um至10um的长度L2，而伪鳍状件14可以具有约为0.1um至10um的长度L1。在可选的实施例中，有源鳍状件12和伪鳍状件14可以在形成在位于半导体衬底4顶上的图案化的层中的沟道或开口内，从半导体衬底4的顶面中外延地生长出来。由于该工艺是本领域公知的，所以在此不再重复细节。
有源鳍状件12用作待形成的有源FinFET8的鳍状件结构，而伪鳍状件14用作伪FinFET10的鳍状件结构。有源FinFET8可以包括与FinFET器件1所需的有源鳍状件12一样多的单个的有源鳍状件12。作为非限制性的说明性实施例，图2a至图6b示出了带有三个有源鳍状件12的有源FinFET8的形成。同样地，图1，图7和图8示出了带有六个有源鳍状件12的有源FinFET8。类似地，伪FinFET10可以包括单个伪鳍状件14至大约500个伪鳍状件14，而不是图2a至图6b中所示的三个伪鳍状件14。
现参考图4a和图4b，介电层16均厚沉积(blanketdeposited)在FinFET器件1上。介电层16可以由一种或多种适合的电介质材料形成，诸如，氧化硅、氮化硅、低k电介质(诸如，碳掺杂的氧化物)、超低k电介质(诸如，多孔碳掺杂的二氧化硅)、聚合物(诸如，聚酰亚胺)，这些的组合或类似的。可以通过，诸如，化学汽相沉积(CVD)工艺，或旋涂玻璃工艺来沉积介电层16，然而也可以使用任意可接受的工艺。
在图4a和图4b示出的实施例中，有源鳍状件12具有位于其间的电介质层16。电介质层16可以包括在较小的器件上带有间隙填充能力，但同时也具有高收缩率的材料，诸如，旋涂玻璃、可流动的CVD氧化物，或类似的。当通过下面具有高热预算的工艺加热和冷却介电层16时，在有源鳍状件12中可能导致应力失衡，该应力失衡可能在有源鳍状件12中导致变形或缺陷，诸如，横向位移。该变形和/或缺陷可能影响有源FinFET8的性能。
发明人发现可以通过包含围绕着有源FinFET8的伪FinFET10来减小应力失衡和应力失衡的影响。可以相信，间隔s的值(从有源FinFET8到最近的伪FinFET10的距离，从其间距p的大约0.1倍到鳍状件间距p的大约5倍)减小了有源FinFET8上的应力失衡及其影响。可以看出，通过包括了伪FinFET10，横向位移可以减小15％，该伪FinFET围绕着有源FinFET8，并且与有源FinFET8的间距在上述范围内。另外，应力失衡导致在靠近鳍状件的底部的有源FinFET8的最外面的有源鳍状件12上产生了高冯·米塞斯应力(vonMisesstress)，在该鳍状件的底部处鳍状件的大体上垂直的侧壁与衬底的顶面相接。与附近没有伪FinFET10的有源FinFET8相比，在包括了伪FinFET10的情况下，最外面的有源鳍状件12(在伪FinFET10的方向上)的外边缘上的冯·米塞斯应力被减小了近59％。与附近没有伪FinFET10的有源FinFET8相比，在包括了伪FinFET10的情况下，最外面的有源鳍状件12(在相邻的伪鳍状件12的方向上)的内边缘上的冯·米塞斯应力也被减小了近46％。有源鳍状件12上的冯·米塞斯应力的减小可以减少有源鳍状件12由于应力失衡所导致的变形和缺陷，该应力失衡是由介电层16在后续处理过程的加热和冷却时的收缩造成的。
图5a和图5b示出了制造工艺的下一步，其中，介电层16被减薄成低于有源鳍状件12的顶部和伪鳍状件14的顶部。可以多种方式减薄回(thinnedback)介电层16。在一个实施例中，该方式是一种多步骤的工艺，该工艺的第一步骤中包括化学机械抛光(CMP)，在该工艺中，介电层16发生了反应并且随后使用研磨剂将其磨掉。可以持续进行该工艺，直到有源鳍状件12以及为其14的顶部暴露出来为止。可以多种方式执行将介电层16减薄成低于有源鳍状件12和伪鳍状件14的顶部的下一个步骤。一种方式是在适合的时间中进行稀释的氢氟酸(DHF)或汽相的氢氟酸(VHF)处理。在另一个实施例中，可以跳过CMP工艺步骤并且可以在不去除有源鳍状件12和伪鳍状件14的情况下选择性地减薄回介电层16。可以通过上述的DHF处理或VHF处理来执行该选择性减薄。
图6a和图6b示出了在有源鳍状件12上方形成栅极结构18(同样参见图1)。栅极结构18可以包括栅极介电层(未示出)、栅电极(未示出)以及栅极隔离件(未示出)。栅极介电层可以通过热氧化、CVD、溅射，或公知的并且使用在本领域中的用于形成栅极电介质的任意其他方法来形成。在其他实施例中，该栅极介电层可以包括具有高介电常数(k值)，例如，大于3.9的介电材料。这些材料可以包括氮化硅、氮氧化物、金属氧化物，诸如，HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx，类似的或其组合和多层。
栅电极可以形成在栅极介电层上方。该栅电极可以包括导电材料并且可选自于包括了多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物以及金属的组。可以通过CVD、溅射沉积，或公知的以及在本领域中用于沉积导电材料的其他技术来沉积该栅电极层。栅电极层的顶面通常是不平坦的顶面，可以在图案化该栅电极层或进行栅极蚀刻之前先进行平坦化。此时，离子可以或可以不被引入到栅电极层中。例如，可以通过离子注入工艺引入离子。栅电极层和栅极介电层可以被图案化从而形成栅极结构18。可以通过在栅电极层上方沉积掩模材料(未示出)(诸如，光刻胶或氧化硅)来完成该栅极图案化工艺。然后，图案化掩模材料并且根据该图案蚀刻栅电极层。在一些实施例中，伪FinFET10可以具有形成在伪鳍状件14上方的伪栅极结构(未示出)。可选地，在其他实施例中，伪FinFET10可以不具有形成在伪鳍状件14上方的伪栅极结构。
在形成栅极结构18之后，源极区域20和漏极区域22可以形成在有源鳍状件12上。可以通过执行注入工艺注入合适的掺杂物从而在有源鳍状件12中补充掺杂物来掺杂源极区域20和漏极区域22。在另一个实施例中，可以通过在有源鳍状件12中形成凹部(未示出)并且在该凹部中外延地生长材料来形成源极区域20和漏极区域22。既可以通过上述注入方法也可以在材料生长时通过原地掺杂来掺杂源极区域20和漏极区域22。在实施例中，连续的金属层可以覆盖有源鳍状件12的三个源极区域20，从而形成有源FinFET8的源极区域。另外，连续的金属层可以覆盖三个漏极区域22，从而形成有源FinFET8的漏极区域。
栅极隔离件可以形成在栅极结构18的相对侧上。通常通过在之前所形成的结构上均厚沉积隔离件层(未示出)来形成栅极隔离件(未示出)。该隔离件层可以包括SiN、氮氧化物、SiC、SiON、氧化物等并且可以通过使用形成这种层的方法，诸如，化学汽相沉积(CVD)、等离子体增强CVD、溅射，以及本领域公知的其他方法来形成该隔离件层。然后，图案化该栅极隔离件，优选的是通过用于从结构的水平表面中去除隔离件层的各向异性的蚀刻。
图7示出了FinFET器件1的另一个实施例，其中，伪FinFET10具有各种尺寸。与图1的实施例类似，有源鳍状件12是矩形的并且大体上彼此平行，同时栅极结构18垂直于有源鳍状件12。与图1的实施例类似，伪鳍状件14也大体上平行于有源鳍状件12。然而，在这个实施例中，一些伪鳍状件14比有源鳍状件12更长、更宽、更窄，或更短。
与图1的实施例类似，FinFET器件1包括有源鳍状件间距p和间隔s(同样参见图1和图3b)。有源鳍状件间距p的宽度w2(见图3b)等于单个有源鳍状件12加上单个有源鳍状件12与相邻的下一个有源鳍状件12之间的距离。有源FinFET8通过间隔s与最近的伪FinFET10相分隔开。可以根据有源的其间距p来限定间隔s。在说明性实施例中，s可以大约在1.0p和5p之间。
图8示出了包括有伪FinFET10和伪部分24的FinFET器件1的又一个实施例。与图1和图7中的实施例类似，有源鳍状件12是矩形的并且大体上彼此平行，同时栅极结构18垂直于有源鳍状件12。也与图7中的实施例类似，一些伪鳍状件14比有源鳍状件12更长、更宽、更窄，或更短。然而，在这个实施例中，伪鳍状件14也朝向不同的方向。伪鳍状件14可以大体上平行于有源鳍状件12，或伪鳍状件14可以大体上垂直于有源鳍状件12。另外，这个实施例包括具有伪FinFET10的伪部分24。在另一个实施例中，伪鳍状件14可以朝向既不大体上平行于又不大体上垂直于有源鳍状件12的方向，例如，伪鳍状件14可以与有源鳍状件12以对角线对齐。可以由与FinFET10类似的材料，或与处理FinFET10的工艺类似的工艺形成伪部分24。尽管图8示出的伪部分24为方形的和矩形的，但它们仍可以被形成为任何适合的形状。
与图1和图7的实施例类似，FinFET器件1包括有源鳍状件的间距p和间隔s(也参见图1和图3b)。有源鳍状件的间距p的宽度w2(参见图3b)等于单个有源鳍状件12加上单个有源鳍状件12与下一个有源鳍状件12之间的距离。有源FinFET8通过间隔s与最近的伪FinFET10相分隔开。可以根据有源鳍状件的间距p限定该间隔s。在所示实施例中，s可以在大约0.1p和5p之间。
一个实施例是一种半导体器件，其包括位于衬底上方的有源FinFET，其中，该有源FinFET包括一个或多个有源半导体鳍状件，该有源FinFET具有四个面；位于衬底上方的第一伪FinFET，其中，该第一伪FinFET包括一个或多个伪半导体鳍状件，该第一伪FinFET与有源FinFET的第一面横向相邻；以及位于衬底上方的第二伪FinFET，其中，该第二伪FinFET包括一个或多个伪半导体鳍状件，该第二伪FinFET与有源FinFET的第二面横向相邻。该半导体器件另外包括位于衬底上方的第三伪FinFET，其中，该第三伪FinFET包括一个或多个伪半导体鳍状件，该第三伪FinFET与有源FinFET的第三面横向相邻；以及位于衬底上方的第四伪FinFET，其中，该第四伪FinFET包括一个或多个伪半导体鳍状件，该第四伪FinFET与有源FinFET的第四面横向相邻。
另一个实施例是一种FinFET器件，其包括位于衬底上方的第一FinFET，该第一FinFET包括第一多个半导体鳍状件，该第一FinFET与有源器件电连接；以及位于衬底上方的第二FinFET，该第二FinFET包括第二多个半导体鳍状件，该第二多个半导体鳍状件垂直于第一多个半导体鳍状件，并且第二FinFET与全部有源器件电隔离。
又一个实施例是一种形成FinFET器件的方法，该方法包括在衬底上方形成多个有源半导体鳍状件；并且在形成该多个有源半导体鳍状件的同时，在衬底上方形成多个伪半导体鳍状件，形成多个伪半导体鳍状件包括形成第一组伪半导体鳍状件，其中，第一组与多个有源半导体鳍状件的第一面横向相邻；形成第二组伪半导体鳍状件，其中，第二组与多个有源半导体鳍状件的第二面横向相邻；形成第三组伪半导体鳍状件，其中，第三组与多个有源半导体鳍状件的第三面横向相邻；以及形成第四组伪半导体鳍状件，其中，第四组与多个有源半导体鳍状件的第四面横向相邻。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (19)

1.一种半导体器件，包括：
有源FinFET，位于衬底上方，其中，所述有源FinFET包括一个或多个有源半导体鳍状件，所述有源FinFET具有四个面；
第一伪FinFET，位于所述衬底上方，其中，所述第一伪FinFET包括一个或多个伪半导体鳍状件，所述第一伪FinFET与所述有源FinFET的第一面横向相邻；
第二伪FinFET，位于所述衬底上方，其中，所述第二伪FinFET包括一个或多个伪半导体鳍状件，所述第二伪FinFET与所述有源FinFET的第二面横向相邻；
第三伪FinFET，位于所述衬底上方，其中，所述第三伪FinFET包括一个或多个伪半导体鳍状件，所述第三伪FinFET与所述有源FinFET的第三面横向相邻；以及
第四伪FinFET，位于所述衬底上方，其中，所述第四伪FinFET包括一个或多个伪半导体鳍状件，所述第四伪FinFET与所述有源FinFET的第四面横向相邻。
2.根据权利要求1所述的半导体器件，其中，所述有源半导体鳍状件平行于伪半导体鳍状件。
3.根据权利要求1所述的半导体器件，其中，所述有源半导体鳍状件垂直于伪半导体鳍状件。
4.根据权利要求1所述的半导体器件，进一步包括：
第一有源半导体鳍状件，具有第一宽度；
第二有源半导体鳍状件，所述第二有源半导体鳍状件与所述第一有源半导体鳍状件横向间隔开第一间隔；以及
第二间隔，包括所述第一宽度和所述第一间隔，其中，所述有源FinFET与所述第一伪FinFET、所述第二伪FinFET、所述第三伪FinFET和所述第四伪FinFET横向间隔开第三间隔，所述第三间隔是所述第二间隔的十分之一至所述第二间隔的五倍。
5.根据权利要求4所述的半导体器件，其中，所述第一伪FinFET的伪半导体鳍状件垂直于所述第二伪FinFET的伪半导体鳍状件。
6.根据权利要求1所述的半导体器件，其中，所述有源FinFET进一步包括位于所述有源半导体鳍状件上方的栅极结构。
7.根据权利要求6所述的半导体器件，其中，所述第一伪FinFET进一步包括位于伪有源鳍状件上方的伪栅极结构。
8.根据权利要求1所述的半导体器件，其中，所述有源半导体鳍状件具有与伪半导体鳍状件相同的宽度和相同的长度。
9.根据权利要求1所述的半导体器件，其中，伪半导体鳍状件长于且宽于所述有源半导体鳍状件。
10.根据权利要求1所述的半导体器件，其中，伪半导体鳍状件短于且窄于所述有源半导体鳍状件。
11.一种FinFET器件，包括：
第一FinFET，位于衬底上方，所述第一FinFET包括多个第一半导体鳍状件，所述第一FinFET与有源器件电连接；以及
第二FinFET，位于所述衬底上方，所述第二FinFET包括多个第二半导体鳍状件，所述多个第二半导体鳍状件垂直于所述多个第一半导体鳍状件，并且所述第二FinFET与全部有源器件电隔离；
其中，第一FinFET，进一步包括：
所述多个第一半导体鳍状件的第一半导体鳍状件，具有第一侧壁；
所述多个第一半导体鳍状件的第二半导体鳍状件，具有第二侧壁，所述多个第一半导体鳍状件的第二半导体鳍状件与所述多个第一半导体鳍状件的第一半导体鳍状件横向相邻并且相互平行，所述第二侧壁是与所述第一侧壁分别相应的侧壁；以及
从所述第一侧壁至所述第二侧壁测量出的第一间隔，其中，所述第一FinFET与所述第二FinFET横向间隔开第二间隔，所述第二间隔是所述第一间隔的十分之一至所述第一间隔的五倍。
12.根据权利要求11所述的FinFET器件，进一步包括：位于所述衬底上方的第三FinFET，所述第三FinFET包括多个第三半导体鳍状件，并且所述第三FinFET与全部有源器件电隔离，所述第三FinFET器件与所述第一FinFET横向间隔开所述第二间隔。
13.根据权利要求12所述的FinFET器件，其中，所述多个第三半导体鳍状件平行于所述多个第二半导体鳍状件。
14.根据权利要求12所述的FinFET器件，其中，所述多个第三半导体鳍状件垂直于所述多个第二半导体鳍状件。
15.根据权利要求11所述的FinFET器件，进一步包括：位于所述衬底上方的第一伪部分，所述第一伪部分与全部有源器件电隔离，并且所述第一伪部分与所述第一FinFET横向间隔开第二间隔，从上向下看去，所述第一伪部分具有方形形状。
16.根据权利要求11所述的FinFET器件，其中，所述第一FinFET包括位于所述多个第一鳍状件上方的第一栅极结构，并且所述第二FinFET进一步包括位于所述多个第二鳍状件上方的第二栅极结构。
17.一种形成FinFET器件的方法，所述方法包括：
在衬底上方形成多个有源半导体鳍状件；以及
在形成所述多个有源半导体鳍状件的同时，在所述衬底上方形成多个伪半导体鳍状件，所述多个伪半导体鳍状件包括：
形成第一组伪半导体鳍状件，其中，所述第一组与所述多个有源半导体鳍状件的第一面横向相邻；
形成第二组伪半导体鳍状件，其中，所述第二组与所述多个有源半导体鳍状件的第二面横向相邻；
形成第三组伪半导体鳍状件，其中，所述第三组与所述多个有源半导体鳍状件的第三面横向相邻；和
形成第四组伪半导体鳍状件，其中，所述第四组与所述多个有源半导体鳍状件的第四面横向相邻。
18.根据权利要求17所述的形成FinFET器件的方法，其中，形成所述第一组伪半导体鳍状件进一步包括：形成平行于所述多个有源半导体鳍状件的所述第一组伪半导体鳍状件。
19.根据权利要求17所述的形成FinFET器件的方法，其中，形成所述第一组伪半导体鳍状件进一步包括：形成垂直于所述多个有源半导体鳍状件的所述第一组伪半导体鳍状件。
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