JPWO2005106949A1 - 半導体の製造方法及び半導体装置 - Google Patents

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Abstract

本発明の半導体装置の製造方法は、主面を有する半導体層を備えた基板であって、主面を複数の素子活性領域５０、６０に区分する分離領域７０内に形成された素子分離構造（ＳＴＩ）を有する基板を用意する工程（Ａ）と、半導体層の主面における複数の素子活性領域５０、６０のうちの選択された素子活性領域５０上にＳｉおよびＧｅを含むエピタキシャル層を成長させる工程（Ｂ）と、複数の素子活性領域５０、６０のうち、エピタキシャル層が形成された素子活性領域５０、およびエピタキシャル層が形成されていない素子活性領域Ａ２の各々に、トランジスタを形成する工程（Ｃ）とを含む。工程（Ａ）は、分離領域７０内において、素子分離構造（ＳＴＩ）に囲まれた複数のダミー領域８０を形成する工程（ａ１）を含み、工程（Ｂ）は、複数のダミー領域８０のうちの選択された領域上にエピタキシャル層と同じ材料からなる層を成長させる工程（ｂ１）を含む。

Description

本発明は、基板の選択された領域にＳｉＧｅを含む半導体層を選択的にエピタキシャル成長させた半導体装置、製造方法、および設計方法に関している。
半導体装置の消費電力を低減し、動作速度を向上するなどの目的のため、ＳｉＧｅを用いた半導体素子の研究が盛んに進められている。ＳｉＧｅ層をチャネルに用いれば、従来のシリコン層に比べて、正孔移動度を約２倍に向上できる。また、歪みＳｉ技術の研究も進められている。歪みＳｉ層をチャネル層に用いれば、従来のシリコン層に比べて電子移動度で約２．２倍、正孔移動度で約１．４倍の向上が実現可能となる。このような歪みＳｉ層は、格子緩和したＳｉＧｅ層の上にＳｉ層を成長させることによって得られる。Ｓｉに対してＳｉＧｅは結晶の格子間隔が若干大きいため（Ｇｅ組成３０％のＳｉＧｅ層の格子定数はシリコン層の格子定数に対して１％程度大きい。）、ＳｉＧｅ上に成長したＳｉには引っ張り歪みが生じることになる。
本発明者らは、Ｓｉ基板の特定領域にＳｉＧｅ層を含む半導体層を選択的にエピタキシャル成長させることにより、１つのＳｉ基板上に通常のＳｉのＭＯＳトランジスタ（Ｓｉ素子）とＳｉＧｅのＭＯＳトランジスタ（ＳｉＧｅ素子）とを混載させた半導体装置の開発を検討してきた。
このようにチャネル領域の半導体組成が異なるＭＯＳトランジスタを１つのＳｉ基板上に混載するには、Ｓｉ基板の選択された領域上にＳｉＧｅ層を再現性良く均一に成長させることが必要になる。
図６（ａ）および（ｂ）を参照しながら、選択された領域上にＳｉＧｅ層を成長させる基本的な方法を説明する。図６（ａ）は、Ｓｉ基板１の主面の一部を示す平面図であり、素子活性領域５０、６０と分離領域７０とが図示されている。図６（ｂ）は、図６（ａ）のＢ−Ｂ線断面図である。
図６（ａ）および（ｂ）からわかるように、Ｓｉ基板１の主面では、素子活性領域５０の表面にＳｉＧｅを含む層がエピタキシャル成長しているが、素子活性領域６０の表面上には何も成長していない。また、これらの素子活性領域５０、６０は、周囲の分離領域７０によって取り囲まれている。素子活性領域５０には、その後の製造工程（不図示）により、ＳｉＧｅを含む層を活性領域として用いるＭＯＳトランジスタ（ＳｉＧｅ素子）が形成され、素子活性領域６０には、Ｓｉ基板１の表面領域を活性領域として用いるＭＯＳトランジスタ（Ｓｉ素子）が形成される。
分離領域７０には、図６（ｂ）に示すように、内部が絶縁物３０で埋められた凹部または溝（トレンチ）が形成されており、分離領域７０における基板主面（Ｓｉ表面）のレベルは素子活性領域５０、６０における基板主面（Ｓｉ表面）のレベルよりも低い。このようにＳｉ基板１に形成された素子分離用溝に絶縁物３０を埋め込んだ素子分離構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と称されている。このＳＴＩにより、各素子活性領域５０、６０は相互に電気的に分離されている。
図６（ａ）および（ｂ）では、簡単のため、２つの素子活性領域５０、６０のみが図示されているが、現実のＳｉ基板上には多数の素子活性領域５０、６０が形成される。
素子活性領域５０上にＳｉＧｅを含む層をエピタキシャル成長させる前、素子活性領域６０の表面を完全に覆う選択成長用マスク（不図示）が形成される。選択成長用マスクには開口部が設けられ、素子活性領域５０は、エピタキシャル成長直前において、この開口部を介して露出した状態にある。選択的なエピタキシャル条件のもとで、ＳｉＧｅを含む層はＳｉ表面上に結晶成長し、選択成長用マスクの上には成長しない。このため、ＳｉＧｅを含む層は図６（ｂ）に示すように素子活性領域５０上に選択的に成長する。
なお、ＳＴＩを形成するには、Ｓｉ基板１の表面に形成した素子分離用溝を埋め込むようにＳｉＯ２などの絶縁膜を堆積した後、その絶縁膜の上面をＣＭＰ（化学的機械的研磨）によって平坦化する処理が行われる。このようなＣＭＰを行うとき、分離領域７０の面積の広い部分と狭い部分との間で研磨量に差が生じるため、均一な平坦化処理が実現できなくなる可能性がある。このようにパターンのサイズや面積率によって研磨量が変化する現象は「ディッシング」と呼ばれている。ディッシングの問題を解決するため、図７（ａ）および（ｂ）に示すように、分離領域７０内に複数のダミー領域８０を形成することが行われている（例えば特許文献１）。ダミー領域８０は、ＳＴＩの溝幅をウェハ上またはチップ内で略均一化し、ＣＭＰによる研磨がウェハ内で均一に進行することを目的として作製される。このため、ダミー領域８０は、本来的には分離領域７０として凹部を形成すべき領域の一部に位置するが、その部分には凹部が形成されない。そのため、ダミー領域８０のＳｉ表面は、素子活性領域５０、６０におけるＳｉ表面と同一のレベルに維持されている。ただし、ダミー領域８０にはトランジスタなどの素子は形成されない。ＳＴＩのための絶縁膜をＣＭＰで研磨するとき、ダミー領域８０の上面は、素子活性領域５０、６０の上面と同様にＳｉＮ層で覆われた状態にある。このＳｉＮ層は、ＣＭＰが終了した後に除去される。
従来、前述した選択成長用マスクは、このダミー領域８０を完全に覆うようにパターニングされるため、ダミー領域８０上ではＳｉＧｅを含む層がエピタキシャル成長することはない。
特開平１１−１６９９９号公報
ＳｉＧｅ層を含む層を素子活性領域５０上に選択的に成長させるとき、前述のように選択成長用マスクに開口部を設け、Ｓｉ基板の下地Ｓｉ表面の一部を選択的に露出させる必要がある。この選択成長用マスクにおける開口部の面積がＳｉ基板主面の全体の面積に占める割合を「開口率」と称することにする。この開口率は、選択エピタキシャル成長に大きな影響を与える重要なパラメータであり、開口率が変化すると、選択エピタキシャル成長の条件（原料ガスの流量や基板温度）が同一でも、エピタキシャル成長のレートが変化し、ＳｉＧｅを含む層の厚さが変化したり、選択性を確保できなくなる場合がある。
特に半導体装置の品種が異なると、ＳｉＧｅ素子の活性領域のサイズや数が異なるため、選択成長用マスクの開口率が大きく変化する場合がある。このため、異なる品種の半導体装置を作製する場合において、単純に同一の条件でＳｉＧｅのエピタキシャル成長を行なうと、得られるＳｉＧｅ層の厚さや組成が目標値から外れる可能性があり、品種ごとに最適なエピタキシャル成長条件を見出すことが必要になる。このため、僅かの設計変更が生じた場合でもエピタキシャル成長条件の変更が必要なる。また、同一の品種であっても、開口率が基板上に一様ではなく、開口部の面積がチップの位置に応じて変化する場合がある。このような場合、得られるＳｉＧｅ層の厚さがチップ内でばらつく可能性もある。
本発明は、上記の問題を解決するためになされたものであり、その主たる目的は、半導体装置の仕様や設計に変更が生じても、エピタキシャル成長層の厚さを均一化することができる半導体装置ならびにその製造方法および設計方法を提供することにある。
本発明による半導体装置の製造方法は、主面を有する半導体層を備えた基板であって、前記主面を複数の素子活性領域に区分する分離領域内に形成された素子分離構造を有する基板を用意する工程（Ａ）と、前記半導体層の主面における前記複数の素子活性領域のうちの選択された素子活性領域上にＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層を成長させる工程（Ｂ）と、前記複数の素子活性領域のうち、前記エピタキシャル層が形成された素子活性領域、および前記エピタキシャル層が形成されていない素子活性領域の各々に、電界効果型トランジスタを形成する工程（Ｃ）とを含む半導体装置の製造方法であって、前記工程（Ａ）は、前記分離領域内において、前記素子分離構造に囲まれた複数のダミー領域を形成する工程（ａ１）を含み、前記工程（Ｂ）は、前記複数のダミー領域のうちの選択された領域上に、前記エピタキシャル層と同じ材料からなる層を成長させる工程（ｂ１）を含む。
好ましい実施形態において、前記工程（Ａ）は、前記半導体層の主面にトレンチを形成する工程（ａ２）と、前記トレンチを絶縁物で埋める工程（ａ３）と、前記絶縁物の上面を研磨し、平坦化する工程（ａ４）とを含み、前記半導体層の主面のうち前記絶縁物が存在しない部分は、前記複数の素子活性領域および前記複数のダミー領域を含み、前記複数の素子活性領域および前記複数のダミー領域の表面では、前記半導体層を構成する半導体が露出している。
好ましい実施形態において、前記工程（Ｂ）は、前記工程（ｂ１）の前に、選択成長用マスクを形成する工程（ｂ２）と、前記工程（ｂ１）の後に、前記選択成長用マスクを除去する工程（ｂ３）とを含み、前記選択成長用マスクは、前記複数の素子活性領域のうちの選択された素子活性領域および前記複数のダミー領域のうちの選択された領域上に開口部を有し、前記複数の素子活性領域の少なくとも一部の素子活性領域を完全に覆う。
好ましい実施形態において、前記工程（ｂ２）の後、前記エピタキシャル層の成長を行なう前に、前記複数の素子活性領域および前記複数のダミー領域の表面において前記半導体層を構成する半導体が露出している部分を表面からエッチバックする工程を含む。
好ましい実施形態において、前記エピタキシャル層の成長は、前記エピタキシャル層の表面が、前記半導体層のうちエッチバックされなかった部分の表面に一致するまで行われる。
好ましい実施形態において、前記工程（Ｂ）は、Ｇｅを含まないＳｉのエピタキシャル層を前記ＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層の上に成長させる工程を含む。
好ましい実施形態において、前記電界効果型トランジスタは、ＭＯＳトランジスタである。
好ましい実施形態において、前記基板は、単結晶Ｓｉ基板またはＳＯＩ基板である。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の周囲に複数のダミー領域を配置し、当該複数のダミー領域の少なくとも１つは前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の周囲に複数のダミー領域を配置し、当該複数のダミー領域のうち前記素子活性領域に隣接するダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われる素子活性領域と前記選択成長用マスクで覆われない素子活性領域とが隣接する場合、前記２つの素子活性領域の間に少なくとも１つのダミー領域を配置し、当該ダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域のうち、差動対トランジスタ回路を構成する電界効果型トランジスタが形成される偶数個の素子活性領域が存在する場合、前記偶数個の素子活性領域の対称軸に関して対称な関係を有する位置にあるダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の角部の近傍にＬ字型のダミー領域を配置し、当該Ｌ字型ダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の周囲に少なくとも１つのＣ字型ダミー領域を配置し、当該Ｃ字型ダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない複数の素子活性領域で挟まれた位置にＨ字型ダミー領域を配置し、当該Ｈ字型ダミー領域を前記選択成長用マスクで覆わないようにする。
本発明半導体装置は、主面を有する半導体層を備えた基板であって、前記主面を複数の素子活性領域に区分する分離領域内に形成された素子分離構造を有する基板と、前記半導体層の主面における前記複数の素子活性領域のうちの選択された素子活性領域上に成長したＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層と、前記複数の素子活性領域のうち、前記エピタキシャル層が形成された素子活性領域に形成された電界効果型トラトンジスタと、前記エピタキシャル層が形成されていない素子活性領域に形成された電界効果型トランジスタと、前記分離領域内に形成され、前記素子分離構造に囲まれた複数のダミー領域とを含む半導体装置であって、前記複数のダミー領域のうちの選択された領域上に、前記エピタキシャル層と同じ材料からなる層が設けられている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域の表面のレベルは、前記エピタキシャル層が形成されていない素子活性領域の表面のレベルよりも低い。
好ましい実施形態において、前記エピタキシャル層の表面のレベルは、前記エピタキシャル層が成長していない素子活性領域の表面のレベルに一致している。
好ましい実施形態において、前記エピタキシャル層が成長している素子活性領域の周囲に位置する複数のダミー領域には、前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が成長している素子活性領域に隣接する複数のダミー領域の各々には、前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されていない素子活性領域と前記エピタキシャル層が形成されている素子活性領域とが隣接し、前記２つの素子活性領域の間に少なくとも１つのダミー領域が配置されており、当該ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域のうち、差動対トランジスタ回路を構成する電界効果型トランジスタが形成される偶数個の素子活性領域が存在し、前記偶数個の素子活性領域の対称軸に関して対称な関係を有する位置にあるダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域の角部の近傍にＬ字型のダミー領域が配置されており、当該Ｌ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域の周囲に少なくとも１つのＣ字型ダミー領域が配置されており、当該Ｃ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成された複数の素子活性領域に挟まれた位置にＨ字型ダミー領域が配置されており、当該Ｈ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
本発明によれば、複数のダミー領域のうちの選択された領域上に、素子領域上に成長させるエピタキシャル層と同じ材料からなる層を成長させる工程を含むため、素子活性領域の配置や面積が変化する場合でも、エピタキシャル層の選択成長を均一化できる。
［図１］選択された領域上にＳｉＧｅ層を成長させる方法を説明するための本発明に関する図であり、（ａ）は、Ｓｉ基板の主面の一部を示す平面図であり、（ｂ）は、図６（ａ）のＢ−Ｂ線断面図である。
［図２］（ａ）から（ｆ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。
［図３］（ａ）から（ｅ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。
［図４］（ａ）から（ｅ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。
［図５］本発明による選択成長用マスクの開口率を決定する手順の一例を示すフローチャートである。
［図６］選択された領域上にＳｉＧｅ層を成長させる方法を説明するための従来技術に関する図であり、（ａ）は、Ｓｉ基板の主面の一部を示す平面図であり、（ｂ）は、図６（ａ）のＢ−Ｂ線断面図である。
［図７］選択された領域上にＳｉＧｅ層を成長させる方法を説明するための他の従来技術に関する図であり、（ａ）は、Ｓｉ基板の主面の一部を示す平面図であり、（ｂ）は、図６（ａ）のＢ−Ｂ線断面図である。
［図８］（ａ）から（ｃ）は、実施形態３における製造方法を示す工程断面図である。
［図９］（ａ）は、素子活性領域５０に関する問題を説明するための平面図であり、（ｂ）は、実施形態４における素子活性領域５０およびその周辺を示す平面図である。
［図１０］（ａ）は、素子活性領域５０と素子活性領域６０が隣接する場合に生じ得る問題を説明するための平面図であり、（ｂ）は、実施形態５における素子活性領域５０、６０およびその周辺を示す平面図である。
［図１１］（ａ）は、クロスカップル型の差動対トランジスタ（ペアトランジスタ）１２０、１４０の回路図であり、（ｂ）は、差動対トランジスタ１２０、１４０をＳｉＧｅ素子から形成する場合のレイアウト例を示す平面図であり、（ｃ）は、実施形態６における素子活性領域５０およびその周辺を示す主要部平面図である。
［図１２］（ａ）および（ｂ）は、いずも、実施形態６における差動対トランジスタを有する回路の例を示す図である。
［図１３］（ａ）および（ｂ）は、いずれも、実施形態７におけるＬ字型ダミー領域の配置例を示す主要部平面図である。
［図１４］（ａ）および（ｂ）は、いずれも、実施形態８におけるＣ字型ダミー領域の配置例を示す主要部平面図である。
［図１５］実施形態９におけるＨ字型ダミー領域の配置例を示す主要部平面図である。
 符号の説明
１ Ｓｉ基板
２ 保護酸化層（ＳｉＯ２膜）
３ ポリシリコン層
４ ＳｉＮ層
５ 素子分離溝
６ 保護酸化層
７ Ｓｉ酸化膜
８ ウェル
９ 選択成長用マスク材料層
１０ 選択成長用マスク
１１ Ｓｉバッファ層
１２ ＳｉＧｅチャネル層
１３ Ｓｉキャップ層
１４ ゲート絶縁膜
１５ ゲート電極
１６ ＬＤＤ
１７ サイドウォール
１８ ソース・ドレイン
１９ シリサイド層
２０ 層間絶縁膜
２１ プラグ
２２ アルミニウム配線
３０ 絶縁物
５０ 素子活性領域
６０ 素子活性領域
７０ 分離領域
８０ ダミー領域
８０ａ Ｌ字型ダミー領域
８０ｂ Ｃ字型ダミー領域
８０ｃ Ｈ字型ダミー領域
９０ ＳｉＧｅを含む層（エピタキシャル層）
本発明では、品種・仕様・設計などの変化に応じて素子活性領域の配置や総面積が変化する場合においても、ＣＭＰのディッシング抑制のために形成されるダミー領域を利用することにより、ＳｉＧｅの選択成長用マスクの開口率を所定範囲内に維持することができる。
まず、図１（ａ）および（ｂ）を参照しながら、本発明におけるＳｉＧｅを含む層の選択成長の特徴点を説明する。図１（ａ）は、Ｓｉ基板１の主面の一部を示す平面図であり、素子活性領域５０、６０、分離領域７０、およびダミー領域８０を示している。図１（ｂ）は図１（ａ）のＢ−Ｂ線断面図である。
分離領域７０内におけるダミー領域８０は、ＳＴＩの埋め込み絶縁膜をＣＭＰ法によって平坦化する際のディッシングを防止するために設けられており、その形状、サイズ、および配置は、ＣＭＰ法による平坦化を均一に行えるように最適化されている。本発明では、素子活性領域５０の上のみならず、ＣＭＰ用に設けられたダミー領域８０の上にもＳｉＧｅを含む層を成長させている。ただし、全てのダミー領域８０上に成長させるわけではなく、特定エリア内に位置するダミー領域８０の上にＳｉＧｅを含む層９０を成長させている。このような成長は、選択成長用マスクの開口部の大きさ、形状、および位置などを適切に設計することにより、特定のダミー領域８０を選択成長用マスクで覆わずに露出させた状態で選択成長を行うことにより実現できる。選択成長用マスクの開口部の大きさ、形状、および位置などの設計方法については、後に詳しく説明する。
以下、本発明の好ましい実施形態を説明する。
［実施形態１］
図２から図４を参照しながら、本発明の第１の実施形態を説明する。
まず、図２（ａ）に示すように、Ｓｉ基板１の表面を１０００〜１１００℃程度で熱酸化し、厚さ２０〜３０ｎｍ程度の保護酸化層（ＳｉＯ２層）２を形成する。Ｓｉ基板１は、典型的には、単結晶のＳｉウェハであるが、ＳＯＩ基板であってもよい。次に、ＣＶＤ法により、厚さ５０ｎｍ程度のポリシリコン層３を保護酸化層２上に堆積した後、ＣＶＤ法により、厚さ１５０ｎｍ程度のＳｉＮ層４をポリシリコン層３上に堆積する。ＳｉＮ層４の堆積温度は７００〜８００℃程度である。この後、リソグラフィ技術により、素子活性領域およびダミー領域８０のパターンを規定するレジストマスクをＳｉＮ層４の上に形成する。
上記積層構造のうち、レジストマスクによって覆われていない部分をエッチングすることにより、ＳｉＮ層４、ポリシリコン層３、保護酸化層２をパターニングする。このエッチングは、異方性の高いドライエッチング法によって行なうことが好ましい。ドライエッチング用のガスとして、ＳｉＮ層４や保護酸化層２のエッチングでは、ＣＦ４およびＣＨＦ３を用いることができる。また、ポリシリコン層３のエッチングではＣｌ２やＨＢｒなどガスを用いることができる。このドライエッチングにより、Ｓｉ基板１の主面が部分的に露出する。その後、Ｓｉ基板１の露出部分をエッチングすることにより、図２（ｂ）に示す素子分離溝５をＳｉ基板１の表面に形成する。Ｓｉのエッチングは、Ｃｌ２やＨＢｒなどガスを用いたドライエッチングによって行なうことができる。素子分離溝５の深さは、例えば２５０〜３５０ｎｍの範囲内に設定される。
次に、素子分離溝５の内部で露出しているＳｉ表面を１０００〜１１００℃程度で熱酸化し、図２（ｃ）に示す厚さ２０〜３０ｎｍ程度の保護酸化層６を形成する。この後、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）法により、図２（ｄ）に示すように素子分離溝５の内部をＳｉ酸化膜７で埋め込む。堆積するＳｉ酸化膜７の厚さは、素子分離溝５の深さよりも充分に大きな値、例えば５００〜８００ｎｍの範囲内の値に設定される。
次に、ＣＭＰ法による表面研磨を行う。この研磨は、図２（ｅ）に示すようにＳｉＮ層４が露出するまで行なう。この研磨が終了した段階では、Ｓｉ基板１上に形成された絶縁物の上面は平坦化されており、その平坦な上面はＳｉ酸化膜７の研磨面から形成されている領域と、ＳｉＮ層４から形成されている領域とに区分されている。Ｓｉ酸化膜７の研磨面からに形成されている領域は素子分離溝５上に位置し、ＳｉＮ層４から形成されている領域は素子活性領域５０、６０およびダミー領域８０上に位置している。
次に、熱濃リン酸を用いてＳｉＮ層４の除去を行った後、フッ硝酸を用いてポリシリコン層３の除去を行う。この後、フッ酸を用いて保護酸化層２の除去を行う。このエッチングにより、素子活性領域５０、６０およびダミー領域８０上の保護酸化層２がエッチングされるとともに、素子分離溝５を埋めるＳｉ酸化膜７の上部も部分的にエッチングされる。このエッチングにより、図２（ｆ）に示すように、Ｓｉ基板１の主面における素子活性領域５０、６０およびダミー領域８０の上面（Ｓｉ面）が露出する。
次に、イオン注入により、素子活性領域にウェル８を形成する。ウェル８のうち、ｎ型ウェルにはＡｓ（砒素）およびＰ（燐）のイオンが注入され、ｐ型ウェルにはＢ（ホウ素）のイオンが注入される。
このあと、図３（ａ）に示すように、厚さ１０〜３０ｎｍ程度の選択成長用マスク材料層９を堆積する。選択成長マスク材料層９は、例えばＳｉＮもしくはＳｉＯ２膜、またはこれらの積層膜から形成される。次に、図３（ｂ）に示すように、この選択成長用マスク材料層９をパターニングすることにより、選択成長用マスク１０を作製する。このパターニングは、リソグラフィおよびエッチング技術により実行されるが、エッチングは薬液を用いたウェットエッチングによって行なうことが好ましい。薬液としては、選択成長用マスク材料層９がＳｉＮから形成される場合、熱濃リン酸を用いることができ、選択成長用マスク材料層９がＳｉＯ２から形成される場合はフッ酸を用いることができる。なお、選択成長用マスク材料層９を形成する前の段階において、露出しているＳｉ表面に厚さ５ｎｍ程度の熱酸化膜を形成しておいてもよい。
選択成長用マスク１０の開口部は、図３（ｂ）に示すように、ＳｉＧｅを含む層をエピタキシャル成長させるべき領域を規定する。すなわち、選択成長用マスク１０の開口部は、素子活性領域５０のみならず、選択された特定のダミー領域８０を含むように形成され、Ｓｉ素子を形成する素子活性領域６０と一部のダミー領域８０は選択成長用マスク１０で覆われる。ＳｉＧｅを含む層のエピタキシャル成長は、選択成長用マスク１０の上には生じず、選択成長用マスク１０の開口部内に位置する素子活性領域５０およびダミー領域８０の表面で選択的に生じることになる。
なお、ダミー領域８０上に成長する結晶は、最終的にはトランジスタの活性領域としては用いられない。ダミー領域８０に結晶を成長させる理由は、結晶の選択成長を行なう領域の面積（具体的には、選択成長用マスク１０の開口率）をチップごとに略一定にすることにある。したがって、ダミー領域８０のどの部分を選択成長用マスク１０で覆い、どの部分を露出させるべきかは、選択エピタキシャル成長を均一に行なうという観点から最適化される。この最適化の方法については、後に説明する。
次に、図３（ｃ）に示すように、ＵＨＶ−ＶＣＤ法を用いて、選択成長用マスク１０の開口部内のみに、厚さ２〜５ｎｍ程度のＳｉバッファ層１１、厚さ５〜１５ｎｍ程度のＳｉＧｅチャネル層１２、厚さ２〜５ｎｍ程度のＳｉキャップ層１３を順次成長させる。成長温度は５００〜６００℃程度に設定し、原料ガスにはＧｅＨ４、Ｓｉ２Ｈ６を用いる。結晶成長中の選択性を高めるために、ＨＣｌガスを添加しても良い。このように、本実施形態では、ＳｉＧｅを含む層として、Ｓｉ層およびＳｉＧｅ層からなる積層構造を形成する。ＳｉＧｅ層中のＧｅの組成比率を調節することにより、所望の歪を形成することができる。なお、ＳｉＧｅ層には炭素を添加してもよい。
本実施形態のように、移動度の高いＭＯＳトランスジスタを作製する場合、ＳｉＧｅのＧｅ組成は１５〜５０％程度に設定することが好ましい。Ｇｅ組成がこの範囲よりも低いと、正孔移動度の向上効果が小さく、この範囲よりも大きいと、格子緩和が生じやすくなるため、好ましくないからである。次に、図３（ｄ）に示すように、ウェットエッチングにより選択成長用マスク１０を剥離する。ウェットエッチングの薬液としては、選択成長用マスク１０のパターニングに用いた薬液と同じ種類の薬液を用いることができる。表面洗浄の後、図３（ｅ）に示すように、ゲート絶縁膜１４の形成を行う。ゲート絶縁膜１４は、７５０〜１０５０℃の温度範囲でエピタキシャル層の表面を熱酸化したり、他の方法で絶縁膜を堆積することにより形成され得る。このとき、比較的低い温度でゲート絶縁膜１４の形成を行うと、Ｓｉ−ＳｉＧｅ間の格子不整合に起因した格子緩和の発生を抑制することができるので好ましい。従って、７５０〜９００℃の範囲でゲート絶縁膜１４を形成することが好ましい。ゲート絶縁膜１４には、ＳｉＯ２膜、ＳｉＯＮ膜、もしくはこれらの積層構造を用いる。高誘電体材料であるＺｒＯ２、ＨｆＯ２などを用いても良い。
次に、ＣＶＤ法を用いてポリシリコン層を１５０〜２５０ｎｍ程度堆積した後、リソグラフィおよびドライエッチングにより、図４（ａ）に示すように、ゲート電極１５を形成する。ポリシリコンのパターニングは、塩素、臭化水素などエッチングガスを用いるドライエッチングによって行なうことができる。
次に、ゲート電極１５を注入マスクとする比較的ドーズの低い不純物イオン注入を行い、図４（ｂ）に示すＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）１６を形成する。次に、図４（ｃ）に示すように、ゲート電極１５の側壁にサイドウォール１７を形成した後、活性領域の半導体中にソース・ドレイン１８を形成する。サイドウォール１７は、ＳｉＯ２膜もしくはＳｉＮ層、または、これらの積層膜を堆積した後、異方性の高いドライエッチングにより、全面をエッチングすることによって作製される。次に、ポリシリコンからなるゲート電極１５やソース・ドレイン１８の抵抗を下げるため、ゲート電極１５の表面およびソース・ドレイン１８の表面をシリサイド化し、図４（ｄ）に示すようにシリサイド層１９を形成する。シリサイド層１９は、好ましくは、Ｃｏシリサイド、Ｔｉシリサイド、Ｎｉシリサイドなどである。
この後、図４（ｅ）に示すように、ＣＶＤ法により、層間絶縁膜２０を堆積する。層間絶縁膜２０の材料にはＳｉＯ２を用いることができる。層間絶縁膜２０の誘電率を下げるため、ＳｉＯ２中にフッ素を添加してもよい。この後、ドライエッチングを用いて層間絶縁膜２０にコンタクトホールを形成し、形成したコンタクトホールを金属で埋め込みプラグ２１を形成する。プラグ２１の材料としてＷ（タングステン）を用いる場合は、ＣＶＤ法によってコンタクトホール内を埋め込むことが容易である。更に、スパッタ法を用いて厚さ５００〜７００ｎｍ程度のアルミニウム層を層間絶縁膜２０上に堆積した後、このアルミニウム層パターニングすることによりアルミニウムからなる配線２２を形成する。
以上の方法により、同一基板上にＳｉ素子とＳｉＧｅ素子とが混載した半導体装置を歩留まり良く作製することができる。本実施形態では、ＣＭＰのディッシング防止用に形成されるダミー領域８０の上にもＳｉＧｅを含む層を成長させるため、ＳｉＧｅ素子のための活性領域の総面積や配置が変化する場合においても、選択成長用マスクの開口部を所定範囲内に調整・維持することができる。
なお、図２〜図４に示す工程は、本発明の好ましい実施形態の１つに過ぎず、他の種々の製造工程によっても本発明を実施することができる。
［実施形態２］
次に、図５を参照しながら本発明による半導体装置の回路設計方法の実施形態を説明する。
本実施形態では、チップ面積（全体面積）を１００とした場合において、ＳｉＧｅ素子領域（図１の素子活性領域５０に相当）の全面積を５、Ｓｉ素子領域（図１の素子活性領域６０に相当）の全面積を２０に設定する。ＣＭＰのディッシング抑制のために設けるダミー領域の全面積はＳｄｕｍｍｙで表す。
まず、回路設計を行うことにより、素子配置（レイアウト）を設定し、ダミー領域のパターンを設定する。ダミー領域の配置（ダミーパターン）の自動設計を容易に行なえるようにするためには、個々のダミー領域を、略等しい形状および面積を有する単位構造とし、ダミーパターンを単位構造の単純な配列によって規定することが好ましい。ＭＯＳトランジスタ（電界効果型トランジスタ）などの素子の配列を全て決定することにより、素子分離領域が定まるため、ダミー領域の全面積Ｓｄｕｍｍｙの大きさも決まる。
本実施形態では、ＣＭＰによる研磨量を適切な範囲内で均一化するため、ＳｉＮなどのＣＭＰ用バッドで覆う領域（素子活性領域およびダミー領域）の目標面積率（以下、「Ｓｉ表面率Ｓ」と称する）を０．４０以上０．５５以下の範囲内に設定する。また、選択成長の安定化を図るため、選択成長用マスクの目標開口率Ｒを０．１０以上０．２０以下の範囲内に設定するものとする。これらの範囲の上下限値は、一例であり、他の値に設定することも可能である。
本実施形態の場合、ダミー領域を全く形成しないならば、Ｓｉ表面率Ｓは、２５（＝５＋２０）／１００＝０．２５になり、上記Ｓの範囲の上限値（０．５５）のみならず、下限値（０．４０）をも下回っている。このため、ダミー領域を付加し、Ｓｉ表面率Ｓが０．４０以上０．５５以下の範囲になるようにする必要がある。なお、ダミー領域を付加的に形成する前の段階において、既にＳｉ表面率Ｓが０．５５を超えている場合、素子の構成やチップサイズを見直し、素子配置（レイアウト）を設定しなおす必要がある。
ＳｉＧｅ素子領域の全面積がチップ面積に占める比率は、選択成長用マスクの開口率Ｒの上限値（０．２０）以下であることが必要であり、また、Ｓｉ素子領域以外の全面積がチップ面積に占める比率は、選択成長用マスクの開口率Ｒの下限値（０．１０）以上であることが必要である。ＳｉＧｅ素子領域の全面積の比率が選択成長用マスクの開口率Ｒの上限値（０．２０）を超えていると、ＳｉＧｅ素子領域上のみに結晶の選択成長を行なう場合でも、適切な条件でエピタキシャル成長を実行できなくなるからである。また、Ｓｉ素子領域以外の全面積の比率が選択成長用マスクの開口率Ｒの下限値（０．１０）を下回る場合、選択成長用マスクの開口率Ｒをこれ以上に増加させるためには、Ｓｉ素子領域上にもＳｉＧｅを含む層を成長させることが必要になってしまう。以上のことから、ＳｉＧｅ素子領域の全面積の比率が選択成長用マスクの開口率Ｒの上限値（０．２０）以下である場合や、Ｓｉ素子領域以外の全面積の比率は、選択成長用マスクの開口率Ｒの下限値（０．１０）以上である場合は、素子の構成やチップサイズを見直し、素子配置（レイアウト）を設定しなおす必要がある。図５のダミーパターン発生前チェックは、上記の確認を行なうステップに相当している。本実施形態の設定では、これらの条件を満足するため（ＹＥＳ）、ダミーパターンの自動発生のステップに進むことになる。
ダミーパターンの自動発生により、ダミー領域の個数や配置が決まるため、ダミー領域の全面積Ｓｄｕｍｍｙの大きさが決定されることになる。Ｓｉ素子領域およびＳｉＧｅ素子領域の全面積（本実施形態ではチップ面積の２５％）にダミー領域の全面積Ｓｄｕｍｍｙを加えた値が、素子分離溝が形成されない領域の面積に相当する。すなわち、Ｓｉ表面率Ｓは、（５＋２０＋Ｓｄｕｍｍｙ）／１００で計算されることになる。このＳｉ表面率Ｓが０．４０％以上０．５５以下の範囲にあるか否かがチェックされ、もし、この範囲外にあれば、ダミーパターンのサイズ、間隔、密度の修正が実行される。
Ｓｉ表面率Ｓが所定範囲内ある場合、（５＋Ｓｄｕｍｍｙ）／１００で示される値の場合わけのステップに進む。（５＋Ｓｄｕｍｍｙ）／１００は、ＳｉＧｅを含む層の選択成長を行える領域の最大の面積比率を意味している。すなわち、（５＋Ｓｄｕｍｍｙ）／１００が０．１０を下回る場合、適切な条件で選択成長を実現できなくなる。このため、（５＋Ｓｄｕｍｍｙ）／１００が０．１０を下回る場合は、Ｓｄｕｍｍｙの値が大きくなるように、ダミーパターンのサイズ、間隔、密度を修正することになる。
一方、（５＋Ｓｄｕｍｍｙ）／１００が０．１０以上０．２０以下の範囲内にある場合、全てのダミー領域上にＳｉＧｅを含む層が成長するように選択成長用マスクの開口部を設定することになる。これに対し、（５＋Ｓｄｕｍｍｙ）／１００が０．２０を超える場合は、全てのダミー領域上に選択成長を行なうと、選択成長領域が広くなりすぎてしまう。このため、（５＋Ｓｄｕｍｍｙ）／１００が０．２０を超える場合は、選択成長用マスクの開口部内に含まれるダミー領域の全面積をＳＲｄｕｍｍｙとして、（５＋ＳＲｄｕｍｍｙ）／１００が０．１０％以上０．２０％以下になるように選択成長用マスクのレイアウトを決定する。
なお、本実施形態では、ＳｉＧｅ素子領域の全面積のチップ面積対する比率を５％、Ｓｉ素子領域の全面積のチップ面積に対する比率を２０％に設定しているが、本発明はこのような場合に限られず、種々の場合に適用できる。
また、選択成長用マスクの開口部のエッジは、ダミー領域８０を跨がないように形成する必要はなく、１つのダミー領域の一部が選択成長用マスクに覆われ、残りの部分が開口部に含まれてもよい。
［実施形態３］
以下、本発明による半導体装置およびその製造方法の他の実施形態を説明する。
上記の実施形態では、Ｓｉ素子のチャネル領域はＳｉ基板の表面に形成されるのに対して、ＳｉＧｅ素子のチャネル領域はＳｉ基板１の表面ではなく、その表面上に成長したエピタキシャル層に形成される。この結果、上記実施形態では、ＳｉＧｅ素子とＳｉ素子との間に、エピタキシャル層の厚さに相当する段差（レベル差）が存在することになる。特に本発明では、ＳｉＧｅ素子を形成する素子活性領域５０だけではなく、ダミー領域８０にもエピタキシャル層を成長させるため、図５（ｃ）に示されるようにＳｉ基板１の表面には多数の凹凸が形成されることになる。このような凹凸の存在は、そのままでは、上層配線の不良（短絡または断線）を招くおそれがある。また、ゲート電極を形成するためのフォトリソグラフィ工程時に、凹凸部でパターン異常が発生するおそれもある。
本実施形態では、エピタキシャル成長が行われる領域の表面レベルを前もって低くしておくことにより、エピタキシャル層の上面とＳｉ基板の上面との間に生じる段差を低減する。好ましくは、この段差を無くし、平坦化する。
まず、図８（ａ）を参照する。図８（ａ）は、図５（ｂ）に略相当する断面図であり、選択成長用マスク１０を形成した段階の断面を示している。
次に、Ｓｉ基板１の表面のうち、選択成長用マスク１０で覆われていない部分を選択的にエッチングする。具体的には、ＨＣｌガスまたはＣｌ２ガス雰囲気中でＳｉ基板１を７５０℃から１０５０℃の温度に保持する。これにより、これらの雰囲気ガスに暴露されたＳｉ表面は優先的にエッチングされるが、ＳｉＯ２は殆んどエッチングされない。このエッチングの結果、図８（ｂ）に示すように、素子活性領域５０と、その周囲のダミー領域８０とに凹部が形成される。Ｓｉの選択エッチングは、Ｃｌ２、Ｈｂｒガスを用いた反応性イオンエッチング（ＲＩＥ）によって行っても良い。
Ｓｉのエッチングによって形成する凹部の深さは、その後に成長させるエピタキシャル層９０の厚さに等しく設定することが好ましい。ただし、段差を低減する効果は、Ｓｉの選択エッチングを行うことにより、ある程度得られるため、エッチング深さはエピタキシャル層の厚さと厳密に一致している必要はない。本実施形態では、表面から２０ｎｍ程度の深さまでＳｉのエッチングを行う。
図８（ｃ）に示すように、ＵＨＶ−ＶＣＤ法を用いて選択成長用マスク１０の開口部内のみに厚さ２〜５ｎｍ程度のＳｉバッファ層、厚さ５〜１５ｎｍ程度のＳｉＧｅチャネル層、厚さ２〜５ｎｍ程度のＳｉキャップ層を順次成長させる。成長温度は５００〜６００℃程度に設定し、原料ガスにはＧｅＨ４、Ｓｉ２Ｈ６を用いる。結晶成長中の選択性を高めるために、ＨＣｌガスを添加しても良い。ＳｉＧｅ層中のＧｅの組成比率を調節することにより、所望の歪を形成することができる。なお、ＳｉＧｅ層には炭素を添加してもよい。
本実施形態では、図８（ｃ）に示すように、エピタキシャル層９０の上面とＳｉ基板１の上面とが略等しく、素子間の段差が低減される。
［実施形態４］
本発明による半導体装置の他の実施形態を説明する。
まず、図９（ａ）を参照しつつ、孤立した素子活性領域５０にエピタキシャル層（ＳｉＧｅを含む層）９０を成長させる場合に生じ得る問題を説明する。ここでは、選択成長用マスク（不図示）の開口部により、図９（ａ）に示される素子活性領域５０のみを露出させ、その周囲に位置するダミー領域は選択成長用マスクで完全に覆う場合を考える。
このような場合、エピタキシャル層９０の選択成長は、選択成長用マスクで覆われてない素子活性領域５０上にのみ生じる。この素子活性領域５０は、他の素子活性領域（不図示）から離れ、狐立しているため、エピタキシャル成長に必要な原料ガスは素子活性領域５０の周囲で消費されず、原料ガスの素子活性領域５０に対する供給が過度に行われることになる。その結果、複数の素子活性領域５０が近接して配置されている場合に比べ、最終的に得られるエピタキシャル層９０が相対的に厚くなる傾向がある。すなわち、エピタキシャル成長が行われる素子活性領域５０が孤立パターンか否かに応じて、得られるエピタキシャル層９０の厚さにばらつきが発生してしまう。
本実施形態では、上記の厚さばらつきを低減するため、図９（ｂ）に示すように、エピタキシャル成長が行われる複数の素子活性領域５０の距離が離れている場合、そのような素子活性領域５０の周囲のダミー領域８０にもエピタキシャル成長を行う。
本実施形態によれば、素子活性領域５０の周囲に位置するダミー領域８０で原料ガスが適度に消費されるため、素子活性領域５０上に成長するエピタキシャル層９０の厚さが設計値を超えて大きくなることを抑制できる。
本実施形態では、素子活性領域５０に隣接するダミー領域８０の全ての上にエピタキシャル層を成長させるため、素子活性領域５０と、これに隣接するダミー領域８０の全てを選択成長用マスクの開口部内に位置するように選択成長用マスクの形状を設計している。しかし、原料ガスの適度な消費は、素子活性領域５０に隣接する一部のダミー領域８０上にエピタキシャル層を成長させるだけでも実現することができる。
図９（ｂ）では、複数のダミー領域８０のうち、素子活性領域５０に隣接するダミー領域８０のみでエピタキシャル層の成長を行っているが、更に外側に位置するダミー領域８０でもエピタキシャル層の成長を行っても良い。
［実施形態５］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１０（ａ）を参照しつつ、Ｓｉ素子が形成される素子活性領域６０とＳｉＧｅ素子が形成される素子活性領域５０とが隣接する場合に生じ得る問題を説明する。
図１０（ａ）は、Ｓｉ素子が形成される素子活性領域６０とＳｉＧｅ素子が形成される素子活性領域５０との間にダミー領域８０が存在しない配置例を示している。これらの素子活性領域５０、６０には、ゲート電極１５を備えるＭＯＳ型トランジスタが形成される。
この例では、ＳｉＧｅ素子が形成される素子活性領域５０に隣接する幾つかのダミー領域８０上にもエピタキシャル層を成長させているが、Ｓｉ素子が形成される素子活性領域６０は選択成長用マスク（不図示）で覆われ、エピタキシャル層は成長しない。
このような配置例によると、素子活性領域５０の周囲からの素子活性領域５０に流れる原料ガスは、ダミー領域８０が隣接する側ではダミー領域８０でも消費されるが、素子活性領域６０では消費されず、過度に素子活性領域５０に過度に流入する可能性がある。このため、図１０（ａ）の配置例では、素子活性領域５０に成長するエピタキシャル層９０のうち、素子活性領域６０に近い部分が設計値を超えて厚くなる傾向がある。
上記の問題を解決するため、本実施形態では、図１０（ｂ）に示すように、素子活性領域５０と素子活性領域６０との間にダミー領域８０を配置し、このダミー領域８０上にもエピタキシャル層９０を成長させる。このようにすることにより、素子活性領域５０の周囲に位置するダミー領域８０で原料ガスを適度に消費し、素子活性領域５０上に成長するエピタキシャル層９０の厚さを均一化できる。
素子活性領域５０と素子活性領域６０との間に配置するダミー領域８０の列は１列に限定されず、２列であっても良い。また、素子活性領域５０と素子活性領域６０との間に配置した複数のダミー領域８０の全ての上にエピタキシャル層９０を成長させる必要は無い。
［実施形態６］
本発明による半導体装置の更に他の実施形態を説明する。
図１１（ａ）は、クロスカップル型の差動対トランジスタ（ペアトランジスタ）１２０、１４０の回路図である。一般に、差動対トランジスタを用いた差動回路では、そのトランジスタの性能が完全に一致していることを前提として回路設計がなされている。また、寄生成分（寄生抵抗や寄生容量）も両者で一致している必要がある。したがって、差動対を構成するトランジスタの配置や配線のレイアウトは、対象性を有するように設計されている。
図１１（ｂ）は、差動対トランジスタ１２０、１４０をＳｉＧｅ素子から形成する場合のレイアウト例を示す平面図である。２つの素子活性領域５０上にはＳｉＧｅを含む層（エピタキシャル層）が成長しており、このエピタキシャル層を横切るようにゲート電極１５が形成されている。エピタキシャル層９０にはソース・ドレイン領域が形成されており、ソース・ドレイン領域は、エピタキシャル層９０に形成される複数のコンタクト領域を介して、第１配線層２３に接続されている。第１配線層層２３は、第２配線層２４によって接続され、図１１（ａ）に示す回路が形成されている。
このような差動対トランジスタをＳｉＧｅ素子から形成する場合、エピタキシャル層９０の厚さを一対のトランジスタ１２０、１４０の間で等しくすることが望まれる。
本実施形態では、図１１（ｃ）に示すように、差動対トランジスタ１２０、１４０が形成される２つの素子活性領域５０の形状およびサイズを相互に等しく設定するとともに、これらの素子活性領域５０を対称線２６に関して対象に配置している。また、素子活性領域５０の周囲におけるダミー領域８０の配置も、対称線２６に関して対象に配置するとともに、エピタキシャル成長を行うダミー領域８０も、対称線２６に関して対象性を有するように選択している。
このように、本実施形態では、差動対トランジスタの形成に用いられる一対のエピタキシャル層の成長が、原料ガスの流入および消費が対称に行われるように実行されるため、得られるエピタキシャル層の形状および厚さの対称性も高まり、差動対トランジスタの性能が向上する。
図１２（ａ）および（ｂ）は、いずも、差動対トランジスタを有する回路の例を示している。Ｖｂｉａｓ、Ｖｂｉａｓ１、Ｖｂｉａｓ２、Ｖｂｉａｓ３は、回路に印加するバイアス電圧を示し、ＶｉｎおよびＶｏｕｔは、それぞれ、入力電圧および出力電圧を意味している。
これらの回路において、矢印で示されるトランジスタは、対（ペア）を構成し、相互に等しい性能を有する必要がある。したがって、各対を構成するトランジスタのチャネル領域がエピタキシャル層に形成される場合は、そのエピタキシャル層の厚さを対称にする必要がある。
本実施形態によれば、エピタキシャル層の成長が行われる素子活性領域５０のうち、差動対トランジスタが形成される素子活性領域５０の周囲において、高い対称性を実現するようにエピタキシャル層を成長させているため、差動対トランジスタの特性を等しいものにすることができる。
［実施形態７］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１３（ａ）を参照する。図１３（ａ）に示される例では、ＳｉＧｅ素子が形成される素子活性領域５０の四隅に隣接する位置にＬ字型のダミー領域８０ａを配置し、そのＬ字型ダミー領域８０ｂ上にエピタキシャル層を成長させている。
素子活性領域５０の角に近い領域では、外部から原料ガスが供給されやすく、他の部分に比べてエピタキシャル層が特に厚くなりやすい。原料ガスの過度の流入を抑制するには、図１３（ａ）に示すようなＬ字型ダミー領域８０ａを素子活性領域５０の四隅に近い位置に配置し、このダミー領域８０上にエピタキシャル層を成長させることが好ましい。
図１３（ｂ）に示す例は、１つの素子活性領域５０に成長させたエピタキシャル層９０を横切るように複数のゲート電極１５が形成されている。このようなゲート電極１５は、「マルチフィンガー型ゲート電極」と称される。寄生容量を低減するため、ゲート電極１５が形成される領域の下方にはダミー領域８０を形成していない。
図１３（ｂ）に示す例でも、素子活性領域５０の四隅の近くにＬ字型ダミー領域８０ａを配置し、これらのダミー領域８０ａ上にエピタキシャル層を成長させる。
［実施形態８］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１４（ａ）を参照する。図１４（ａ）に示される例では、ＳｉＧｅ素子が形成される素子活性領域５０の周辺に、Ｃ字型のダミー領域８０ｂを配置し、そのＣ字型ダミー領域８０ｂ上にもエピタキシャル層を成長させている。このＣ字型ダミー領域８０ｂは、素子活性領域５０が有する複数の辺のうち、ゲート電極１５が延びる方向に平行な辺に対向するように配置されている。Ｃ字型のダミー領域８０は、その両端に２つ屈曲部を有しており、各屈曲部は、素子活性領域５０の対応する角部を取り囲んでいる。
図１４（ｂ）は、マルチフィンガー型のゲート電極１５を有するＳｉＧｅトランジスタが形成された素子活性領域５０と、その周辺部を示している。図１４（ｂ）に示される例でも、Ｃ字型のダミー領域８０ｂを配置し、そのＣ字型ダミー領域８０ｂ上にエピタキシャル層を成長させている。
［実施形態９］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１５は、ＳｉＧｅ素子が形成される複数の素子活性領域５０ａ、５０ｂ、５０ｃと、Ｓｉ素子が形成される素子活性領域６０とが隣接している例を示している。隣接する素子活性領域５０ａ、５０ｂ、５０ｃの間には、ダミー領域８０を配置しても、配置しなくとも良い。図１５（ａ）の例では、素子活性領域５０ｂと素子活性領域５０ｃとの間に、Ｈ型のダミー領域８０ｃを配置し、そのＨ字型ダミー領域８０ｃ上にもエピタキシャル層を成長させている。
一方、ＳｉＧｅ素子が形成される素子活性領域５０と、Ｓｉ素子が形成される素子活性領域６０との間には、Ｃ字型ダミー領域８０ｂを配置し、そのＣ字型ダミー領域８０ｂ上にもエピタキシャル層を成長させている。
上記実施形態では、素子分離構造をＳＴＩから形成しているが、本発明は、これに限定されない。また、ダミー領域は、ＣＭＰのディッシング抑制のために形成されているが、ＣＭＰを用いない素子分離構造を採用する場合は、選択成長時のＳｉ表面の比率を最適化する観点からダミー領域のサイズ、間隔、密度などを設定することができる。この場合、選択成長用マスクは、Ｓｉ素子を形成すべき素子活性領域のみを確実に覆えばよくなるため、設計が容易になる。
以上の各実施形態では、エピタキシャル層として、ＳｉおよびＧｅを含む層を成長させているが、ＳｉおよびＧｅを含む層の代わりに、ＳｉおよびＣ（炭素）を含む層をエピタキシャル成長させても良い。
本発明によれば、選択成長時のマスク開口率を適正な範囲内に保持するため、Ｓｉ素子とＳｉＧｅ素子（またはＳｉＣ素子）とを混載した半導体層を歩留まり良く供給できる。
本発明によれば、選択成長時のマスク開口率を適正な範囲内に保持するため、Ｓｉ素子とＳｉＧｅ素子とを混載した半導体装置を歩留まり良く供給できる。
本発明は、基板の選択された領域にＳｉＧｅを含む半導体層を選択的にエピタキシャル成長させた半導体装置、製造方法、および設計方法に関している。
半導体装置の消費電力を低減し、動作速度を向上するなどの目的のため、ＳｉＧｅを用いた半導体素子の研究が盛んに進められている。ＳｉＧｅ層をチャネルに用いれば、従来のシリコン層に比べて、正孔移動度を約２倍に向上できる。また、歪みＳｉ技術の研究も進められている。歪みＳｉ層をチャネル層に用いれば、従来のシリコン層に比べて電子移動度で約２．２倍、正孔移動度で約１．４倍の向上が実現可能となる。このような歪みＳｉ層は、格子緩和したＳｉＧｅ層の上にＳｉ層を成長させることによって得られる。Ｓｉに対してＳｉＧｅは結晶の格子間隔が若干大きいため（Ｇｅ組成３０％のＳｉＧｅ層の格子定数はシリコン層の格子定数に対して１％程度大きい。）、ＳｉＧｅ上に成長したＳｉには引っ張り歪みが生じることになる。
本発明者らは、Ｓｉ基板の特定領域にＳｉＧｅ層を含む半導体層を選択的にエピタキシャル成長させることにより、１つのＳｉ基板上に通常のＳｉのＭＯＳトランジスタ（Ｓｉ素子）とＳｉＧｅのＭＯＳトランジスタ（ＳｉＧｅ素子）とを混載させた半導体装置の開発を検討してきた。
このようにチャネル領域の半導体組成が異なるＭＯＳトランジスタを１つのＳｉ基板上に混載するには、Ｓｉ基板の選択された領域上にＳｉＧｅ層を再現性良く均一に成長させることが必要になる。
図６（ａ）および（ｂ）を参照しながら、選択された領域上にＳｉＧｅ層を成長させる基本的な方法を説明する。図６（ａ）は、Ｓｉ基板１の主面の一部を示す平面図であり、素子活性領域５０、６０と分離領域７０とが図示されている。図６（ｂ）は、図６（ａ）のＢ−Ｂ線断面図である。
図６（ａ）および（ｂ）からわかるように、Ｓｉ基板１の主面では、素子活性領域５０の表面にＳｉＧｅを含む層がエピタキシャル成長しているが、素子活性領域６０の表面上には何も成長していない。また、これらの素子活性領域５０、６０は、周囲の分離領域７０によって取り囲まれている。素子活性領域５０には、その後の製造工程（不図示）により、ＳｉＧｅを含む層を活性領域として用いるＭＯＳトランジスタ（ＳｉＧｅ素子）が形成され、素子活性領域６０には、Ｓｉ基板１の表面領域を活性領域として用いるＭＯＳトランジスタ（Ｓｉ素子）が形成される。
分離領域７０には、図６（ｂ）に示すように、内部が絶縁物３０で埋められた凹部または溝（トレンチ）が形成されており、分離領域７０における基板主面（Ｓｉ表面）のレベルは素子活性領域５０、６０における基板主面（Ｓｉ表面）のレベルよりも低い。このようにＳｉ基板１に形成された素子分離用溝に絶縁物３０を埋め込んだ素子分離構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と称されている。このＳＴＩにより、各素子活性領域５０、６０は相互に電気的に分離されている。
図６（ａ）および（ｂ）では、簡単のため、２つの素子活性領域５０、６０のみが図示されているが、現実のＳｉ基板上には多数の素子活性領域５０、６０が形成される。
素子活性領域５０上にＳｉＧｅを含む層をエピタキシャル成長させる前、素子活性領域６０の表面を完全に覆う選択成長用マスク（不図示）が形成される。選択成長用マスクには開口部が設けられ、素子活性領域５０は、エピタキシャル成長直前において、この開口部を介して露出した状態にある。選択的なエピタキシャル条件のもとで、ＳｉＧｅを含む層はＳｉ表面上に結晶成長し、選択成長用マスクの上には成長しない。このため、ＳｉＧｅを含む層は図６（ｂ）に示すように素子活性領域５０上に選択的に成長する。
なお、ＳＴＩを形成するには、Ｓｉ基板１の表面に形成した素子分離用溝を埋め込むようにＳｉＯ2などの絶縁膜を堆積した後、その絶縁膜の上面をＣＭＰ（化学的機械的研磨）によって平坦化する処理が行われる。このようなＣＭＰを行うとき、分離領域７０の面積の広い部分と狭い部分との間で研磨量に差が生じるため、均一な平坦化処理が実現できなくなる可能性がある。このようにパターンのサイズや面積率によって研磨量が変化する現象は「ディッシング」と呼ばれている。ディッシングの問題を解決するため、図７（ａ）および（ｂ）に示すように、分離領域７０内に複数のダミー領域８０を形成することが行われている（例えば特許文献１）。ダミー領域８０は、ＳＴＩの溝幅をウェハ上またはチップ内で略均一化し、ＣＭＰによる研磨がウェハ内で均一に進行することを目的として作製される。このため、ダミー領域８０は、本来的には分離領域７０として凹部を形成すべき領域の一部に位置するが、その部分には凹部が形成されない。そのため、ダミー領域８０のＳｉ表面は、素子活性領域５０、６０におけるＳｉ表面と同一のレベルに維持されている。ただし、ダミー領域８０にはトランジスタなどの素子は形成されない。ＳＴＩのための絶縁膜をＣＭＰで研磨するとき、ダミー領域８０の上面は、素子活性領域５０、６０の上面と同様にＳｉＮ層で覆われた状態にある。このＳｉＮ層は、ＣＭＰが終了した後に除去される。
従来、前述した選択成長用マスクは、このダミー領域８０を完全に覆うようにパターニングされるため、ダミー領域８０上ではＳｉＧｅを含む層がエピタキシャル成長することはない。
特開平１１−１６９９９号公報
ＳｉＧｅ層を含む層を素子活性領域５０上に選択的に成長させるとき、前述のように選択成長用マスクに開口部を設け、Ｓｉ基板の下地Ｓｉ表面の一部を選択的に露出させる必要がある。この選択成長用マスクにおける開口部の面積がＳｉ基板主面の全体の面積に占める割合を「開口率」と称することにする。この開口率は、選択エピタキシャル成長に大きな影響を与える重要なパラメータであり、開口率が変化すると、選択エピタキシャル成長の条件（原料ガスの流量や基板温度）が同一でも、エピタキシャル成長のレートが変化し、ＳｉＧｅを含む層の厚さが変化したり、選択性を確保できなくなる場合がある。
特に半導体装置の品種が異なると、ＳｉＧｅ素子の活性領域のサイズや数が異なるため、選択成長用マスクの開口率が大きく変化する場合がある。このため、異なる品種の半導体装置を作製する場合において、単純に同一の条件でＳｉＧｅのエピタキシャル成長を行なうと、得られるＳｉＧｅ層の厚さや組成が目標値から外れる可能性があり、品種ごとに最適なエピタキシャル成長条件を見出すことが必要になる。このため、僅かの設計変更が生じた場合でもエピタキシャル成長条件の変更が必要なる。また、同一の品種であっても、開口率が基板上に一様ではなく、開口部の面積がチップの位置に応じて変化する場合がある。このような場合、得られるＳｉＧｅ層の厚さがチップ内でばらつく可能性もある。
本発明は、上記の問題を解決するためになされたものであり、その主たる目的は、半導体装置の仕様や設計に変更が生じても、エピタキシャル成長層の厚さを均一化することができる半導体装置ならびにその製造方法および設計方法を提供することにある。
本発明による半導体装置の製造方法は、主面を有する半導体層を備えた基板であって、前記主面を複数の素子活性領域に区分する分離領域内に形成された素子分離構造を有する基板を用意する工程（Ａ）と、前記半導体層の主面における前記複数の素子活性領域のうちの選択された素子活性領域上にＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層を成長させる工程（Ｂ）と、前記複数の素子活性領域のうち、前記エピタキシャル層が形成された素子活性領域、および前記エピタキシャル層が形成されていない素子活性領域の各々に、電界効果型トランジスタを形成する工程（Ｃ）とを含む半導体装置の製造方法であって、前記工程（Ａ）は、前記分離領域内において、前記素子分離構造に囲まれた複数のダミー領域を形成する工程（ａ１）を含み、前記工程（Ｂ）は、前記複数のダミー領域のうちの選択された領域上に、前記エピタキシャル層と同じ材料からなる層を成長させる工程（ｂ１）を含む。
好ましい実施形態において、前記工程（Ａ）は、前記半導体層の主面にトレンチを形成する工程（ａ２）と、前記トレンチを絶縁物で埋める工程（ａ３）と、前記絶縁物の上面を研磨し、平坦化する工程（ａ４）とを含み、前記半導体層の主面のうち前記絶縁物が存在しない部分は、前記複数の素子活性領域および前記複数のダミー領域を含み、前記複数の素子活性領域および前記複数のダミー領域の表面では、前記半導体層を構成する半導体が露出している。
好ましい実施形態において、前記工程（Ｂ）は、前記工程（ｂ１）の前に、選択成長用マスクを形成する工程（ｂ２）と、前記工程（ｂ１）の後に、前記選択成長用マスクを除去する工程（ｂ３）とを含み、前記選択成長用マスクは、前記複数の素子活性領域のうちの選択された素子活性領域および前記複数のダミー領域のうちの選択された領域上に開口部を有し、前記複数の素子活性領域の少なくとも一部の素子活性領域を完全に覆う。
好ましい実施形態において、前記工程（ｂ２）の後、前記エピタキシャル層の成長を行なう前に、前記複数の素子活性領域および前記複数のダミー領域の表面において前記半導体層を構成する半導体が露出している部分を表面からエッチバックする工程を含む。
好ましい実施形態において、前記エピタキシャル層の成長は、前記エピタキシャル層の表面が、前記半導体層のうちエッチバックされなかった部分の表面に一致するまで行われる。
好ましい実施形態において、前記工程（Ｂ）は、Ｇｅを含まないＳｉのエピタキシャル層を前記ＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層の上に成長させる工程を含む。
好ましい実施形態において、前記電界効果型トランジスタは、ＭＯＳトランジスタである。
好ましい実施形態において、前記基板は、単結晶Ｓｉ基板またはＳＯＩ基板である。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の周囲に複数のダミー領域を配置し、当該複数のダミー領域の少なくとも１つは前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の周囲に複数のダミー領域を配置し、当該複数のダミー領域のうち前記素子活性領域に隣接するダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われる素子活性領域と前記選択成長用マスクで覆われない素子活性領域とが隣接する場合、前記２つの素子活性領域の間に少なくとも１つのダミー領域を配置し、当該ダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域のうち、差動対トランジスタ回路を構成する電界効果型トランジスタが形成される偶数個の素子活性領域が存在する場合、前記偶数個の素子活性領域の対称軸に関して対称な関係を有する位置にあるダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の角部の近傍にＬ字型のダミー領域を配置し、当該Ｌ字型ダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない素子活性領域の周囲に少なくとも１つのＣ字型ダミー領域を配置し、当該Ｃ字型ダミー領域を前記選択成長用マスクで覆わないようにする。
好ましい実施形態において、前記選択成長用マスクで覆われない複数の素子活性領域で挟まれた位置にＨ字型ダミー領域を配置し、当該Ｈ字型ダミー領域を前記選択成長用マスクで覆わないようにする。
本発明半導体装置は、主面を有する半導体層を備えた基板であって、前記主面を複数の素子活性領域に区分する分離領域内に形成された素子分離構造を有する基板と、前記半導体層の主面における前記複数の素子活性領域のうちの選択された素子活性領域上に成長したＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層と、前記複数の素子活性領域のうち、前記エピタキシャル層が形成された素子活性領域に形成された電界効果型トラトンジスタと、前記エピタキシャル層が形成されていない素子活性領域に形成された電界効果型トランジスタと、前記分離領域内に形成され、前記素子分離構造に囲まれた複数のダミー領域とを含む半導体装置であって、前記複数のダミー領域のうちの選択された領域上に、前記エピタキシャル層と同じ材料からなる層が設けられている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域の表面のレベルは、前記エピタキシャル層が形成されていない素子活性領域の表面のレベルよりも低い。
好ましい実施形態において、前記エピタキシャル層の表面のレベルは、前記エピタキシャル層が成長していない素子活性領域の表面のレベルに一致している。
好ましい実施形態において、前記エピタキシャル層が成長している素子活性領域の周囲に位置する複数のダミー領域には、前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が成長している素子活性領域に隣接する複数のダミー領域の各々には、前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されていない素子活性領域と前記エピタキシャル層が形成されている素子活性領域とが隣接し、前記２つの素子活性領域の間に少なくとも１つのダミー領域が配置されており、当該ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域のうち、差動対トランジスタ回路を構成する電界効果型トランジスタが形成される偶数個の素子活性領域が存在し、前記偶数個の素子活性領域の対称軸に関して対称な関係を有する位置にあるダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域の角部の近傍にＬ字型のダミー領域が配置されており、当該Ｌ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成されている素子活性領域の周囲に少なくとも１つのＣ字型ダミー領域が配置されており、当該Ｃ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
好ましい実施形態において、前記エピタキシャル層が形成された複数の素子活性領域に挟まれた位置にＨ字型ダミー領域が配置されており、当該Ｈ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている。
本発明によれば、複数のダミー領域のうちの選択された領域上に、素子領域上に成長させるエピタキシャル層と同じ材料からなる層を成長させる工程を含むため、素子活性領域の配置や面積が変化する場合でも、エピタキシャル層の選択成長を均一化できる。
本発明では、品種・仕様・設計などの変化に応じて素子活性領域の配置や総面積が変化する場合においても、ＣＭＰのディッシング抑制のために形成されるダミー領域を利用することにより、ＳｉＧｅの選択成長用マスクの開口率を所定範囲内に維持することができる。
まず、図１（ａ）および（ｂ）を参照しながら、本発明におけるＳｉＧｅを含む層の選択成長の特徴点を説明する。図１（ａ）は、Ｓｉ基板１の主面の一部を示す平面図であり、素子活性領域５０、６０、分離領域７０、およびダミー領域８０を示している。図１（ｂ）は図１（ａ）のＢ−Ｂ線断面図である。
分離領域７０内におけるダミー領域８０は、ＳＴＩの埋め込み絶縁膜をＣＭＰ法によって平坦化する際のディッシングを防止するために設けられており、その形状、サイズ、および配置は、ＣＭＰ法による平坦化を均一に行えるように最適化されている。本発明では、素子活性領域５０の上のみならず、ＣＭＰ用に設けられたダミー領域８０の上にもＳｉＧｅを含む層を成長させている。ただし、全てのダミー領域８０上に成長させるわけではなく、特定エリア内に位置するダミー領域８０の上にＳｉＧｅを含む層９０を成長させている。このような成長は、選択成長用マスクの開口部の大きさ、形状、および位置などを適切に設計することにより、特定のダミー領域８０を選択成長用マスクで覆わずに露出させた状態で選択成長を行うことにより実現できる。選択成長用マスクの開口部の大きさ、形状、および位置などの設計方法については、後に詳しく説明する。
以下、本発明の好ましい実施形態を説明する。
［実施形態１］
図２から図４を参照しながら、本発明の第１の実施形態を説明する。
まず、図２（ａ）に示すように、Ｓｉ基板１の表面を１０００〜１１００℃程度で熱酸化し、厚さ２０〜３０ｎｍ程度の保護酸化層（ＳｉＯ2層）２を形成する。Ｓｉ基板１は、典型的には、単結晶のＳｉウェハであるが、ＳＯＩ基板であってもよい。次に、ＣＶＤ法により、厚さ５０ｎｍ程度のポリシリコン層３を保護酸化層２上に堆積した後、ＣＶＤ法により、厚さ１５０ｎｍ程度のＳｉＮ層４をポリシリコン層３上に堆積する。ＳｉＮ層４の堆積温度は７００〜８００℃程度である。この後、リソグラフィ技術により、素子活性領域およびダミー領域８０のパターンを規定するレジストマスクをＳｉＮ層４の上に形成する。
上記積層構造のうち、レジストマスクによって覆われていない部分をエッチングすることにより、ＳｉＮ層４、ポリシリコン層３、保護酸化層２をパターニングする。このエッチングは、異方性の高いドライエッチング法によって行なうことが好ましい。ドライエッチング用のガスとして、ＳｉＮ層４や保護酸化層２のエッチングでは、ＣＦ4およびＣＨＦ3を用いることができる。また、ポリシリコン層３のエッチングではＣｌ2やＨＢｒなどガスを用いることができる。このドライエッチングにより、Ｓｉ基板１の主面が部分的に露出する。その後、Ｓｉ基板１の露出部分をエッチングすることにより、図２（ｂ）に示す素子分離溝５をＳｉ基板１の表面に形成する。Ｓｉのエッチングは、Ｃｌ2やＨＢｒなどガスを用いたドライエッチングによって行なうことができる。素子分離溝５の深さは、例えば２５０〜３５０ｎｍの範囲内に設定される。
次に、素子分離溝５の内部で露出しているＳｉ表面を１０００〜１１００℃程度で熱酸化し、図２（ｃ）に示す厚さ２０〜３０ｎｍ程度の保護酸化層６を形成する。この後、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）法により、図２（ｄ）に示すように素子分離溝５の内部をＳｉ酸化膜７で埋め込む。堆積するＳｉ酸化膜７の厚さは、素子分離溝５の深さよりも充分に大きな値、例えば５００〜８００ｎｍの範囲内の値に設定される。
次に、ＣＭＰ法による表面研磨を行う。この研磨は、図２（ｅ）に示すようにＳｉＮ層４が露出するまで行なう。この研磨が終了した段階では、Ｓｉ基板１上に形成された絶縁物の上面は平坦化されており、その平坦な上面はＳｉ酸化膜７の研磨面から形成されている領域と、ＳｉＮ層４から形成されている領域とに区分されている。Ｓｉ酸化膜７の研磨面からに形成されている領域は素子分離溝５上に位置し、ＳｉＮ層４から形成されている領域は素子活性領域５０、６０およびダミー領域８０上に位置している。
次に、熱濃リン酸を用いてＳｉＮ層４の除去を行った後、フッ硝酸を用いてポリシリコン層３の除去を行う。この後、フッ酸を用いて保護酸化層２の除去を行う。このエッチングにより、素子活性領域５０、６０およびダミー領域８０上の保護酸化層２がエッチングされるとともに、素子分離溝５を埋めるＳｉ酸化膜７の上部も部分的にエッチングされる。このエッチングにより、図２（ｆ）に示すように、Ｓｉ基板１の主面における素子活性領域５０、６０およびダミー領域８０の上面（Ｓｉ面）が露出する。
次に、イオン注入により、素子活性領域にウェル８を形成する。ウェル８のうち、ｎ型ウェルにはＡｓ（砒素）およびＰ（燐）のイオンが注入され、ｐ型ウェルにはＢ（ホウ素）のイオンが注入される。
このあと、図３（ａ）に示すように、厚さ１０〜３０ｎｍ程度の選択成長用マスク材料層９を堆積する。選択成長マスク材料層９は、例えばＳｉＮもしくはＳｉＯ2膜、またはこれらの積層膜から形成される。次に、図３（ｂ）に示すように、この選択成長用マスク材料層９をパターニングすることにより、選択成長用マスク１０を作製する。このパターニングは、リソグラフィおよびエッチング技術により実行されるが、エッチングは薬液を用いたウェットエッチングによって行なうことが好ましい。薬液としては、選択成長用マスク材料層９がＳｉＮから形成される場合、熱濃リン酸を用いることができ、選択成長用マスク材料層９がＳｉＯ2から形成される場合はフッ酸を用いることができる。なお、選択成長用マスク材料層９を形成する前の段階において、露出しているＳｉ表面に厚さ５ｎｍ程度の熱酸化膜を形成しておいてもよい。
選択成長用マスク１０の開口部は、図３（ｂ）に示すように、ＳｉＧｅを含む層をエピタキシャル成長させるべき領域を規定する。すなわち、選択成長用マスク１０の開口部は、素子活性領域５０のみならず、選択された特定のダミー領域８０を含むように形成され、Ｓｉ素子を形成する素子活性領域６０と一部のダミー領域８０は選択成長用マスク１０で覆われる。ＳｉＧｅを含む層のエピタキシャル成長は、選択成長用マスク１０の上には生じず、選択成長用マスク１０の開口部内に位置する素子活性領域５０およびダミー領域８０の表面で選択的に生じることになる。
なお、ダミー領域８０上に成長する結晶は、最終的にはトランジスタの活性領域としては用いられない。ダミー領域８０に結晶を成長させる理由は、結晶の選択成長を行なう領域の面積（具体的には、選択成長用マスク１０の開口率）をチップごとに略一定にすることにある。したがって、ダミー領域８０のどの部分を選択成長用マスク１０で覆い、どの部分を露出させるべきかは、選択エピタキシャル成長を均一に行なうという観点から最適化される。この最適化の方法については、後に説明する。
次に、図３（ｃ）に示すように、ＵＨＶ−ＶＣＤ法を用いて、選択成長用マスク１０の開口部内のみに、厚さ２〜５ｎｍ程度のＳｉバッファ層１１、厚さ５〜１５ｎｍ程度のＳｉＧｅチャネル層１２、厚さ２〜５ｎｍ程度のＳｉキャップ層１３を順次成長させる。成長温度は５００〜６００℃程度に設定し、原料ガスにはＧｅＨ4、Ｓｉ2Ｈ6を用いる。結晶成長中の選択性を高めるために、ＨＣｌガスを添加しても良い。このように、本実施形態では、ＳｉＧｅを含む層として、Ｓｉ層およびＳｉＧｅ層からなる積層構造を形成する。ＳｉＧｅ層中のＧｅの組成比率を調節することにより、所望の歪を形成することができる。なお、ＳｉＧｅ層には炭素を添加してもよい。
本実施形態のように、移動度の高いＭＯＳトランスジスタを作製する場合、ＳｉＧｅのＧｅ組成は１５〜５０％程度に設定することが好ましい。Ｇｅ組成がこの範囲よりも低いと、正孔移動度の向上効果が小さく、この範囲よりも大きいと、格子緩和が生じやすくなるため、好ましくないからである。 次に、図３（ｄ）に示すように、ウェットエッチングにより選択成長用マスク１０を剥離する。ウェットエッチングの薬液としては、選択成長用マスク１０のパターニングに用いた薬液と同じ種類の薬液を用いることができる。表面洗浄の後、図３（ｅ）に示すように、ゲート絶縁膜１４の形成を行う。ゲート絶縁膜１４は、７５０〜１０５０℃の温度範囲でエピタキシャル層の表面を熱酸化したり、他の方法で絶縁膜を堆積することにより形成され得る。このとき、比較的低い温度でゲート絶縁膜１４の形成を行うと、Ｓｉ−ＳｉＧｅ間の格子不整合に起因した格子緩和の発生を抑制することができるので好ましい。従って、７５０〜９００℃の範囲でゲート絶縁膜１４を形成することが好ましい。ゲート絶縁膜１４には、ＳｉＯ2膜、ＳｉＯＮ膜、もしくはこれらの積層構造を用いる。高誘電体材料であるＺｒＯ2、ＨｆＯ2などを用いても良い。
次に、ＣＶＤ法を用いてポリシリコン層を１５０〜２５０ｎｍ程度堆積した後、リソグラフィおよびドライエッチングにより、図４（ａ）に示すように、ゲート電極１５を形成する。ポリシリコンのパターニングは、塩素、臭化水素などエッチングガスを用いるドライエッチングによって行なうことができる。
次に、ゲート電極１５を注入マスクとする比較的ドーズの低い不純物イオン注入を行い、図４（ｂ）に示すＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）１６を形成する。次に、図４（ｃ）に示すように、ゲート電極１５の側壁にサイドウォール１７を形成した後、活性領域の半導体中にソース・ドレイン１８を形成する。サイドウォール１７は、ＳｉＯ2膜もしくはＳｉＮ層、または、これらの積層膜を堆積した後、異方性の高いドライエッチングにより、全面をエッチングすることによって作製される。 次に、ポリシリコンからなるゲート電極１５やソース・ドレイン１８の抵抗を下げるため、ゲート電極１５の表面およびソース・ドレイン１８の表面をシリサイド化し、図４（ｄ）に示すようにシリサイド層１９を形成する。シリサイド層１９は、好ましくは、Ｃｏシリサイド、Ｔｉシリサイド、Ｎｉシリサイドなどである。
この後、図４（ｅ）に示すように、ＣＶＤ法により、層間絶縁膜２０を堆積する。層間絶縁膜２０の材料にはＳｉＯ2を用いることができる。層間絶縁膜２０の誘電率を下げるため、ＳｉＯ2中にフッ素を添加してもよい。この後、ドライエッチングを用いて層間絶縁膜２０にコンタクトホールを形成し、形成したコンタクトホールを金属で埋め込みプラグ２１を形成する。プラグ２１の材料としてW（タングステン）を用いる場合は、ＣＶＤ法によってコンタクトホール内を埋め込むことが容易である。更に、スパッタ法を用いて厚さ５００〜７００ｎｍ程度のアルミニウム層を層間絶縁膜２０上に堆積した後、このアルミニウム層パターニングすることによりアルミニウムからなる配線２２を形成する。
以上の方法により、同一基板上にＳｉ素子とＳｉＧｅ素子とが混載した半導体装置を歩留まり良く作製することができる。本実施形態では、ＣＭＰのディッシング防止用に形成されるダミー領域８０の上にもＳｉＧｅを含む層を成長させるため、ＳｉＧｅ素子のための活性領域の総面積や配置が変化する場合においても、選択成長用マスクの開口部を所定範囲内に調整・維持することができる。
なお、図２〜図４に示す工程は、本発明の好ましい実施形態の１つに過ぎず、他の種々の製造工程によっても本発明を実施することができる。
［実施形態２］
次に、図５を参照しながら本発明による半導体装置の回路設計方法の実施形態を説明する。
本実施形態では、チップ面積（全体面積）を１００とした場合において、ＳｉＧｅ素子領域（図１の素子活性領域５０に相当）の全面積を５、Ｓｉ素子領域（図１の素子活性領域６０に相当）の全面積を２０に設定する。ＣＭＰのディッシング抑制のために設けるダミー領域の全面積はＳdummyで表す。
まず、回路設計を行うことにより、素子配置（レイアウト）を設定し、ダミー領域のパターンを設定する。ダミー領域の配置（ダミーパターン）の自動設計を容易に行なえるようにするためには、個々のダミー領域を、略等しい形状および面積を有する単位構造とし、ダミーパターンを単位構造の単純な配列によって規定することが好ましい。ＭＯＳトランジスタ（電界効果型トランジスタ）などの素子の配列を全て決定することにより、素子分離領域が定まるため、ダミー領域の全面積Ｓdummyの大きさも決まる。
本実施形態では、ＣＭＰによる研磨量を適切な範囲内で均一化するため、ＳｉＮなどのＣＭＰ用バッドで覆う領域（素子活性領域およびダミー領域）の目標面積率（以下、「Ｓｉ表面率Ｓ」と称する）を０．４０以上０．５５以下の範囲内に設定する。また、選択成長の安定化を図るため、選択成長用マスクの目標開口率Ｒを０．１０以上０．２０以下の範囲内に設定するものとする。これらの範囲の上下限値は、一例であり、他の値に設定することも可能である。
本実施形態の場合、ダミー領域を全く形成しないならば、Ｓｉ表面率Ｓは、２５（＝５＋２０）／１００＝０．２５になり、上記Ｓの範囲の上限値（０．５５）のみならず、下限値（０．４０）をも下回っている。このため、ダミー領域を付加し、Ｓｉ表面率Ｓが０．４０以上０．５５以下の範囲になるようにする必要がある。なお、ダミー領域を付加的に形成する前の段階において、既にＳｉ表面率Ｓが０．５５を超えている場合、素子の構成やチップサイズを見直し、素子配置（レイアウト）を設定しなおす必要がある。
ＳｉＧｅ素子領域の全面積がチップ面積に占める比率は、選択成長用マスクの開口率Ｒの上限値（０．２０）以下であることが必要であり、また、Ｓｉ素子領域以外の全面積がチップ面積に占める比率は、選択成長用マスクの開口率Ｒの下限値（０．１０）以上であることが必要である。ＳｉＧｅ素子領域の全面積の比率が選択成長用マスクの開口率Ｒの上限値（０．２０）を超えていると、ＳｉＧｅ素子領域上のみに結晶の選択成長を行なう場合でも、適切な条件でエピタキシャル成長を実行できなくなるからである。また、Ｓｉ素子領域以外の全面積の比率が選択成長用マスクの開口率Ｒの下限値（０．１０）を下回る場合、選択成長用マスクの開口率Ｒをこれ以上に増加させるためには、Ｓｉ素子領域上にもＳｉＧｅを含む層を成長させることが必要になってしまう。以上のことから、ＳｉＧｅ素子領域の全面積の比率が選択成長用マスクの開口率Ｒの上限値（０．２０）以下である場合や、Ｓｉ素子領域以外の全面積の比率は、選択成長用マスクの開口率Ｒの下限値（０．１０）以上である場合は、素子の構成やチップサイズを見直し、素子配置（レイアウト）を設定しなおす必要がある。図５のダミーパターン発生前チェックは、上記の確認を行なうステップに相当している。本実施形態の設定では、これらの条件を満足するため（ＹＥＳ）、ダミーパターンの自動発生のステップに進むことになる。
ダミーパターンの自動発生により、ダミー領域の個数や配置が決まるため、ダミー領域の全面積Ｓdummyの大きさが決定されることになる。Ｓｉ素子領域およびＳｉＧｅ素子領域の全面積（本実施形態ではチップ面積の２５％）にダミー領域の全面積Ｓdummyを加えた値が、素子分離溝が形成されない領域の面積に相当する。すなわち、Ｓｉ表面率Ｓは、（５＋２０＋Ｓdummy）／１００で計算されることになる。このＳｉ表面率Ｓが０．４０％以上０．５５以下の範囲にあるか否かがチェックされ、もし、この範囲外にあれば、ダミーパターンのサイズ、間隔、密度の修正が実行される。
Ｓｉ表面率Ｓが所定範囲内である場合、（５＋Ｓdummy）／１００で示される値の場合わけのステップに進む。（５＋Ｓdummy）／１００は、ＳｉＧｅを含む層の選択成長を行える領域の最大の面積比率を意味している。すなわち、（５＋Ｓdummy）／１００が０．１０を下回る場合、適切な条件で選択成長を実現できなくなる。このため、（５＋Ｓdummy）／１００が０．１０を下回る場合は、Ｓdummyの値が大きくなるように、ダミーパターンのサイズ、間隔、密度を修正することになる。
一方、（５＋Ｓdummy）／１００が０．１０以上０．２０以下の範囲内にある場合、全てのダミー領域上にＳｉＧｅを含む層が成長するように選択成長用マスクの開口部を設定することになる。これに対し、（５＋Ｓdummy）／１００が０．２０を超える場合は、全てのダミー領域上に選択成長を行なうと、選択成長領域が広くなりすぎてしまう。このため、（５＋Ｓdummy）／１００が０．２０を超える場合は、選択成長用マスクの開口部内に含まれるダミー領域の全面積をＳＲdummyとして、（５＋ＳＲdummy）／１００が０．１０％以上０．２０％以下になるように選択成長用マスクのレイアウトを決定する。
なお、本実施形態では、ＳｉＧｅ素子領域の全面積のチップ面積対する比率を５％、Ｓｉ素子領域の全面積のチップ面積に対する比率を２０％に設定しているが、本発明はこのような場合に限られず、種々の場合に適用できる。
また、選択成長用マスクの開口部のエッジは、ダミー領域８０を跨がないように形成する必要はなく、１つのダミー領域の一部が選択成長用マスクに覆われ、残りの部分が開口部に含まれてもよい。
［実施形態３］
以下、本発明による半導体装置およびその製造方法の他の実施形態を説明する。
上記の実施形態では、Ｓｉ素子のチャネル領域はＳｉ基板の表面に形成されるのに対して、ＳｉＧｅ素子のチャネル領域はＳｉ基板１の表面ではなく、その表面上に成長したエピタキシャル層に形成される。この結果、上記実施形態では、ＳｉＧｅ素子とＳｉ素子との間に、エピタキシャル層の厚さに相当する段差（レベル差）が存在することになる。特に本発明では、ＳｉＧｅ素子を形成する素子活性領域５０だけではなく、ダミー領域８０にもエピタキシャル層を成長させるため、図５（ｃ）に示されるようにＳｉ基板１の表面には多数の凹凸が形成されることになる。このような凹凸の存在は、そのままでは、上層配線の不良（短絡または断線）を招くおそれがある。また、ゲート電極を形成するためのフォトリソグラフィ工程時に、凹凸部でパターン異常が発生するおそれもある。
本実施形態では、エピタキシャル成長が行われる領域の表面レベルを前もって低くしておくことにより、エピタキシャル層の上面とＳｉ基板の上面との間に生じる段差を低減する。好ましくは、この段差を無くし、平坦化する。
まず、図８（ａ）を参照する。図８（ａ）は、図５（ｂ）に略相当する断面図であり、選択成長用マスク１０を形成した段階の断面を示している。
次に、Ｓｉ基板１の表面のうち、選択成長用マスク１０で覆われていない部分を選択的にエッチングする。具体的には、ＨＣｌガスまたはＣｌ2ガス雰囲気中でＳｉ基板１を７５０℃から１０５０℃の温度に保持する。これにより、これらの雰囲気ガスに暴露されたＳｉ表面は優先的にエッチングされるが、ＳｉＯ2は殆んどエッチングされない。このエッチングの結果、図８（ｂ）に示すように、素子活性領域５０と、その周囲のダミー領域８０とに凹部が形成される。Ｓｉの選択エッチングは、Ｃｌ2、Ｈｂｒガスを用いた反応性イオンエッチング（ＲＩＥ）によって行っても良い。
Ｓｉのエッチングによって形成する凹部の深さは、その後に成長させるエピタキシャル層９０の厚さに等しく設定することが好ましい。ただし、段差を低減する効果は、Ｓｉの選択エッチングを行うことにより、ある程度得られるため、エッチング深さはエピタキシャル層の厚さと厳密に一致している必要はない。本実施形態では、表面から２０ｎｍ程度の深さまでＳｉのエッチングを行う。
図８（ｃ）に示すように、ＵＨＶ−ＶＣＤ法を用いて選択成長用マスク１０の開口部内のみに厚さ２〜５ｎｍ程度のＳｉバッファ層、厚さ５〜１５ｎｍ程度のＳｉＧｅチャネル層、厚さ２〜５ｎｍ程度のＳｉキャップ層を順次成長させる。成長温度は５００〜６００℃程度に設定し、原料ガスにはＧｅＨ4、Ｓｉ2Ｈ6を用いる。結晶成長中の選択性を高めるために、ＨＣｌガスを添加しても良い。ＳｉＧｅ層中のＧｅの組成比率を調節することにより、所望の歪を形成することができる。なお、ＳｉＧｅ層には炭素を添加してもよい。
本実施形態では、図８（ｃ）に示すように、エピタキシャル層９０の上面とＳｉ基板１の上面とが略等しく、素子間の段差が低減される。
［実施形態４］
本発明による半導体装置の他の実施形態を説明する。
まず、図９（ａ）を参照しつつ、孤立した素子活性領域５０にエピタキシャル層（ＳｉＧｅを含む層）９０を成長させる場合に生じ得る問題を説明する。ここでは、選択成長用マスク（不図示）の開口部により、図９（ａ）に示される素子活性領域５０のみを露出させ、その周囲に位置するダミー領域は選択成長用マスクで完全に覆う場合を考える。
このような場合、エピタキシャル層９０の選択成長は、選択成長用マスクで覆われてない素子活性領域５０上にのみ生じる。この素子活性領域５０は、他の素子活性領域（不図示）から離れ、孤立しているため、エピタキシャル成長に必要な原料ガスは素子活性領域５０の周囲で消費されず、原料ガスの素子活性領域５０に対する供給が過度に行われることになる。その結果、複数の素子活性領域５０が近接して配置されている場合に比べ、最終的に得られるエピタキシャル層９０が相対的に厚くなる傾向がある。すなわち、エピタキシャル成長が行われる素子活性領域５０が孤立パターンか否かに応じて、得られるエピタキシャル層９０の厚さにばらつきが発生してしまう。
本実施形態では、上記の厚さばらつきを低減するため、図９（ｂ）に示すように、エピタキシャル成長が行われる複数の素子活性領域５０の距離が離れている場合、そのような素子活性領域５０の周囲のダミー領域８０にもエピタキシャル成長を行う。
本実施形態によれば、素子活性領域５０の周囲に位置するダミー領域８０で原料ガスが適度に消費されるため、素子活性領域５０上に成長するエピタキシャル層９０の厚さが設計値を超えて大きくなることを抑制できる。
本実施形態では、素子活性領域５０に隣接するダミー領域８０の全ての上にエピタキシャル層を成長させるため、素子活性領域５０と、これに隣接するダミー領域８０の全てを選択成長用マスクの開口部内に位置するように選択成長用マスクの形状を設計している。しかし、原料ガスの適度な消費は、素子活性領域５０に隣接する一部のダミー領域８０上にエピタキシャル層を成長させるだけでも実現することができる。
図９（ｂ）では、複数のダミー領域８０のうち、素子活性領域５０に隣接するダミー領域８０のみでエピタキシャル層の成長を行っているが、更に外側に位置するダミー領域８０でもエピタキシャル層の成長を行っても良い。
［実施形態５］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１０（ａ）を参照しつつ、Ｓｉ素子が形成される素子活性領域６０とＳｉＧｅ素子が形成される素子活性領域５０とが隣接する場合に生じ得る問題を説明する。
図１０（ａ）は、Ｓｉ素子が形成される素子活性領域６０とＳｉＧｅ素子が形成される素子活性領域５０との間にダミー領域８０が存在しない配置例を示している。これらの素子活性領域５０、６０には、ゲート電極１５を備えるＭＯＳ型トランジスタが形成される。
この例では、ＳｉＧｅ素子が形成される素子活性領域５０に隣接する幾つかのダミー領域８０上にもエピタキシャル層を成長させているが、Ｓｉ素子が形成される素子活性領域６０は選択成長用マスク（不図示）で覆われ、エピタキシャル層は成長しない。
このような配置例によると、素子活性領域５０の周囲からの素子活性領域５０に流れる原料ガスは、ダミー領域８０が隣接する側ではダミー領域８０でも消費されるが、素子活性領域６０では消費されず、過度に素子活性領域５０に過度に流入する可能性がある。このため、図１０（ａ）の配置例では、素子活性領域５０に成長するエピタキシャル層９０のうち、素子活性領域６０に近い部分が設計値を超えて厚くなる傾向がある。
上記の問題を解決するため、本実施形態では、図１０（ｂ）に示すように、素子活性領域５０と素子活性領域６０との間にダミー領域８０を配置し、このダミー領域８０上にもエピタキシャル層９０を成長させる。このようにすることにより、素子活性領域５０の周囲に位置するダミー領域８０で原料ガスを適度に消費し、素子活性領域５０上に成長するエピタキシャル層９０の厚さを均一化できる。
素子活性領域５０と素子活性領域６０との間に配置するダミー領域８０の列は１列に限定されず、２列であっても良い。また、素子活性領域５０と素子活性領域６０との間に配置した複数のダミー領域８０の全ての上にエピタキシャル層９０を成長させる必要は無い。
［実施形態６］
本発明による半導体装置の更に他の実施形態を説明する。
図１１（ａ）は、クロスカップル型の差動対トランジスタ（ペアトランジスタ）１２０、１４０の回路図である。一般に、差動対トランジスタを用いた差動回路では、そのトランジスタの性能が完全に一致していることを前提として回路設計がなされている。また、寄生成分（寄生抵抗や寄生容量）も両者で一致している必要がある。したがって、差動対を構成するトランジスタの配置や配線のレイアウトは、対象性を有するように設計されている。
図１１（ｂ）は、差動対トランジスタ１２０、１４０をＳｉＧｅ素子から形成する場合のレイアウト例を示す平面図である。２つの素子活性領域５０上にはＳｉＧｅを含む層（エピタキシャル層）が成長しており、このエピタキシャル層を横切るようにゲート電極１５が形成されている。エピタキシャル層９０にはソース・ドレイン領域が形成されており、ソース・ドレイン領域は、エピタキシャル層９０に形成される複数のコンタクト領域を介して、第１配線層２３に接続されている。第１配線層層２３は、第２配線層２４によって接続され、図１１（ａ）に示す回路が形成されている。
このような差動対トランジスタをＳｉＧｅ素子から形成する場合、エピタキシャル層９０の厚さを一対のトランジスタ１２０、１４０の間で等しくすることが望まれる。
本実施形態では、図１１（ｃ）に示すように、差動対トランジスタ１２０、１４０が形成される２つの素子活性領域５０の形状およびサイズを相互に等しく設定するとともに、これらの素子活性領域５０を対称線２６に関して対象に配置している。また、素子活性領域５０の周囲におけるダミー領域８０の配置も、対称線２６に関して対象に配置するとともに、エピタキシャル成長を行うダミー領域８０も、対称線２６に関して対象性を有するように選択している。
このように、本実施形態では、差動対トランジスタの形成に用いられる一対のエピタキシャル層の成長が、原料ガスの流入および消費が対称に行われるように実行されるため、得られるエピタキシャル層の形状および厚さの対称性も高まり、差動対トランジスタの性能が向上する。
図１２（ａ）および（ｂ）は、いずれも、差動対トランジスタを有する回路の例を示している。Ｖｂｉａｓ、Ｖｂｉａｓ１、Ｖｂｉａｓ２、Ｖｂｉａｓ３は、回路に印加するバイアス電圧を示し、ＶｉｎおよびＶｏｕｔは、それぞれ、入力電圧および出力電圧を意味している。
これらの回路において、矢印で示されるトランジスタは、対（ペア）を構成し、相互に等しい性能を有する必要がある。したがって、各対を構成するトランジスタのチャネル領域がエピタキシャル層に形成される場合は、そのエピタキシャル層の厚さを対称にする必要がある。
本実施形態によれば、エピタキシャル層の成長が行われる素子活性領域５０のうち、差動対トランジスタが形成される素子活性領域５０の周囲において、高い対称性を実現するようにエピタキシャル層を成長させているため、差動対トランジスタの特性を等しいものにすることができる。
［実施形態７］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１３（ａ）を参照する。図１３（ａ）に示される例では、ＳｉＧｅ素子が形成される素子活性領域５０の四隅に隣接する位置にＬ字型のダミー領域８０ａを配置し、そのＬ字型ダミー領域８０ｂ上にエピタキシャル層を成長させている。
素子活性領域５０の角に近い領域では、外部から原料ガスが供給されやすく、他の部分に比べてエピタキシャル層が特に厚くなりやすい。原料ガスの過度の流入を抑制するには、図１３（ａ）に示すようなＬ字型ダミー領域８０ａを素子活性領域５０の四隅に近い位置に配置し、このダミー領域８０上にエピタキシャル層を成長させることが好ましい。
図１３（ｂ）に示す例は、１つの素子活性領域５０に成長させたエピタキシャル層９０を横切るように複数のゲート電極１５が形成されている。このようなゲート電極１５は、「マルチフィンガー型ゲート電極」と称される。寄生容量を低減するため、ゲート電極１５が形成される領域の下方にはダミー領域８０を形成していない。
図１３（ｂ）に示す例でも、素子活性領域５０の四隅の近くにＬ字型ダミー領域８０ａを配置し、これらのダミー領域８０ａ上にエピタキシャル層を成長させる。
［実施形態８］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１４（ａ）を参照する。図１４（ａ）に示される例では、ＳｉＧｅ素子が形成される素子活性領域５０の周辺に、Ｃ字型のダミー領域８０ｂを配置し、そのＣ字型ダミー領域８０ｂ上にもエピタキシャル層を成長させている。このＣ字型ダミー領域８０ｂは、素子活性領域５０が有する複数の辺のうち、ゲート電極１５が延びる方向に平行な辺に対向するように配置されている。Ｃ字型のダミー領域８０は、その両端に２つ屈曲部を有しており、各屈曲部は、素子活性領域５０の対応する角部を取り囲んでいる。
図１４（ｂ）は、マルチフィンガー型のゲート電極１５を有するＳｉＧｅトランジスタが形成された素子活性領域５０と、その周辺部を示している。図１４（ｂ）に示される例でも、Ｃ字型のダミー領域８０ｂを配置し、そのＣ字型ダミー領域８０ｂ上にエピタキシャル層を成長させている。
［実施形態９］
本発明による半導体装置の更に他の実施形態を説明する。
まず、図１５は、ＳｉＧｅ素子が形成される複数の素子活性領域５０ａ、５０ｂ、５０ｃと、Ｓｉ素子が形成される素子活性領域６０とが隣接している例を示している。隣接する素子活性領域５０ａ、５０ｂ、５０ｃの間には、ダミー領域８０を配置しても、配置しなくとも良い。図１５（ａ）の例では、素子活性領域５０ｂと素子活性領域５０ｃとの間に、Ｈ型のダミー領域８０ｃを配置し、そのＨ字型ダミー領域８０ｃ上にもエピタキシャル層を成長させている。
一方、ＳｉＧｅ素子が形成される素子活性領域５０と、Ｓｉ素子が形成される素子活性領域６０との間には、Ｃ字型ダミー領域８０ｂを配置し、そのＣ字型ダミー領域８０ｂ上にもエピタキシャル層を成長させている。
上記実施形態では、素子分離構造をＳＴＩから形成しているが、本発明は、これに限定されない。また、ダミー領域は、ＣＭＰのディッシング抑制のために形成されているが、ＣＭＰを用いない素子分離構造を採用する場合は、選択成長時のＳｉ表面の比率を最適化する観点からダミー領域のサイズ、間隔、密度などを設定することができる。この場合、選択成長用マスクは、Ｓｉ素子を形成すべき素子活性領域のみを確実に覆えばよくなるため、設計が容易になる。
以上の各実施形態では、エピタキシャル層として、ＳｉおよびＧｅを含む層を成長させているが、ＳｉおよびＧｅを含む層の代わりに、ＳｉおよびＣ（炭素）を含む層をエピタキシャル成長させても良い。
本発明によれば、選択成長時のマスク開口率を適正な範囲内に保持するため、Ｓｉ素子とＳｉＧｅ素子（またはＳｉＣ素子）とを混載した半導体層を歩留まり良く供給できる。
本発明によれば、選択成長時のマスク開口率を適正な範囲内に保持するため、Ｓｉ素子とＳｉＧｅ素子とを混載した半導体装置を歩留まり良く供給できる。
選択された領域上にＳｉＧｅ層を成長させる方法を説明するための本発明に関する図であり、（ａ）は、Ｓｉ基板の主面の一部を示す平面図であり、（ｂ）は、（ａ）のＢ−Ｂ線断面図である。 （ａ）から（ｆ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。 （ａ）から（ｅ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。 （ａ）から（ｅ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。 本発明による選択成長用マスクの開口率を決定する手順の一例を示すフローチャートである。 選択された領域上にＳｉＧｅ層を成長させる方法を説明するための従来技術に関する図であり、（ａ）は、Ｓｉ基板の主面の一部を示す平面図であり、（ｂ）は、（ａ）のＢ−Ｂ線断面図である。 選択された領域上にＳｉＧｅ層を成長させる方法を説明するための他の従来技術に関する図であり、（ａ）は、Ｓｉ基板の主面の一部を示す平面図であり、（ｂ）は、（ａ）のＢ−Ｂ線断面図である。 （ａ）から（ｃ）は、実施形態３における製造方法を示す工程断面図である。 （ａ）は、素子活性領域５０に関する問題を説明するための平面図であり、（ｂ）は、実施形態４における素子活性領域５０およびその周辺を示す平面図である。 （ａ）は、素子活性領域５０と素子活性領域６０が隣接する場合に生じ得る問題を説明するための平面図であり、（ｂ）は、実施形態５における素子活性領域５０、６０およびその周辺を示す平面図である。 （ａ）は、クロスカップル型の差動対トランジスタ（ペアトランジスタ）１２０、１４０の回路図であり、（ｂ）は、差動対トランジスタ１２０、１４０をＳｉＧｅ素子から形成する場合のレイアウト例を示す平面図であり、（ｃ）は、実施形態６における素子活性領域５０およびその周辺を示す主要部平面図である。 （ａ）および（ｂ）は、いずれも、実施形態６における差動対トランジスタを有する回路の例を示す図である。 （ａ）および（ｂ）は、いずれも、実施形態７におけるＬ字型ダミー領域の配置例を示す主要部平面図である。 （ａ）および（ｂ）は、いずれも、実施形態８におけるＣ字型ダミー領域の配置例を示す主要部平面図である。 実施形態９におけるＨ字型ダミー領域の配置例を示す主要部平面図である。
符号の説明
１ Ｓｉ基板
２ 保護酸化層（ＳｉＯ2膜）
３ ポリシリコン層
４ ＳｉＮ層
５ 素子分離溝
６ 保護酸化層
７ Ｓｉ酸化膜
８ ウェル
９ 選択成長用マスク材料層
１０ 選択成長用マスク
１１ Ｓｉバッファ層
１２ ＳｉＧｅチャネル層
１３ Ｓｉキャップ層
１４ ゲート絶縁膜
１５ ゲート電極
１６ ＬＤＤ
１７ サイドウォール
１８ ソース・ドレイン
１９ シリサイド層
２０ 層間絶縁膜
２１ プラグ
２２ アルミニウム配線
３０ 絶縁物
５０ 素子活性領域
６０ 素子活性領域
７０ 分離領域
８０ ダミー領域
８０ａ Ｌ字型ダミー領域
８０ｂ Ｃ字型ダミー領域
８０ｃ Ｈ字型ダミー領域
９０ ＳｉＧｅを含む層（エピタキシャル層）
図８（ｃ）に示すように、ＵＨＶ−ＣＶＤ法を用いて選択成長用マスク１０の開口部内のみに厚さ２〜５ｎｍ程度のＳｉバッファ層、厚さ５〜１５ｎｍ程度のＳｉＧｅチャネル層、厚さ２〜５ｎｍ程度のＳｉキャップ層を順次成長させる。成長温度は５００〜６００℃程度に設定し、原料ガスにはＧｅＨ4、Ｓｉ2Ｈ6を用いる。結晶成長中の選択性を高め
るために、ＨＣｌガスを添加しても良い。ＳｉＧｅ層中のＧｅの組成比率を調節することにより、所望の歪を形成することができる。なお、ＳｉＧｅ層には炭素を添加してもよい。

Claims (25)

  1. 主面を有する半導体層を備えた基板であって、前記主面を複数の素子活性領域に区分する分離領域内に形成された素子分離構造を有する基板を用意する工程（Ａ）と、
    前記半導体層の主面における前記複数の素子活性領域のうちの選択された素子活性領域上にＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層を成長させる工程（Ｂ）と、
    前記複数の素子活性領域のうち、前記エピタキシャル層が形成された素子活性領域、および前記エピタキシャル層が形成されていない素子活性領域の各々に、電界効果型トランジスタを形成する工程（Ｃ）と、
    を含む半導体装置の製造方法であって、
    前記工程（Ａ）は、前記分離領域内において、前記素子分離構造に囲まれた複数のダミー領域を形成する工程（ａ１）を含み、
    前記工程（Ｂ）は、前記複数のダミー領域のうちの選択された領域上に、前記エピタキシャル層と同じ材料からなる層を成長させる工程（ｂ１）を含む、半導体装置の製造方法。
  2. 前記工程（Ａ）は、
    前記半導体層の主面にトレンチを形成する工程（ａ２）と、
    前記トレンチを絶縁物で埋める工程（ａ３）と、
    前記絶縁物の上面を研磨し、平坦化する工程（ａ４）と、
    を含み、
    前記半導体層の主面のうち前記絶縁物が存在しない部分は、前記複数の素子活性領域および前記複数のダミー領域を含み、
    前記複数の素子活性領域および前記複数のダミー領域の表面では、前記半導体層を構成する半導体が露出している、請求項１に記載の製造方法。
  3. 前記工程（Ｂ）は、
    前記工程（ｂ１）の前に、選択成長用マスクを形成する工程（ｂ２）と、
    前記工程（ｂ１）の後に、前記選択成長用マスクを除去する工程（ｂ３）と、
    を含み、
    前記選択成長用マスクは、前記複数の素子活性領域のうちの選択された素子活性領域および前記複数のダミー領域のうちの選択された領域上に開口部を有し、前記複数の素子活性領域の少なくとも一部の素子活性領域を完全に覆う、請求項１または２に記載の製造方法。
  4. 前記工程（ｂ２）の後、前記エピタキシャル層の成長を行なう前に、前記複数の素子活性領域および前記複数のダミー領域の表面において前記半導体層を構成する半導体が露出している部分を表面からエッチバックする工程を含む、請求項３に記載の製造方法。
  5. 前記エピタキシャル層の成長は、前記エピタキシャル層の表面が、前記半導体層のうちエッチバックされなかった部分の表面に一致するまで行われる、請求項４に記載の製造方法。
  6. 前記工程（Ｂ）は、
    Ｇｅを含まないＳｉのエピタキシャル層を前記ＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層の上に成長させる工程を含む、請求項１に記載の製造方法。
  7. 前記電界効果型トランジスタは、ＭＯＳトランジスタである請求項１に記載の製造方法。
  8. 前記基板は、単結晶Ｓｉ基板またはＳＯＩ基板である請求項１に記載の製造方法。
  9. 前記選択成長用マスクで覆われない素子活性領域の周囲に複数のダミー領域を配置し、当該複数のダミー領域の少なくとも１つは前記選択成長用マスクで覆わないようにする、請求項１に記載の製造方法。
  10. 前記選択成長用マスクで覆われない素子活性領域の周囲に複数のダミー領域を配置し、当該複数のダミー領域のうち前記素子活性領域に隣接するダミー領域を前記選択成長用マスクで覆わないようにする、請求項１に記載の製造方法。
  11. 前記選択成長用マスクで覆われる素子活性領域と前記選択成長用マスクで覆われない素子活性領域とが隣接する場合、前記２つの素子活性領域の間に少なくとも１つのダミー領域を配置し、当該ダミー領域を前記選択成長用マスクで覆わないようにする、請求項１に記載の製造方法。
  12. 前記選択成長用マスクで覆われない素子活性領域のうち、差動対トランジスタ回路を構成する電界効果型トランジスタが形成される偶数個の素子活性領域が存在する場合、前記偶数個の素子活性領域の対称軸に関して対称な関係を有する位置にあるダミー領域を前記選択成長用マスクで覆わないようにする、請求項１に記載の製造方法。
  13. 前記選択成長用マスクで覆われない素子活性領域の角部の近傍にＬ字型のダミー領域を配置し、当該Ｌ字型ダミー領域を前記選択成長用マスクで覆わないようにする、請求項１に記載の製造方法。
  14. 前記選択成長用マスクで覆われない素子活性領域の周囲に少なくとも１つのＣ字型ダミー領域を配置し、当該Ｃ字型ダミー領域を前記選択成長用マスクで覆わないようにする、請求項１に記載の製造方法。
  15. 前記選択成長用マスクで覆われない複数の素子活性領域で挟まれた位置にＨ字型ダミー領域を配置し、当該Ｈ字型ダミー領域を前記選択成長用マスクで覆わないようにする、請求項１に記載の製造方法。
  16. 主面を有する半導体層を備えた基板であって、前記主面を複数の素子活性領域に区分する分離領域内に形成された素子分離構造を有する基板と、
    前記半導体層の主面における前記複数の素子活性領域のうちの選択された素子活性領域上に成長したＳｉおよびＧｅまたはＳｉおよびＣを含むエピタキシャル層と、
    前記複数の素子活性領域のうち、前記エピタキシャル層が形成された素子活性領域に形成された電界効果型トラトンジスタと、
    前記エピタキシャル層が形成されていない素子活性領域に形成された電界効果型トランジスタと、
    前記分離領域内に形成され、前記素子分離構造に囲まれた複数のダミー領域と、
    を含む半導体装置であって、
    前記複数のダミー領域のうちの選択された領域上に、前記エピタキシャル層と同じ材料からなる層が設けられている半導体装置。
  17. 前記エピタキシャル層が形成されている素子活性領域の表面のレベルは、前記エピタキシャル層が形成されていない素子活性領域の表面のレベルよりも低い、請求項７に記載の半導体装置。
  18. 前記エピタキシャル層の表面のレベルは、前記エピタキシャル層が成長していない素子活性領域の表面のレベルに一致している、請求項１７に記載の半導体装置。
  19. 前記エピタキシャル層が成長している素子活性領域の周囲に位置する複数のダミー領域には、前記エピタキシャル層と同じ材料からなる層が形成されている、請求項１６に記載の半導体装置。
  20. 前記エピタキシャル層が成長している素子活性領域に隣接する複数のダミー領域の各々には、前記エピタキシャル層と同じ材料からなる層が形成されている、請求項１６に記載の半導体装置。
  21. 前記エピタキシャル層が形成されていない素子活性領域と前記エピタキシャル層が形成されている素子活性領域とが隣接し、
    前記２つの素子活性領域の間に少なくとも１つのダミー領域が配置されており、当該ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている、請求項１６に記載の半導体装置。
  22. 前記エピタキシャル層が形成されている素子活性領域のうち、差動対トランジスタ回路を構成する電界効果型トランジスタが形成される偶数個の素子活性領域が存在し、
    前記偶数個の素子活性領域の対称軸に関して対称な関係を有する位置にあるダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている、請求項１６に記載の半導体装置。
  23. 前記エピタキシャル層が形成されている素子活性領域の角部の近傍にＬ字型のダミー領域が配置されており、
    当該Ｌ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている、請求項１６に記載の半導体装置。
  24. 前記エピタキシャル層が形成されている素子活性領域の周囲に少なくとも１つのＣ字型ダミー領域が配置されており、
    当該Ｃ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている、請求項１６に記載の半導体装置。
  25. 前記エピタキシャル層が形成された複数の素子活性領域に挟まれた位置にＨ字型ダミー領域が配置されており、
    当該Ｈ字型ダミー領域上には前記エピタキシャル層と同じ材料からなる層が形成されている、請求項１６に記載の半導体装置。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8255843B2 (en) * 2005-11-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained-silicon semiconductor device
US7565639B2 (en) * 2007-01-04 2009-07-21 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth bulk tiles with compensation
US8003539B2 (en) * 2007-01-04 2011-08-23 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth
KR100825809B1 (ko) * 2007-02-27 2008-04-29 삼성전자주식회사 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법
US7671469B2 (en) * 2007-12-31 2010-03-02 Mediatek Inc. SiGe device with SiGe-embedded dummy pattern for alleviating micro-loading effect
JP5356742B2 (ja) 2008-07-10 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法
US20110186816A1 (en) * 2008-10-02 2011-08-04 Sumitomo Chemical Company, Limited Semiconductor device wafer, semiconductor device, design system, manufacturing method and design method
DE102008063402B4 (de) * 2008-12-31 2013-10-17 Advanced Micro Devices, Inc. Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
JP2011014762A (ja) * 2009-07-03 2011-01-20 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP5592750B2 (ja) * 2010-10-14 2014-09-17 株式会社東芝 半導体装置
CN102437122B (zh) * 2011-11-24 2013-07-31 上海华力微电子有限公司 提高空穴迁移率的方法以及半导体器件制造方法
US10026656B2 (en) 2011-12-06 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die
US9006860B2 (en) 2011-12-06 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die
US8951842B2 (en) 2012-01-12 2015-02-10 Micron Technology, Inc. Semiconductor growth substrates and associated systems and methods for die singulation
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8697515B2 (en) * 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
JP6251604B2 (ja) * 2013-03-11 2017-12-20 ルネサスエレクトロニクス株式会社 フィンｆｅｔ構造を有する半導体装置及びその製造方法
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD758372S1 (en) 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
CN104465751B (zh) * 2013-09-16 2018-08-31 联华电子股份有限公司 半导体装置
US9299692B2 (en) * 2014-02-07 2016-03-29 Analog Devices Global Layout of composite circuit elements
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
US10811255B2 (en) * 2018-10-30 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor devices
US20230260994A1 (en) * 2022-02-17 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Checkerboard dummy design for epitaxial open ratio
CN117406547B (zh) * 2023-12-15 2024-04-05 合肥晶合集成电路股份有限公司 一种光罩的伪图形结构及光罩

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US585856A (en) * 1897-07-06 Underground irrigation
JP2828974B2 (ja) 1987-03-25 1998-11-25 株式会社日立製作所 化合物半導体集積回路の製造方法
JPH02228025A (ja) 1989-02-28 1990-09-11 Nec Corp 熱分解法による選択成長方法
JPH05275618A (ja) 1992-03-26 1993-10-22 Hitachi Ltd 半導体集積回路
US5885856A (en) 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
JPH1116999A (ja) * 1997-06-27 1999-01-22 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにその設計方法
JP2000031481A (ja) 1998-07-15 2000-01-28 Nec Corp 半導体装置およびその製造方法
JP3551877B2 (ja) * 2000-01-18 2004-08-11 セイコーエプソン株式会社 半導体装置およびその製造方法
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
JP2004055824A (ja) 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20080017931A1 (en) * 2006-07-19 2008-01-24 Hung-Lin Shih Metal-oxide-semiconductor transistor device, manufacturing method thereof, and method of improving drain current thereof
JP2008085121A (ja) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100881130B1 (ko) * 2007-05-28 2009-02-02 주식회사 하이닉스반도체 주변회로를 위한 게이트 패턴 형성 방법 및 이에 따른반도체 소자

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