TW202240912A - 半導體裝置 - Google Patents

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TW202240912A
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TW
Taiwan
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gate
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spacers
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pair
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劉威民
宋學昌
舒麗麗
育佳 楊
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括第一裝置區和第二裝置區。第一裝置區包括從基板延伸的第一源極/汲極區以及第一及第二對間隔物。 第一源極/汲極區延伸於第一對間隔物及第二對間隔物之間。第一對間隔物及第二對間隔物具有第一高度。第二裝置區包括從基板延伸的第二及第三源極/汲極區以及第三及第四對間隔物。第三源極/汲極區與第二源極/汲極區間隔開。第二源極/汲極區延伸於第三對間隔物之間。第三源極/汲極區延伸於第四對間隔物之間。第三對間隔物及第四對間隔物具有大於第一高度的第二高度。

Description

半導體裝置
本揭露是有關於一種半導體裝置及其形成方法，且特別是有關於一種具有源極/汲極結構的半導體裝置形成方法。
半導體裝置用於各式各樣的電子應用中，例如個人電腦、手機、數位相機與其他電子裝置。半導體裝置的製造一般是透過於半導體基板上依序沉積絕緣或介電層、導電層以及半導體層的材料，並使用微影圖案化各種材料層以於其上形成電路組件與元件。
半導體工業藉由不斷減小最小部件尺寸來持續提高各種電子元件（例如，電晶體、二極管、電阻器、電容器等）的整合密度，允許了將更多的元件整合至給定區域中。
本發明實施例提供一種半導體裝置，包括：第一裝置區，包括：第一源極/汲極區，從基板延伸；第一對間隔物；第二對間隔物，第一源極/汲極區延伸於第一對間隔物及第二對間隔物之間，第一對間隔物及第二對間隔物具有第一高度；及第二裝置區，包括：第二源極/汲極區，從基板延伸；第三源極/汲極區，從基板延伸，第三源極/汲極區與第二源極/汲極區間隔開；第三對間隔物，第二源極/汲極區延伸於第三對間隔物之間；及第四對間隔物，第三源極/汲極區延伸於第四對間隔物之間，第三對間隔物及第四對間隔物具有第二高度，第二高度大於第一高度。
本發明實施例提供一種半導體裝置，包括：第一半導體鰭片，從基板延伸；第一源極/汲極區，從第一半導體鰭片延伸；第二半導體鰭片，從基板延伸；第二源極/汲極區，從第二半導體鰭片延伸，第二源極/汲極區與第一源極/汲極區間隔開；第一對間隔物及第二對間隔物，第一對間隔物覆蓋第一源極/汲極區的多個底部的側壁，第二對間隔物覆蓋第二源極/汲極區的多個底部的側壁，第一對間隔物及第二對間隔物具有第一高度；第三半導體鰭片及第四半導體鰭片，從基板延伸；第三源極/汲極區，從第三半導體鰭片延伸至第四半導體鰭片；及第三對間隔物及第四對間隔物，第三對間隔物覆蓋第三源極/汲極區的第一底部的側壁，第四對間隔物覆蓋第三源極/汲極區的第二底部的側壁，第三對間隔物及第四對間隔物具有第二高度，第二高度小於第一高度。
本發明實施例提供一種半導體裝置的形成方法，包括：形成間隔層於第一對半導體鰭片及第二對半導體鰭片上方；蝕刻間隔層的第一部分，以沿著第一對半導體鰭片的側壁形成複數個第一間隔物，該些第一間隔物具有第一高度；凹蝕第一對半導體鰭片，以形成第一凹槽及第二凹槽；蝕刻間隔層的第二部分，以沿著第二對半導體鰭片的側壁形成複數個第二間隔物，該些第二間隔物具有大於第一高度的第二高度；凹蝕第二對半導體鰭片，以形成第三凹槽及第四凹槽；及磊晶成長第一源極/汲極區於第一凹槽及第二凹槽中、第二源極/汲極區於第三凹槽中、以及第三源極/汲極區於第四凹槽中，其中第二源極/汲極區與第三源極/汲極區間隔開。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以定義本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件上方或之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參照數值以及∕或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
後文揭露的實施例可用於控制各種裝置的源極/汲極區的臨界尺寸(critical dimensions, CDs)以避免通過調整間隔物的高度而導致良率(yield)損失。可同時分別橫跨n型區及p型區磊晶成長n型及p型磊晶源極/汲極區，以增加良率產能(yield throughput)。此外，實施例可用於例如邏輯裝置區中的多電晶體(multi-fin transistors)磊晶成長合併的源極/汲極區，同時用於例如靜態隨機存取記憶體（static random-access memory, SRAM）裝置中的單鰭片電晶體(single fin transistors)以相同磊晶成長製程來磊晶成長分離的源極/汲極區。為了促進或抑制磊晶源極/汲極區的合併，可在例如邏輯裝置及SRAM裝置區中形成不同高度的間隔物。減少橫跨單鰭片電晶體的磊晶源極/汲極區的不期望合併可抑制短路及所得之良率損失。也可通過控制間隔物高度來決定CDs，上述CDs例如磊晶源極/汲極區的寬度及高度。
第1圖係根據一些實施例，以三維視圖繪示出FinFET的示例。FinFET包括基板50（例如，半導體基板）上的鰭片52。隔離區56設置在基板50中，並且鰭片52突出於（protrude above）相鄰的隔離區56上方及之間。儘管將隔離區56描述/繪示為與基板50分離，但是如本文所使用的，術語"基板"可僅指半導體基板或包括隔離區的半導體基板。此外，儘管鰭片52被繪示與基板50為相同的單一連續材料，但是鰭片52及/或基板50可包括單一材料或複數個材料。在這種情況下，鰭片52指的是延伸於相鄰的隔離區 56之間的部分。
閘極介電層92沿著側壁並位於鰭片52的頂表面上方，並且閘極電極94位於閘極介電層92上方。源極/汲極區82設置在鰭片52的相對於閘極介電層92及閘極電極94的兩側。第1圖進一步繪示了在後文的附圖中所使用的參考橫剖面。剖面A-A沿著閘極電極94的縱軸並且在例如垂直於FinFET的源極/汲極區82之間的電流方向上。剖面B-B垂直於剖面A-A且沿著鰭片52的縱軸並且在例如FinFET的源極/汲極區82之間的電流的方向上。剖面C-C平行於剖面A-A並且延伸穿過FinFET的源極/汲極區。為清楚起見，隨後的圖參考了這些參考橫剖面。
本文討論的一些實施例是在使用閘極後製（gate-last）製程形成之FinFETs的情境下討論的。 在其他實施例中，可使用閘極先製（gate-first）製程。 此外，一些實施例考慮了在平面裝置中使用的面向，例如平面FETs 、奈米結構（例如，奈米片、奈米線、全繞式閘極等）場效電晶體（nanostructure field effect transistors, NSFETs）等。
第2圖至第22B圖係根據一些實施例，係在製造FinFET的中間階段的剖面圖。第2圖、第3圖、第 4圖、第 5圖、第 6圖、及第 7圖示了第1圖中繪示的參考剖面A-A，但差別在於繪示了複數個鰭片/FinFETs。第8A圖、第 9A圖、第 10A1圖、第 10A2圖、第 11A1圖、第 11A2圖、第 12A1圖、第 12A2圖、第 13A1圖、第 13A2圖、第 14A1圖、第 14A2圖、第 15A1圖、第 15A2圖、第 16A1圖、第 16A2圖、第 17A圖、第 18A圖、第 19A圖、第 20A圖、第 21A圖、及第22A圖係沿著第1圖中所示的參考剖面A-A繪示，且第8B圖、第 9B圖、第 10B1圖、第 10B2圖、第 11B1圖、第 11B2圖、第 12B1圖、第 12B2圖、第 13B1圖、第 13B2圖、第 14B1圖、第 14B2圖、第 15B1圖、第 15B2圖、第 16B1圖、第 16B2圖、第 17B圖、第 18B圖、第 19B圖、第 20B圖、第 20C圖、第 21B圖、及第22B圖係沿著第1圖中所示的類似橫剖面B-B繪示，但差別在於繪示了複數個鰭片/FinFETs。第8C圖、第 8D圖、第 9C圖、第 9D圖、第 10C圖、第 10D圖、第 10E圖、第 11C圖、第 11D圖、第 11E圖、第 12C圖、第 12D圖、第 13C圖、第 13D圖、第 14C圖、第 14D圖、第 14E圖、第 14F圖、第 15C圖、第 15D圖、第 16C圖、第 16D圖、第 16E圖、第 16F圖、及第16G圖係沿著第1圖中所示的參考剖面C-C繪示，但差別在於繪示了複數個鰭片/FinFETs。
在第2圖中，提供了基板50。基板50可為半導體基板，例如塊體半導體、絕緣體上覆半導體基板（semiconductor-on-insulator substrate）等，其可被摻雜（例如，以p型或n型摻質）或未摻雜。 基板50可為晶片（wafer），例如矽晶片。 總體而言，SOI基板為在絕緣層上形成的半導體材料層。 絕緣層可例如為埋藏氧化物（buried oxide, BOX）層、氧化矽層等。 提供絕緣層於通常為矽或玻璃基板的基板上。也可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽、 鍺、化合物半導體、合金半導體、或其組合，上述化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，上述合金半導體包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦。
基板50可具有n型區及p型區（並未獨立繪示）。n型區可用於形成n型裝置，例如NMOS電晶體，例如n型FinFETs。p型區可用於形成p型裝置，例如PMOS電晶體，例如p型FinFETs。n型區可與p型區實質上分離，並且可設置任何數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）於n型區及p型區之間。
在第3圖中，鰭片52形成於基板50中。鰭片52為半導體條（strips）。在一些實施例中，可藉由在基板50中蝕刻溝槽而在基板50中形成鰭片52。 蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等、或其組合。蝕刻可為非等向性的。
可藉由任何合適的方法來圖案化鰭片。舉例而言，可使用一種或多種光學微影製程來圖案化鰭片52，光學微影製程包括雙重圖案化製程或多重圖案化製程。總體而言，雙重圖案化或多重圖案化製程結合了光學微影及自對準製程，從而允許創建例如節距（pitches）小於使用單一直接光學微影製程所獲得的節距的圖案。舉例而言，在一實施例中，於基板上方形成犧牲層並使用光學微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊（alongside）形成間隔物。然後移除犧牲層，然後可使用剩餘的間隔物來圖案化鰭片。 在一些實施例中，遮罩（或其他層）可保留在鰭片52上。
在第4圖中，絕緣材料54形成於基板50上方並且於相鄰的鰭片52之間。絕緣材料54可為氧化物，例如氧化矽、氮化物等、或其組合，並且可藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）（例如， CVD基（CVD-based）材料在遠端電漿系統中的沉積及後固化（post curing），以使其轉化為另一種材料，例如氧化物）等、或其組合。可藉由使用任何可接受的製程所形成的其他絕緣材料。在所示的實施例中，絕緣材料54是藉由FCVD製程所形成的氧化矽。一旦形成絕緣材料，可進行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。儘管絕緣材料54被繪示為單層，但是一些實施例可利用複數層。舉例而言，在一些實施例中，可首先沿著基板50及鰭片52的表面形成襯層（未繪示）。然後，可於襯層上方形成例如前文所述之填充材料。
在第5圖中，對絕緣材料54施加移除製程以移除鰭片52上方的多餘絕緣材料54。在一些實施例中，可使用例如化學機械拋光（chemical mechanical polish, CMP）的平坦化製程、回蝕刻製程、其組合等。 平坦化製程露出鰭片52，使得鰭片52及絕緣材料54的頂表面在平坦化製程完成後齊平。在遮罩保留於鰭片52上的實施例中，平坦化製程可露出遮罩或移除遮罩，使得在平坦化製程完成後，遮罩或鰭片52各自的頂表面與絕緣材料54的頂表面齊平。
在第6圖中，將絕緣材料54凹蝕，以形成淺溝槽隔離（Shallow Trench Isolation, STI）區56。將絕緣材料54凹蝕以使得鰭片52的上部從相鄰的STI區56之間突出。再者，STI區56的頂表面可具有如圖所示的平坦表面、凸表面、凹表面（例如碟狀）、或其組合。可藉由適當的蝕刻將STI區56的頂表面形成為平坦的、凸的、及/或凹的。可使用可接受的蝕刻製程來將STI區56凹蝕，例如對絕緣材料54的材料具有選擇性的蝕刻製程（例如，相較於蝕刻鰭片52之材料的速率，以更快的速率蝕刻絕緣材料54的材料）。舉例而言，可使用例如稀氫氟（dilute hydrofluoric, dHF）酸移除氧化物。在形成STI區之後，鰭片52可突出至STI區的頂表面上方約20nm至約80nm之範圍的鰭片高度FH。
參照第2圖至第6圖所述的製程僅為如何形成鰭片52的一示例。 在一些實施例中，可藉由磊晶成長製程形成鰭片。 舉例而言，可於基板50的頂表面上方形成介電層，並且溝槽可蝕刻穿過介電層，以露出下方的基板50。可於溝槽中磊晶成長同質磊晶（homoepitaxial）結構，並且將介電層 凹蝕，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶（heteroepitaxial）結構可用於鰭片52。舉例而言，可將第5圖中的鰭片52凹蝕，並且可在凹蝕的鰭片52上方磊晶成長與鰭片52不同的材料。在此實施例中，鰭片52包括凹蝕的材料以及設置於凹蝕的材料上方的磊晶成長材料。在另一實施例中，可於基板50的頂表面上方形成介電層，並且可蝕刻穿過介電層的溝槽。然後，可使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可將介電層凹蝕，使得異質磊晶結構從介電層突出以形成鰭片52。在一些實施例中，將同質磊晶結構或異質磊晶結構磊晶成長，可在成長過程中原位摻雜磊晶成長的材料，儘管原位摻雜及佈植摻雜可一起使用，但原位摻雜可避免先前及隨後的佈植。
更進一步，在n型區（例如，NMOS區）中磊晶成長與p型區（例如，PMOS區）中的材料不同的材料可能是有利的。在各個實施例中，鰭片52的上部可由例如下列材料所形成：矽鍺（Si xGe 1-x，其中x可在0至1的範圍）、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於下列材料：砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、鎵銻、鋁銻、磷化鋁、磷化鎵等。
進一步在第6圖中，可於鰭片52及/或基板50中形成適當的井區（未繪示）。在一些實施例中，可於n型區中形成P井，並且可在p型區中形成N井。在一些實施例中，在n型區及p型區中皆形成P井或N井。
在具有不同井型的實施例中，可使用光阻及/或其他遮罩（未繪示）來實現用於n型區及p型區的不同佈植步驟。舉例而言，可在n型區中的鰭片52及STI區56上方形成光阻。將光阻圖案化，以露出基板50的p型區。可藉由使用旋塗技術來形成光阻，並且可使用可接受的光學微影技術來將光阻圖案化。一旦將光阻圖案化，在p型區中進行n型雜質（impurity）佈植，並且光阻可用作遮罩以實質上防止將n型雜質佈植進n型區中。n型雜質可為磷、砷、銻等，將其佈植於區域中濃度等於或小於10 18cm -3，例如介於約10 16cm -3至約10 18cm -3之間。佈植之後，例如藉由可接受的灰化製程來移除光阻。
在佈植p型區之後，在p型區中的鰭片52及STI區56上方形成光阻。將光阻圖案化以露出基板50的n型區。可藉由使用旋塗技術來形成光阻，並且可使用可接受的光學微影技術來將光阻圖案化。一旦將光阻圖案化，可在n型區中進行p型雜質佈植，並且光阻可用作遮罩以實質上防止將p型雜質佈植進p型區中。p型雜質可為硼、氟化硼、銦等，將其佈植於區域中濃度等於或小於10 18cm -3，例如介於約10 16cm -3至約10 18cm -3之間。在佈植之後，可例如藉由可接受的灰化製程來移除光阻。
在佈植n型區及p型區之後，可進行退火以修復佈植損壞並活化佈植的p型及/或n型雜質。在一些實施例中，可在成長期間將磊晶鰭片的成長材料原位摻雜，儘管原位摻雜及佈植摻雜可一起使用，但原位摻雜可避免佈植。
在第7圖中，虛設介電層60形成於鰭片52上。虛設介電層60可例如為氧化矽、氮化矽、其組合等，並且可根據可接受的技術沉積或熱成長（thermally grown）虛設介電層60。在虛設介電層60上方形成虛設閘極層62，並且在虛設閘極層62上方形成遮罩層64。可在虛設介電層60上方沉積虛設閘極層62，然後例如藉由CMP將其平坦化。遮罩層64可沉積在虛設閘極層62上方。虛設閘極層62可為導電材料或非導電材料，並且可選自包括下列材料的群組：非晶矽、多晶矽（polycrystalline-silicon, polysilicon）、多晶矽鍺（polycrystalline silicon-germanium, poly- SiGe ）、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。可藉由物理氣相沉積（physical vapor deposition, PVD）、CVD、濺射沉積或用於沉積所選材料的其他技術來沉積虛設閘極層62。虛設閘極層62可由其他材料所製成，這些材料對隔離區的蝕刻具有高蝕刻選擇性，上述隔離區例如STI區56及/或虛設介電層60。遮罩層64可包括一層或多層例如氮化矽、氮氧化矽等。在此示例中。應注意的是，僅用於說明性目的，繪示出虛設介電層60僅覆蓋鰭片52。在一些實施例中，可沉積虛設介電層60，使得虛設介電層60覆蓋STI區56、延伸於STI區上方並且延伸於虛設閘極層62及STI區56之間。
第8A圖至第22B圖繪示了製造實施例裝置期間的各種額外步驟。第8A圖至第22B圖繪示了n型區及p型區中任一個中的部件。舉例而言，第8A圖至第22B圖中所示的結構可適用於n型區及p型區。在每個附圖的正文中描述了n型區及p型區的結構上的差異（如果有的話）。
在第8A圖、第8B圖、第8C圖及第8D圖中，可使用可接受的光學微影及蝕刻技術來將遮罩層64（參照第7圖）圖案化以形成遮罩74。然後可將遮罩74的圖案轉移到虛設閘極層62。在一些實施例(未繪示)中，也可通過可接受的蝕刻技術將遮罩74的圖案轉移到虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52各自的通道區58。遮罩74的圖案可用於將每個虛設閘極72與鄰近的虛設閘極實質上分離。虛設閘極72也可具有長度方向，實質上垂直於相應磊晶鰭片52的長度方向。第8C圖及第8D圖分別在合併區500及分離區600中沿著如第1圖所示的參考剖面C-C示出。合併區500可為用於在複數個鰭片上形成合併磊晶源極/汲極區的裝置區，且分離區600可為用於在單鰭片上形成分離磊晶區的裝置區，如下分別在第16C圖及第16D圖所示。如第8C圖及8D所示，已經從與虛設閘極72鄰近之鰭片52的部分上方移除虛設閘極62。
進一步在第8A圖及第8B圖中，可在虛設閘極72、遮罩74、及/或鰭片52的露出表面上形成閘極密封間隔物80。熱氧化或沉積隨後非等向性蝕刻可形成閘極密封間隔物80。閘極密封間隔物80可由氧化矽、氮化矽、氮氧化矽等所形成。在一些實施例中，並未形成閘極密封間隔物80。
在形成閘極密封間隔物80之後，可進行用於輕摻雜源極/汲極（lightly doped source/drain, LDD）區（未明確繪示出）的佈植。在具有不同裝置類型的實施例中，類似於前文在第6圖中討論的佈植，可在n型區上方形成遮罩，露出p型區，且可將適當類型（例如，p型）的雜質佈植進p型區中露出的鰭片52中，上述遮罩例如光阻。然後可移除遮罩。隨後，可在p型區上方形成遮罩，露出n型區，且可將適當類型（例如，n型）的雜質佈植進n型區中露出的鰭片52中，上述遮罩例如光阻。然後可移除遮罩。n型雜質可為前文討論的任何n型雜質，並且p型雜質可為前文討論的任何p型雜質。 輕摻雜的源極/汲極區可具有約10 15cm -3至約10 19cm -3的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
在第9A圖、第9B圖、第9C圖、及第9D圖中，係根據一些實施例，一個或多個閘極間隔層186形成在鰭片52及STI區56的露出表面上方並且形成在沿著虛設閘極72及遮罩74之側壁的閘極密封間隔物80上。在所繪示的實施例中，閘極間隔層186包括第一閘極子間隔層(subspacer layer)186A及第二閘極子間隔層186B，上述第二閘極子間隔層186B也稱為做虛設閘極間隔層186B。在一些實施例中，僅形成一個閘極間隔層，例如閘極間隔層186A。在一些實施例中，形成多於兩個的閘極間隔層186。可通過使用任何合適的製程保形沉積來形成閘極間隔層186，上述何合適的製程例如PVD、CVD、ALD、其組合。在一些實施例中，第一閘極間隔層186A及第二閘極間隔層186B包括氧化矽、氮化矽、氮氧化矽、氮碳化矽、其組合等。第一閘極間隔層186A及第二閘極間隔層186B所選擇的材料可不同，以在第一閘極間隔層186A及第二閘極間隔層186B之間提供蝕刻選擇性，因此允許各自將第一閘極間隔層186A及第二閘極間隔層186B圖案化。根據如第9C圖所繪示的一些實施例，閘極間隔層186填充鄰近鰭片52之間的間隙(gap)。
第10A1圖、第10B1圖、及第10C圖繪示出合併區(merged region)500，且第10A2圖、第10B2圖、及第10D圖繪示出分離區(separate region)600。在第10A1圖、第10B1圖、第10A2圖、第10B2圖、第10C圖、及第10D圖中，在閘極間隔層186上方形成遮罩層並圖案化，以遮蔽分離區600並露出合併區500。在一些實施例中，遮罩層包括複數個層，例如頂遮罩202及底遮罩200。底遮罩200及頂遮罩202可用於遮蔽分離區 600且在合併區500中形成所需高度的閘極間隔物86，以允許隨後形成的磊晶源極/汲極區合併（參照後文，第11A1圖至第11E圖、以及第16C圖、第16E圖、及第16F圖）。在一些實施例中，底遮罩200包括底部抗反射塗層(bottom anti-reflective coating, BARC)並且可通過例如旋塗的製程來形成，上述底部抗反射塗層例如非晶質碳、C xH yO z等、或其組合。然而，可使用任何合適的材料及製程。
在一些實施例中，頂遮罩202是由光阻(例如，感光材料)所形成，上述光阻包括感光有機材料並且可為正感光材料或負感光材料。可使用一種或多種沉積製程來形成頂遮罩202，上述積製程例如旋塗製程等。然而，可使用任何合適的製程來形成頂遮罩 202。在一些實施例中，如根據第10A1圖、第10B1圖、及第10C圖所示，將頂遮罩202及底遮罩200的部分（例如，使用光學微影遮罩及蝕刻製程）圖案化，以露出合併區 500 中的閘極間隔層 186。
在根據第10E圖所繪示的一些實施例中，將頂遮罩202及底遮罩210圖案化，以露出位於鰭片52正上方的閘極間隔層186的部分，且使位於STI區56上方之閘極間隔層186的部分被遮蔽。這對於如下方的第11E圖所示隨後形成覆蓋STI區56的閘極間隔物86可能是有用的。
在第11A1圖、第11B1圖、第11A2圖、第11B2圖、第11C圖、及第11D圖中，將閘極間隔層186的露出部分圖案化，以在合併區500中形成閘極間隔物86，並將鰭片52圖案化以形成凹槽84。隨後，如後文第16C圖、第16E圖及第16F圖所示，磊晶源極/汲極區82可形成在凹槽84中。在一些實施例中，閘極間隔物86及凹槽84通過與後文詳述之相同的製程來形成。閘極間隔物86可形成為小於約20nm的第一高度H1，並且可將鰭片52凹蝕至小於約30nm的第一深度D1，其在STI區56的頂表面下方所量測。在一些實施例中（未繪示），鰭片52可凹蝕到在STI區56的頂表面上方的高度。如後文更詳細地討論的，可選擇閘極間隔物86的高度H1使得磊晶源極/汲極區82隨後在閘極間隔物86之間的鰭片52上成長（參照後文，第16C圖及第16E圖）並在閘極間隔物86上方合併。在鰭片52包括矽鰭片並且閘極間隔物86包括氧化矽、氮化矽、氮氧化矽、氮碳化矽等或其組合的實施例中，可將閘極間隔物86圖案化並且可使用例如非等向性蝕刻來形成凹槽84，非等向性蝕刻例如包括CF 4、CHF 3、O 2、HBr等、或其組合的乾式蝕刻。然而，可使用任何合適的製程來形成閘極間隔物86。可通過調整蝕刻時間的長度、控制電源、控制偏壓功率(bias power)等來控制第一高度H1及第一深度D1。
舉例而言，在一些實施例中，其中在STI區56上方之鰭片的高度FH（參照第6圖）在約20nm至約80nm的範圍，並且鰭片52之間的節距P1（參照後文、 第16C圖）在約10nm至約40nm的範圍，通過調整蝕刻時間的長度在約10秒至約300秒，且將蝕刻的電源控制在約800W至約1200W的範圍，並將蝕刻的偏壓功率控制在30W至約300W的範圍，使用乾式蝕刻將閘極間隔物86的高度H1形成在小於約20nm的範圍，並且可將凹槽84的第一深度D1形成在STI區56的頂表面下方約30nm至STI區56頂表面上方約30nm的範圍。
在一些實施例中，閘極間隔物86包括複數個閘極子間隔物(subspacers)，例如第一閘極子間隔物86A及第二閘極子間隔物86B。第一閘極子間隔物86A可由第一閘極間隔層186A所形成，並且第二閘極子間隔物86B可由第二閘極間隔層186B所形成。然而，閘極間隔物86可包括任何合適數量的閘極子間隔物。在一些實施例中，位於合併區500中兩個鰭片52之間的STI區56上方的第一閘極子間隔物86A包括U形，並且第二閘極子間隔物86B填充U形的間隙，使得閘極子間隔物86B的頂表面如第11C圖所示與閘極子間隔物86A的頂表面齊平。
在一些實施例中，如第11E圖所示，位於部分的STI區56上方的閘極間隔層186如前文參照第10E圖所述被遮蔽，導致閘極間隔層186的遮蔽部分未被蝕刻。所得之閘極間隔物86可覆蓋部分的STI區56(最多至所有STI區56)。如第11C圖所示，在合併區500中形成兩對閘極間隔物86；然而，可形成任何合適數量的閘極間隔物86。
在第12A1圖、第12B1圖、第12A2圖、第12B2圖、第12C圖、及第12D圖中，將底遮罩200及頂遮罩202的剩餘部分移除，以露出分離區600用於進一步製程。可通過電漿灰化使用合適的活性物質來移除底遮罩200及頂遮罩202，上述活性物質例如氧或氟。然而，可通過任何其他合適的製程來移除底遮罩200及頂遮罩202，上述合適的製程例如乾式蝕刻或濕式蝕刻。
在第13A1圖、第13B1圖、第13A2圖、第13B2圖、第13C圖、及第13D圖中，形成遮罩層以遮蔽合併區500並露出分離區600。底遮罩210及頂遮罩212可用於將分離區600中的閘極間隔層186圖案化，以將閘極間隔物86’形成至所需的高度，因此抑制隨後形成的磊晶源極/汲極區合併(參照後文，第14A1圖至第14E圖、第16D圖、及第16G圖)。可分別使用與底遮罩200及頂遮罩202實質上相似的材料及製程來形成底遮罩210及頂遮罩212。然而，可使用其他合適的材料及製程。在一些實施例中，如根據第13A1圖、第13B1圖及第13D圖所示，將部分的頂遮罩212及底遮罩210（例如，使用光學微影遮罩及蝕刻製程）圖案化，以露出分離區600中的閘極間隔層186。
在第14A1圖、第14A2圖、第14B1圖、第14B2圖、第14C圖、及第14D圖中，由露出的閘極間隔層186在分離區600中形成閘極間隔物86’，並且將鰭片52圖案化以形成凹槽84。隨後，如後文關於第16D圖及第16G圖所示，磊晶源極/汲極區82可形成在凹槽84中。分離區600中的閘極間隔物86’可形成為具有比合併區500中的閘極間隔物86更高的高度。通過使用不同的間隔物高度，可控制隨後形成之磊晶源極/汲極區82在閘極間隔物86及閘極間隔物86’上方開始橫向成長的點。由於分離區600中的相對較深的凹槽84需要更長的時間來被磊晶製程填充，因此隨著用於形成磊晶區82的磊晶製程的進行，在磊晶區82到達分離區600中的閘極間隔物86’的上表面之前，磊晶區82將到達合併區500中較短的閘極間隔物86的上表面。因此，合併區中的磊晶區82將在分離區中的磊晶區82之前開始橫向成長。隨著橫向成長的進行，合併區500中的磊晶區82在分離區600中的磊晶區82之前合併。以這種方式，可實現對源極/汲極磊晶區的形狀（例如，合併）的更大控制且使用單一磊晶成長製程，因此減少製程變異及成本。
在一些實施例中，通過相同的製程來形成閘極間隔物86’及凹槽84。可將閘極間隔物86’形成到約5nm至約50nm之範圍的第二高度H2，並且可將鰭片52凹蝕至小於30nm的第二深度D2，其從STI區56的頂表面所量測。在一些實施例中（未繪示），可將鰭片52凹蝕到STI區56的頂表面上方小於約30nm的高度。可將閘極間隔物86’圖案化並且可使用例如非等向性蝕刻來形成凹槽84，上述非等向性蝕刻例如包括CF 4、CHF 3、O 2、HBr等、或其組合的乾式蝕刻。然而，可使用任何合適的製程來形成閘極間隔物86’。如後文更詳細討論的，可選擇閘極間隔物86’的高度H2，使得隨後在閘極間隔物86’之間的鰭片52上成長的磊晶源極/汲極區82（參照後文，第16D圖、及第16G圖）在閘極間隔物86’上方並未合併。
舉例而言，在一些實施例中，位於STI區56上方的鰭片的高度FH在約20nm至約80nm的範圍，並且鰭片52之間的節距P2（參照後文，第16D圖）在約15nm至約70nm的範圍，通過將蝕刻時間的長度調整在約5秒至約100秒的範圍、且控制蝕刻的電源在約30W至約1000W的範圍，可使用乾式蝕刻將閘極間隔物86’的高度H2形成在約5nm至約50nm的範圍，且可將凹槽84的第二深度D2形成為在STI區56的頂表面下方約30nm至STI區56的頂表面上方約30nm的範圍。
第14E圖係根據一些實施例的另一示例，繪示將閘極間隔物86’形成在約20nm至約60nm範圍之較高的高度H5，可能有利於控制隨後形成之的磊晶源極/汲極區的寬度及高度變更小（參照後文，第16G圖）。在繪示的實施例中，位於STI區56上方的鰭片的高度FH在約20nm至約80nm的範圍，鰭片52之間的節距P2(參照後文，第16D圖)在約15nm至約70nm的範圍，且可通過乾式蝕刻形成閘極間隔物86’的高度H5在約20nm至約60nm的範圍。
在一些實施例中，閘極間隔物86’包括複數個閘極子間隔物，上述閘極子間隔物例如第一閘極子間隔物86A’及第二閘極子間隔物86B’。第一閘極子間隔物86A’可為由第一閘極間隔層186A所形成的絕緣閘極子間隔物，並且第二閘極子間隔物86B’可為由虛設閘極間隔層186B所形成的虛設閘極子間隔物。然而，閘極間隔物86’可包括任何合適數量的閘極子間隔物。如第14D圖所示，在分離區600中形成兩對閘極間隔物86’；然而，可形成任何合適數量的閘極間隔物86’。
在一些實施例中，如第14F圖所示，閘極間隔層186在部分的STI區56上(最多至所有的STI區56上)並未被蝕刻，並且閘極間隔物86’可覆蓋部分的STI區56(最多至所有的STI區56)。可通過與前文參照第10E圖及第11E圖針對閘極間隔物86所繪示之實質上相似的製程來形成閘極間隔物86’以覆蓋STI區56。
在第15A1圖、第15B1圖、第15A2圖、第15B2圖、第15C圖、及第15D圖中，將底遮罩210及頂遮罩212的剩餘部分移除，以露出合併區500用於進一步製程。可通過電漿灰化使用合適的活性物質來移除底遮罩210及頂遮罩212，上述活性物質例如氧或氟。然而，可通過任何其他合適的製程來移除底遮罩210及頂遮罩212，上述合適的製程例如乾式蝕刻或濕式蝕刻。
以上揭露內容概括地描述了形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可使用更少或額外的間隔物，可使用不同順序的步驟（例如，在形成閘極間隔物86及86’之前可不蝕刻閘極密封間隔物80，產生“L形”閘極密封間隔物，可形成及移除間隔物等）。再者，可使用不同的結構及步驟來形成n型及p型裝置。舉例而言，可在形成閘極密封間隔物80之前形成用於n型裝置的LDD區，且可在形成閘極密封間隔物80之後形成用於p型裝置的LDD區。
在第16A1圖、第16B1圖、第16A2圖、及第16B2圖中，磊晶源極/汲極區82形成在鰭片52中。在鰭片52中形成磊晶源極/汲極區82，使得每個虛設閘極72設置在各自相鄰的磊晶源極/汲極區對 82之間。在一些實施例中，磊晶源極/汲極區82可延伸進鰭片52中，並且也可穿過鰭片52。在一些實施例中，閘極間隔物86及/或 86’用於將磊晶層源極/汲極區82與虛設閘極72以適當的橫向距離間隔開，使得磊晶源極/汲極區82不會使所得之FinFETs的隨後形成的閘極短路。可選擇磊晶源極/汲極區82的材料以在各個通道區58中施加應力，因此提高性能。
如前文所示參照第14B2圖，可通過遮蔽p型區並蝕刻n型區中的鰭片52的源極/汲極區以在鰭片52中形成凹槽84來形成n型區中的磊晶源極/汲極區82。然後，在凹槽84中磊晶成長n型區中的磊晶源極/汲極區82。磊晶源極/汲極區82可包括任何可接受的材料，例如一種或多種來自碳族(C、Si、Ge...)的材料摻雜一種或多種來自氮族(pnictogen group)的材料 (P、As、Sb ...)，適用於n型 FinFETs。例如，如果鰭片52為矽，則n型區中的磊晶源極/汲極區82可包括在通道區58中施加拉伸應變（tensile strain）的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。n型區中的磊晶源極/汲極區82可具有從鰭片52的相應表面凸起的表面並且可具有晶面。
如前文參考第14B圖所示，可通過遮蔽n型區並蝕刻p型區中的鰭片52的源極/汲極區以在鰭片52中形成凹槽84來形成p型區中的磊晶源極/汲極區82。然後，在凹槽84中磊晶成長p型區中的磊晶源極/汲極區82。磊晶源極/汲極區82可包括任何可接受的材料，例如一種或多種來自碳族(C、Si , Ge, Sn, ...) 的材料摻雜一種或多種來自硼族(boron group)（B、Al、Ga、In 等）的材料，適用於 p型FinFETs。例如，如果鰭片52為矽，則p型區中的磊晶源極/汲極區82可包括在通道區58中施加壓縮應變（compressive strain）的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。p型區中的磊晶源極/汲極區82可具有從鰭片52的相應表面凸起的表面並且可具有晶面。
可用與前文討論用於形成輕摻雜源極/汲極區相似的製程用摻質來佈植磊晶源極/汲極區82及/或鰭片52，隨後進行退火。源極/汲極區可具有介於約10 19cm -3至約10 21cm -3之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為前文討論的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區82。
作為用於在n型區及p型區中形成磊晶源極/汲極區82的磊晶製程的結果，磊晶源極/汲極區的上表面具有橫向擴展向外超過鰭片52側壁的晶面。這些晶面在合併區500中導致同一 FinFET 的鄰近源極/汲極區82如第16C圖所示合併，上述合併區500可用於形成具有合併的源極/汲極區的多鰭片電晶體，以用於例如邏輯裝置。在磊晶製程完成之後，鄰近的源極/汲極區82在分離區600中如第16D圖所示保持分離，上述分離區600可用於形成具有未合併的源極/汲極區的單鰭片電晶體，以用於例如SRAM裝置。
在第16C圖及第16D圖所示的實施例中，合併區500中的閘極間隔物86形成為具有比分離區600中的閘極間隔物86’更短的高度。通過利用不同的間隔物高度，控制磊晶區82在閘極間隔物86及閘極間隔物86’上方開始橫向成長的點。舉例而言，在第16C圖及第16D圖所示的實施例中，合併區500中的閘極間隔物86具有比分離區600中的間隔物86’更短的高度。隨著用於形成磊晶區82的磊晶製程的進行，在磊晶區82到達位於分離區600中的閘極間隔物86’的上表面之前，磊晶區82將到達合併區500中較短的閘極間隔物86的上表面。因此，合併區500中的磊晶區82區域將在分離區中的磊晶區82之前開始橫向成長。隨著橫向成長的進行，合併區500中的磊晶區82在分離區600中的磊晶區82之前合併。以這種方式，可實現對源極/汲極磊晶區的形狀（例如，合併）的更大控制且使用單一磊晶成長製程，因此減少製程變異及成本。
在一些實施例中，閘極間隔物86之高度H1與閘極間隔物86’之高度H2具有在約5nm至約30nm之範圍的高度差ΔH 21，這可能有利於形成合併的磊晶源/汲極區82在閘極間隔物86上方的合併區500中並導致位於閘極間隔物86’上方之分離區600中的磊晶源極/汲極區82保持分離。小於5nm的高度差ΔH 21可能使分離區600中的磊晶源極/汲極區82不利地合併，這可能導致電晶體短路及良率損失，或者可能導致磊晶源極/汲極區82在分離區600中保持分離，這可能導致裝置功能損失及良率損失。大於30nm的高度差ΔH 21可能超過期望的產品設計尺寸，這可能導致裝置功能損失及良率損失。
除了通過調整或控制間隔物高度來控制磊晶源極/汲極區82的合併/分離之外，一些實施例可利用不同的鰭間距(spacing)。舉例而言，在一些實施例中，合併區500中的鰭片52以約10nm至約40nm的範圍的節距P1間隔開，並且分離區600中的鰭片52以實質上大於P1大於的節距P2間隔開，其中節距P2在約15nm至約70nm的範圍。如第16C圖、第16E圖及第16F圖所示，在合併區500中以節距P1間隔開的鰭片52可用於形成具有從複數個鄰近鰭片52延伸的合併的源極/汲極區的複數個鰭片電晶體，例如邏輯裝置。如第16D圖及第16G圖所示，在分離區600中以節距P2間隔開的鰭片52可用於形成具有從單鰭片52延伸的源極/汲極區而不與鄰近鰭片52上的源極/汲極區合併的單鰭片電晶體，例如靜態隨機存取記憶體（static random-access memory, SRAM）裝置。
間隔物高度的差值ΔH 21在約5nm至約30nm的範圍可允許節距P2與節距P1之間的差值ΔP 21在約5nm至約30nm的範圍，且允許磊晶源極/汲極區82在合併區500中合併並在分離區600中形成分離的磊晶源極/汲極區82，這可用於例如改善分離區600中的單鰭片FinFETs以及合併區 500 中的雙鰭片 FinFETs的裝置功能。
在一些實施例中，合併區500中的合併磊晶源極/汲極區82具有約20nm至約80nm之範圍的寬度W1，可用於改善裝置功能，以及約20nm至約80nm之範圍的高度H3，這可能有利於改進裝置功能。高度H1與寬度W1的比例可小於約1.0。高度H1與高度H3的比例可小於約1.0。
在一些實施例中，分離區600中的分離磊晶源極/汲極區82具有約15nm至約60nm之範圍的寬度W2，這可用於改善裝置功能，以及約15nm至約60nm之範圍的高度H4，這可能有利於改進裝置功能。高度H2與寬度W2的比例可在約1:12至約10:3的範圍。高度H2與高度H4的比例可在約1:12至約10:3的範圍。
在一些實施例中，從多於兩個鰭片52延伸的磊晶源極/汲極區82可合併在一起，以在多鰭片FinFET上形成合併的磊晶源極/汲極區82。舉例而言，第16E圖及第16F圖繪示出合併在一起的四個磊晶源極/汲極區82，以在四鰭片FinFET上形成合併的磊晶源極/汲極區82。在一些實施例中，從三個或四個以上鰭片52延伸的三個或四個以上磊晶源極/汲極區82可合併在一起，以在具有三個或四個以上的鰭片的多鰭片FinFET上形成合併的磊晶源極/汲極區82。在一些實施例中，如第16E圖所示，合併的磊晶源極/汲極區82的頂表面可具有凹槽。在一些實施例中，如第16F圖所示，合併的磊晶源極/汲極區82的晶面可合併，以形成實質上平坦的頂表面。
可控制閘極間隔物86及/或86’的高度以調整磊晶源極/汲極區。舉例而言，第16G圖繪示出一些實施例，其中將分離區600中的閘極間隔物86’形成在約20nm至約60nm之範圍的高度H5（參照前文，第14E圖）。這可導致分離的磊晶源極/汲極區82具有約5nm至約40nm之範圍的寬度W3及約10nm至約40nm之範圍的高度H6。高度H5與寬度W3的比例可在約0.5至約12.0的範圍。高度H5與高度H6的比例可在約0.5至約6.0的範圍。
在第17A圖及第17B圖中，將第一層間介電質(interlayer dielectric, ILD)88沉積在第16A2圖及第16B2圖所示的結構上。出於說明的目的，第17A圖及第17B圖在分離區600中繪出為如下所述來自第16A圖及第16A2圖包括閘極間隔物86’的結構。實質上相似的製程及材料可用於包括閘極間隔物86的結構的合併區500中。第一ILD 88可由介電材料所形成，並且可藉由任何合適的方法沉積，例如CVD、電漿增強CVD（plasma-enhanced CVD, PECVD）、或FCVD。介電材料可包括磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass, USG）等。可藉由使用任何可接受的方法形成其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）87設置在第一ILD 88及磊晶源極/汲極區82、遮罩74及閘極間隔物86之間。CESL 87可包括例如下列的介電材料：氮化矽、氧化矽、氮氧化矽等，上述介電材料具有相較於上方第一ILD 88之材料較低的蝕刻速率。
在第18A圖及第18B圖中，可進行例如CMP的平坦化製程，以將第一ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程也可移除在虛設閘極72上的遮罩74、以及沿著遮罩74之側壁的閘極密封間隔物80及閘極間隔物86及/或86’的部分。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86及/或86’ 、以及第一ILD 88的頂表面是齊平的。因此，虛設閘極72的頂表面穿過第一ILD 88露出。在一些實施例中，在平坦化製程將第一ILD 88的頂表面與遮罩74的頂表面齊平的情況下，可保留遮罩74。
在第19A圖及第19B圖中，在(多個)蝕刻步驟中將虛設閘極72及遮罩74（如果存在的話）移除，因此形成凹槽90。也可移除凹槽90中的部分虛設介電層60。在一些實施例中，僅將虛設閘極72移除，並保留虛設介電層60且由凹槽90露出虛設介電層60。在一些實施例中，將虛設介電層60從晶粒的第一區（例如，核心邏輯(core logic)區）中的凹槽90移除，並保留在晶粒的第二區（例如，輸入/輸出區）中的凹槽90中。在一些實施例中，通過非等向性乾式蝕刻製程移除虛設閘極72。舉例而言，蝕刻製程可包括使用（多種）反應氣體的乾式蝕刻製程，反應氣體選擇性地蝕刻虛設閘極72，而僅少量或不蝕刻第一ILD 88或閘極間隔物86及/或86’。每個凹槽90露出及/或覆蓋相應的鰭片52的通道區58。將每個通道區58設置於相鄰之磊晶源極/汲極區82對(pairs)之間。在移除期間，當蝕刻虛設閘極72時，可將虛設介電層60用作蝕刻停止層。然後，在移除虛設閘極72之後，藉由適當的蝕刻製程可以可選地移除虛設介電層60。
在第20A圖及第20B圖中，形成閘極介電層92及閘極電極94以用於替換閘極（replacement gates）。第20C圖繪示了第20B圖之區域89的詳細視圖。在凹槽90中沉積一層或多層閘極介電層92，例如沉積在鰭片52的頂表面及側壁上以及在閘極密封間隔物80/閘極間隔物86/86’的側壁上。閘極介電層92也可形成在第一ILD 88的頂表面上。在一些實施例中，閘極介電層92包括一層或多層介電層，例如一層或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。舉例而言，在一些實施例中，閘極介電層92包括通過熱氧化或化學氧化所形成之氧化矽的界面層及上方的高k介電材料，上述高k介電材料例如下列材料：金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其組合。閘極介電層92可包括具有大於約7.0之k值的介電層。閘極介電層92的形成方法可包括分子束沉積（Molecular-Beam Deposition, MBD）、ALD、PECVD等。在虛設閘極介電質60的一部分保留於凹槽90中的實施例中，閘極介電層92包括虛設閘極介電質60的材料(例如，SiO 2)。
閘極電極94分別沉積在閘極介電層92上方，並填充凹槽90的其餘部分。閘極電極94可包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或複數層。舉例而言，儘管第20B圖繪示出單層閘極電極94，但是如第20C圖所示閘極電極94可包括任意數量的襯層94A、任意數量的功函數調整層94B、及填充材料94C。在填充凹槽90之後，可進行例如CMP的平坦化製程，以移除閘極介電層92的多餘部分及閘極電極94的材料，其中多餘部分位於ILD 88的頂表面上方。閘極電極94及閘極介電層92的材料的剩餘部分因此形成所得之FinFETs的替換閘極。閘極電極94及閘極介電層92可統稱為“閘極堆疊”。閘極及閘極堆疊可沿著鰭片52的通道區58的側壁延伸。
可同時形成位於n型區及p型區中的閘極介電層92，使得各區中的閘極介電層92是由相同的材料所形成，並且可同時形成閘極電極94，使得各區中的閘極電極94是由相同的材料所形成。在一些實施例中，可藉由不同的製程來形成各區中的閘極介電層92，使得閘極介電層92可為不同的材料，及/或可藉由不同的製程來形成各區中的閘極電極94，使得閘極電極94可為不同的材料。使用不同的製程時，可使用各種遮蔽步驟來遮蔽及露出適當的區域。
在第21A圖及第21B圖中，在閘極堆疊(包括閘極介電層92及相應的閘極電極94)上方形成閘極遮罩96，且閘極遮罩可設置在閘極間隔物86及/或86 '的相對部分之間。在一些實施例中，形成閘極遮罩96包括凹蝕閘極堆疊，因此在閘極堆疊正上方及閘極間隔物86及/或86’的相對部分之間形成凹槽。包括一層或多層介電材料的閘極遮罩96填充在凹槽中，隨後進行平坦化製程，以移除在第一ILD88上方延伸的介電材料的多餘部分，上述介電材料例如氮化矽、氮氧化矽等。
同樣如第21A圖及第21B圖所示，第二ILD 108沉積在第一ILD 88上方。在一些實施例中，第二ILD 108是通過流動式CVD方法所形成的流動式膜（flowable film）。在一些實施例中，第二ILD 108是由例如PSG、BSG、BPSG、USG等的介電材料所形成，並且可藉由例如CVD及PECVD之任何合適的方法來沉積。隨後形成的閘極接觸件110(第22A圖及第22B圖) 穿過第二ILD 108及閘極遮罩96以接觸凹蝕的閘極電極94的頂表面。
在第22A圖及第22B圖中，根據一些實施例，穿過第二ILD 108及第一ILD 88形成閘極接觸件110及源極/汲極接觸件112。穿過第一ILD 88及第二ILD 108形成源極/汲極接觸件112的開口，並且穿過第二ILD 108及閘極遮罩96形成閘極接觸件110的開口。可使用可接受的光學微影及蝕刻技術來形成開口。在開口中形成擴散阻擋層、黏著層等的襯層（未繪示）以及導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可進行例如CMP的平坦化製程以從ILD 108的表面移除多餘的材料。剩餘的襯層及導電材料在開口中形成源極/汲極接觸件112及閘極接觸件110。可進行退火製程以在磊晶源極/汲極區82及源極/汲極接觸件112之間的界面處形成矽化物。源極/汲極接觸件112物理及電性耦合到磊晶源極/汲極區82，並且閘極接觸件110物理及電性耦合至閘極電極106。源極/汲極接觸件112及閘極接觸件110可在不同的製程中形成，或者可在相同的製程中形成。儘管繪示為以相同的剖面形成，但是應理解的是，源極/汲極接觸件112及閘極接觸件110可各自形成為不同的剖面，這可避免接觸件的短路。
所揭露的FinFET實施例也可應用於奈米結構裝置，例如奈米結構（例如，奈米片，奈米線，全繞式閘極等）場效電晶體（nanostructure field effect transistors, NSFETs）。 在NSFET的實施例中，由藉由將通道層及犧牲層之交替疊層圖案化而形成的奈米結構來代替鰭片。利用類似於上述實施例的方式來形成虛設閘極堆疊及源極/汲極區。在移除虛設閘極堆疊之後，可在通道區中部分或全部移除犧牲層。以類似於上述實施例的方式形成替換閘極結構，替換閘極結構可部分或完全填充藉由移除犧牲層而留下的開口，並且替換閘極結構可部分或完全圍繞NSFET裝置的通道區中的通道層。可以與上述實施例類似的方式來形成ILDs以及至替換閘極結構及源極/汲極區的接觸件。可如美國專利申請公開號2016/0365414中所揭露的來形成奈米結構裝置，且其整體內容通過引用方式併入本揭露。
以上揭露的實施例可達到多個優點。可控制閘極間隔物高度以確定用於各種裝置的源極/汲極區的臨界尺寸(critical dimensions, CDs)以避免產量損失。為了提高產量，對於例如邏輯裝置區中的多鰭片電晶體，可分別同時跨越n型區及p型區磊晶成長n型及p型磊晶源極/汲極區，同時對於例如靜態隨機存取記憶體（static random-access memory, SRAM）裝置中的單鰭片電晶體磊晶成長分離的源極/汲極區。為了促進或抑制磊晶源極/汲極區的合併，可在例如邏輯裝置及SRAM裝置區中形成不同高度的間隔物。通過抑制橫跨單鰭片電晶體的磊晶源極/汲極區的不期望合併，可減少因為短路的良率損失。控制閘極間隔物高度也可用於決定CDs，上述CDs例如磊晶源極/汲極區的寬度及高度。
根據一實施例，一種半導體裝置包括第一裝置區及第二裝置區。第一裝置區，包括：第一源極/汲極區，從基板延伸；第一對間隔物；及第二對間隔物，第一源極/汲極區延伸於第一對間隔物及第二對間隔物之間，第一對間隔物及第二對間隔物具有第一高度。第二裝置區，包括：第二源極/汲極區，從基板延伸；第三源極/汲極區，從基板延伸，第三源極/汲極區與第二源極/汲極區間隔開；第三對間隔物，第二源極/汲極區延伸於第三對間隔物之間；及第四對間隔物，第三源極/汲極區延伸於第四對間隔物之間，第三對間隔物及第四對間隔物具有第二高度，第二高度大於第一高度。在一實施例中，第二高度比第一高度大5nm至30nm之範圍。在一實施例中，第一源極/汲極區具有20nm至80nm之範圍的第一寬度及20nm至80nm之範圍的第三高度，且其中第二源極/汲極區具有15nm至60nm之範圍的第二寬度及15nm至60nm之範圍的第四高度。在一實施例中，第一高度與第一寬度的比例小於1.0。在一實施例中，第二高度與第二寬度的比例在1:12至10:3的範圍。在一實施例中，第一裝置區及第二裝置區均為n型區，或第一裝置區及第二裝置區均為p型區。
根據另一實施例，一種半導體裝置，包括：第一半導體鰭片，從基板延伸；第一源極/汲極區，從第一半導體鰭片延伸；第二半導體鰭片，從基板延伸；第二源極/汲極區，從第二半導體鰭片延伸，第二源極/汲極區與第一源極/汲極區間隔開；第一對間隔物及第二對間隔物，第一對間隔物覆蓋第一源極/汲極區的多個底部的側壁，第二對間隔物覆蓋第二源極/汲極區的多個底部的側壁，第一對間隔物及第二對間隔物具有第一高度；第三半導體鰭片及第四半導體鰭片，從基板延伸；第三源極/汲極區，從第三半導體鰭片延伸至第四半導體鰭片；及第三對間隔物及第四對間隔物，第三對間隔物覆蓋第三源極/汲極區的第一底部的側壁，第四對間隔物覆蓋第三源極/汲極區的第二底部的側壁，第三對間隔物及第四對間隔物具有第二高度，第二高度小於第一高度。在一實施例中，第三對間隔物及第四對間隔物的一部分覆蓋位於第三半導體鰭片及第四半導體鰭片之間的淺溝槽隔離(shallow trench isolation, STI)區。在一實施例中，第三對間隔物及第四對間隔物覆蓋STI區的部分包括第一子間隔物部分(subspacer portion)及第二子間隔物部分，第二子間隔物部分位於第一子間隔物部分上。在一實施例中，第一子間隔物部分包括U形，且第二子間隔物部分填充U形中的間隙。在一實施例中，第二高度以5nm至30nm之範圍的差值小於第一高度。在一實施例中，第一半導體鰭片與第二半導體鰭片以第一節距(pitch)間隔開，第三半導體鰭片與第四半導體鰭片以第二節距間隔開，且第一節距大於第二節距。
根據又一實施例，一種半導體裝置的形成方法，包括：形成間隔層於第一對半導體鰭片及第二對半導體鰭片上方；蝕刻間隔層的第一部分，以沿著第一對半導體鰭片的側壁形成複數個第一間隔物，該些第一間隔物具有第一高度；凹蝕第一對半導體鰭片，以形成第一凹槽及第二凹槽；蝕刻間隔層的第二部分，以沿著第二對半導體鰭片的側壁形成複數個第二間隔物，該些第二間隔物具有大於第一高度的第二高度；凹蝕第二對半導體鰭片，以形成第三凹槽及第四凹槽；及磊晶成長第一源極/汲極區於第一凹槽及第二凹槽中、第二源極/汲極區於第三凹槽中、以及第三源極/汲極區於第四凹槽中，其中第二源極/汲極區與第三源極/汲極區間隔開。在一實施例中，第二高度被形成以5nm至30nm之範圍的差值大於第一高度。在一實施例中，形成間隔層包括形成複數個間隔子層。在一實施例中，蝕刻間隔層的第一部分形成第一子間隔物部分及第二子間隔物部分，第一子間隔物部分包括U形，第二子間隔部分填充U形中的間隙。在一實施例中，蝕刻間隔層的第一部分是使用CF 4、CHF 3、O 2、或HBr來進行。在一實施例中，磊晶成長第一源極/汲極區、第二源極/汲極區、及第三源極/汲極區是同時進行。在一個實施例中，方法包括：凹蝕鄰近於第一對半導體鰭片的額外半導體鰭片，以形成第五凹槽；及磊晶成長第一源極/汲極區在第五凹槽中。在一實施例中，蝕刻間隔層的第一部分及凹蝕第一對半導體鰭片是使用相同的蝕刻製程來進行。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神及範圍下，做各式各樣的改變、取代及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板 52:鰭片 54:絕緣材料 56:隔離區 58:通道區 60:分離區 62:虛設閘極層 64:遮罩層 72:虛設閘極 74:遮罩 80:閘極密封間隔物 82:磊晶源極/汲極區 84:凹槽 86:閘極間隔物 86’:閘極間隔物 86A:第一閘極子間隔物 86A’:第一閘極子間隔物 86B:第二閘極子間隔物 86B’:第二閘極子間隔物 87:接觸蝕刻停止層 88:第一ILD 89:區域 90:凹槽 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 96:閘極遮罩 108:第二ILD 110:閘極接觸件 112:源極/汲極接觸件 186:閘極間隔層 186A:第一閘極子間隔層 186B:第二閘極子間隔層 200:底遮罩 202:頂遮罩 210:底遮罩 212:頂遮罩 500:合併區 600:分離區 FH:鰭片的高度 H1:第一高度 H2:第二高度 H3:高度 H4:高度 H5:高度 H6:高度 D1:第一深度 D2:第二深度 W1:寬度 W2:寬度 W3:寬度 P1:節距 P2:節距 A-A:剖面 B-B:剖面 C-C:剖面
本揭露從以下詳細描述中配合附圖可最好地被理解。應強調的是，依據業界的標準做法，各種部件並未按照比例繪製且僅用於說明的目的。事實上，為了清楚討論，各種部件的尺寸可任意放大或縮小。 第1圖係根據一些實施例，以三維視圖繪示出FinFET的示例。 第2圖、第3圖、第 4圖、第 5圖、第 6圖、第 7圖、第 8A圖、第 8B圖、第 8C圖、第 8D圖、第 9A圖、第 9B圖、第 9C圖、第 9D圖、第  10A1圖、第 10B1圖、第 10A2圖、第 10B2圖、第 10C圖、第 10D圖、第 10E圖、第 11A1圖、第 11B1圖、第 11A2圖、第 11B2圖、第 11C圖、第 11D圖、第 11E圖、第 12A1圖、第 12B1圖、第 12A2圖、第 12B2圖、第 12C圖、第 12D圖、第 13A1圖、第 13B1圖、第 13A2圖、第 13B2圖、第 13C圖、第 13D圖、第 14A1圖、第 14B1圖、第 14A2圖、第 14B2圖、第 14C圖、第 14D圖、第 14E圖、第 14F圖、第 15A1圖、第 15B1圖、第 15A2圖、第 15B2圖、第 15C圖、第 15D圖、第 16A1圖、第 16B1圖、第 16A2圖、第 16B2圖、第 16C圖、第 16D圖、第 16E圖、第 16F圖、第 16G圖、第 17A圖、第 17B圖、第 18A圖、第 18B圖、第 19A圖、第 19B圖、第 20A圖、第 20B圖、第 20C圖、第 21A圖、第 21B圖、第 22A圖、及第22B圖係根據一些實施例，繪示出製造FinFETs的中間階段的剖面圖。
50:基板
52:鰭片
56:隔離區
86:閘極間隔物
86A:第一閘極子間隔物
86B:第二閘極子間隔物
210:底遮罩
212:頂遮罩
500:合併區
H1:第一高度

Claims (1)

  1. 一種半導體裝置，包括: 一第一裝置區，包括： 一第一源極/汲極區，從一基板延伸； 一第一對間隔物； 一第二對間隔物，該第一源極/汲極區延伸於該第一對間隔物及該第二對間隔物之間，該第一對間隔物及該第二對間隔物具有一第一高度；及 一第二裝置區，包括： 一第二源極/汲極區，從該基板延伸； 一第三源極/汲極區，從該基板延伸，該第三源極/汲極區與該第二源極/汲極區間隔開； 一第三對間隔物，該第二源極/汲極區延伸於該第三對間隔物之間；及 一第四對間隔物，該第三源極/汲極區延伸於該第四對間隔物之間，該第三對間隔物及該第四對間隔物具有一第二高度，該第二高度大於該第一高度。
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