TWI725557B - 半導體裝置的製造方法 - Google Patents

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翁翊軒
程德恩
林詠惠
林瑋耿
李威養
粘志鴻
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Abstract

一種方法包含形成從基底延伸的第一鰭片，在第一鰭片的側壁上方並沿著第一鰭片的側壁形成第一閘極堆疊，沿著第一閘極堆疊的側壁形成第一間隔物，第一間隔物包含碳氧化矽的第一組成， 沿著第一間隔物的側壁形成第二間隔物，第二間隔物包含碳氧化矽的第二組成，沿著第二間隔物的側壁形成第三間隔物，第三間隔物包含氮化矽，以及在第一鰭片中且鄰近第三間隔物形成第一磊晶源極/汲極區。

Description

半導體裝置的製造方法
本發明實施例是關於半導體製造技術，特別是有關於半導體裝置的製造方法。
半導體裝置用於多種電子應用中，舉例來說像是個人電腦、行動電話、數位相機及其他電子設備。通常藉由在半導體基底上方按順序地沉積絕緣或介電層、導電層和半導體層的材料，並且使用微影將各種材料層圖案化，以形成電路組件及元件在半導體基底上而製造出半導體裝置。
半導體產業藉由不斷地縮減最小部件（feature）的尺寸，而持續改善了各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度，這使得更多組件可以被整合至指定的面積內。然而，隨著最小部件的尺寸縮減，其所衍生出的額外問題需要解決。
根據本發明實施例中的一些實施例，提供半導體裝置的製造方法。此方法包含在基底上方形成第一鰭片和第二鰭片；在第一鰭片上方形成第一虛設閘極結構並在第二鰭片上方形成第二虛設閘極結構；在第一鰭片上、在第二鰭片上、在第一虛設閘極結構上和在第二虛設閘極結構上沉積碳氧化矽的第一層；經由碳氧化矽材料的第一層將雜質佈植至第一鰭片中和第二鰭片中；在佈植之後，在碳氧化矽材料的第一層上方沉積碳氧化矽材料的第二層；在沉積碳氧化矽材料的第二層之後，對第一鰭片和第二鰭片進行濕式清潔製程；在第二鰭片和第二虛設閘極結構上方形成第一遮罩；凹蝕鄰近第一虛設閘極結構的第一鰭片以在第一鰭片中形成多個第一凹槽；在凹蝕第一鰭片之後，對第一鰭片和第二鰭片進行濕式清潔製程；在第一鰭片和第一虛設閘極結構上方形成第二遮罩；凹蝕鄰近第二虛設閘極結構的第二鰭片以在第二鰭片中形成多個第二凹槽；以及進行磊晶製程以同時形成所述多個第一凹槽中的多個第一磊晶源極/汲極區和所述多個第二凹槽中的多個第二磊晶源極/汲極區。
根據本發明實施例中的另一些實施例，提供半導體裝置的製造方法。此方法包含將基底圖案化以形成多個第一鰭片和多個第二鰭片；在所述多個第一鰭片上形成多個第一虛設閘極結構；在所述多個第二鰭片上形成多個第二虛設閘極結構；在所述多個第一虛設閘極結構上形成多個第一間隔結構；在所述多個第二虛設閘極結構上形成多個第二間隔結構，其中所述多個第一間隔結構和所述多個第二間隔結構包含低介電常數介電材料；在所述多個第一鰭片中形成多個第一凹槽，包含：進行第一濕式除渣製程；以及進行第一非等向性蝕刻製程以在所述多個第一鰭片中形成所述多個第一凹槽；在所述多個第一鰭片中形成所述多個第一凹槽之後，在所述多個第二鰭片中形成多個第二凹槽，包含：進行第二濕式除渣製程；以及進行第二非等向性蝕刻製程以在所述多個第二鰭片中形成所述多個第二凹槽；以及在所述多個第一凹槽中磊晶成長多個第一源極/汲極結構並且在所述多個第二凹槽中磊晶成長多個第二源極/汲極結構。
根據本發明實施例中的又另一些實施例，提供半導體裝置的製造方法。此方法包含形成從基底延伸的第一鰭片；在第一鰭片的側壁上方並沿著第一鰭片的側壁形成第一閘極堆疊；沿著第一閘極堆疊的側壁形成第一間隔物，第一間隔物包含碳氧化矽的第一組成；沿著第一間隔物的側壁形成第二間隔物，第二間隔物包含碳氧化矽的第二組成；沿著第二間隔物的側壁形成第三間隔物，第三間隔物包含氮化矽；以及在第一鰭片中並鄰近第三間隔物形成第一磊晶源極/汲極區。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用於限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。另外，本發明實施例在不同範例中可重複使用參考數字及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），在此所使用的空間相對形容詞也將依轉向後的方位來解釋。
各個實施例提供了用於在鰭式場效電晶體裝置中形成閘極間隔物和形成磊晶源極/汲極區的製程。在一些實施例中，例如碳氧化矽的低介電常數材料可以用於閘極間隔物的一些或全部。將碳氧化矽用於閘極間隔物可以降低鰭式場效電晶體裝置內的寄生電容。另外，選擇性地遮蔽裝置區且分別為每個裝置區中的磊晶源極/汲極區蝕刻出凹槽，可以在每個裝置區中使用相同的磊晶形成製程同時形成不同的磊晶源極/汲極區。因此，可以同時形成具有不同類型裝置的特性之用於不同類型裝置的磊晶源極/汲極區。藉由在每個多重圖案化步驟之前使用加熱的硫酸和過氧化氫的濕式化學製程來清潔和準備表面，可以減少對碳氧化矽層的損壞。因此，可以在製程流程中達到碳氧化矽的益處和多重圖案化的益處，並且減少加工缺陷的發生。
第1圖根據一些實施例以三維示意圖繪示鰭式場效電晶體的範例。鰭式場效電晶體包含在基底50（例如半導體基底）上的鰭片52。在基底50中設置隔離區56，並且鰭片52從相鄰的隔離區56之間突出並突出至隔離區56之上。雖然將隔離區56描述/繪示為與基底50隔開，但是如在此所用，用語「基底」可以僅指半導體基底或包含隔離區的半導體基底。另外，雖然鰭片52被示為與基底50相同之單一、連續材料，但是鰭片52及/或基底50可包含單一材料或多種材料。閘極介電層92沿著鰭片52的側壁且位於鰭片52的頂表面上方，並且閘極電極94位於閘極介電層92上方。源極/汲極區82相對於閘極介電層92和閘極電極94設置在鰭片52的兩側中。
第1圖進一步繪示在後續圖式中使用的參考剖面。剖面A-A沿著閘極電極94的縱軸並且在例如垂直於鰭式場效電晶體的源極/汲極區82之間的電流流動方向的方向上。剖面B-B垂直於剖面A-A，並且沿著鰭片52的縱軸且沿著例如鰭式場效電晶體的源極/汲極區82之間的電流流動的方向。剖面C-C平行於剖面A-A，並延伸穿過鰭式場效電晶體的源極/汲極區。為了清楚起見，後續圖式參照這些參考剖面。
在此討論的一些實施例是在使用閘極後製（gate-last）製程形成的鰭式場效電晶體的背景下討論的。在其他實施例中，可以使用閘極先製（gate-first）製程。此外，一些實施例考慮了在例如平面場效電晶體的平面裝置中使用的面向。
第2至9B和11A至26B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段的剖面示意圖。第2至7圖繪示第1圖所示之參考剖面A-A，除了多個鰭片/鰭式場效電晶體之外。在第8A至9B、11A～B以及20A至26B圖中，以「A」標記結尾的圖係沿第1圖所示之參考剖面A-A繪示，並且以「B」標記結尾的圖係沿第1圖所示之相似剖面B-B繪示，除了多個鰭片/鰭式場效電晶體。在第12A至19B圖中，以「A」標記結尾的圖係沿第1圖所示之參考剖面C-C繪示，並且以「B」標記結尾的圖係沿第1圖所示之相似剖面B-B繪示，除了多個鰭片/鰭式場效電晶體。第24圖係沿第1圖所示之參考剖面B-B繪示，除了多個鰭片/鰭式場效電晶體。
在第2圖中，提供基底50。基底50可以是半導體基底，例如塊體（bulk）半導體、絕緣體上覆半導體（semiconductor-on-insulator，SOI）基底或類似的基底，其可以被摻雜（例如以p型或n型摻質）或未摻雜。基底50可以是晶圓，例如矽晶圓。通常而言，絕緣體上覆半導體基底是在絕緣層上形成的半導體材料層。絕緣層可以是例如埋層氧化物（buried oxide，BOX）層、氧化矽層或類似的膜層。在通常是矽基底或玻璃基底的基底上提供絕緣層。也可以使用其他基底，例如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。
基底50具有區域50N和區域50P。區域50N可用於形成n型裝置，例如N型金屬氧化物半導體（NMOS）電晶體，像是n型鰭式場效電晶體。區域50P可用於形成p型裝置，例如P型金屬氧化物半導體（PMOS）電晶體，像是p型鰭式場效電晶體。區域50N可以與區域50P物理地隔開（如分隔物51所示），並且可以在區域50N與區域50P之間設置任何數量的裝置部件（例如其他主動裝置、摻雜區、隔離結構等）。在一些實施例中，區域50N和區域50P都用於形成相同類型的裝置，例如兩個區域都用於n型裝置或p型裝置。
在一些實施例中，可以在區域50N中形成一種以上的n型裝置，或者可以在區域50P中形成一種以上的p型裝置。舉例來說，在一些實施例中，區域50P可以包含其中形成有第一p型裝置（例如第一設計的p型鰭式場效電晶體）的子區域50P-1和其中形成有第二p型裝置（例如第二設計的p型鰭式場效電晶體）的子區域50P-2。（例如以下參照第12A～19B圖描述的實施例。）在一些實施例中，可以使用多重圖案化製程（例如「2P2E」製程或其他類型的多重圖案化製程）來形成不同子區域中的不同裝置。區域50N可以類似地包含其中形成有不同的n型裝置的子區域。在一些實施例中，區域50N或區域50P可以只包含一個區域或者可以包含兩個或更多個子區域。子區域可以物理上與其他子區域分開，並且可以在子區域之間設置任意數量的裝置部件。
在第3圖中，在基底50中形成鰭片52。鰭片52是半導體條。在一些實施例中，可以藉由在基底50中蝕刻出溝槽來在基底50中形成鰭片52。蝕刻可以是任何合適的蝕刻製程，例如反應性離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似的蝕刻製程或前述之組合。蝕刻可以是非等向性的（anisotropic）。
可以藉由任何合適的方法將鰭片圖案化。舉例來說，鰭片的圖案化可以使用一或多種光學微影（photolithography）製程，包含雙重圖案化或多重圖案化製程。通常而言，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，藉此允許產生的圖案的例如節距（pitches）小於使用單一、直接光學微影製程可獲得的圖案的節距。舉例來說，在一實施例中，在基底上方形成犧牲層，並使用光學微影製程將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物將鰭片圖案化。
在第4圖中，在基底50上方形成絕緣材料54且位於相鄰的鰭片52之間。絕緣材料54可以是氧化物，例如氧化矽、氮化物、類似的材料或前述之組合，並且絕緣材料54的形成可以藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition，HDP-CVD）、可流動式化學氣相沉積（flowable CVD，FCVD）（例如在遠距電漿系統中的以化學氣相沉積為主的材料沉積，以及後固化以使其轉化為另一種材料，例如氧化物）、類似的方法或前述之組合。可以使用藉由任何合適的方法形成的其他絕緣材料。在繪示的實施例中，絕緣材料54是由可流動式化學氣相沉積製程所形成的氧化矽。一旦形成絕緣材料，就可以進行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。雖然絕緣材料54被繪示為單層，但一些實施例可以利用多層結構。舉例來說，在一些實施例中，可以先沿著基底50和鰭片52的表面形成襯層（liner）（未繪示）。此後，可以在襯層上方形成填充材料，例如上述那些材料。
在第5圖中，對絕緣材料54施加移除製程以移除鰭片52上方的多餘絕緣材料54。在一些實施例中，可以利用平坦化製程，例如化學機械研磨（chemical mechanical polish ，CMP）、回蝕刻（etch back）製程、前述之組合或類似的製程。平坦化製程暴露出鰭片52，使得在完成平坦化製程之後，絕緣材料54和鰭片52的頂表面是齊平的。
在第6圖中，凹蝕絕緣材料54以形成淺溝槽隔離（Shallow Trench Isolation，STI）區（又稱為隔離區）56。凹蝕絕緣材料54，使得區域50N和區域50P中的鰭片52的上部從相鄰的淺溝槽隔離區56之間突出。此外，淺溝槽隔離區56的頂表面可以具有如圖所示之平坦表面、凸表面、凹表面（例如碟狀（dishing））或前述之組合。可以藉由適當的蝕刻將淺溝槽隔離區56的頂表面形成為平坦的、凸的及/或凹的。淺溝槽隔離區56的凹蝕可以使用合適的蝕刻製程，例如對絕緣材料54的材料具有選擇性的蝕刻製程（例如以比鰭片52的材料更快的速率蝕刻絕緣材料54的材料）。舉例來說，以適當的蝕刻製程移除化學氧化物，蝕刻製程例如可以使用稀釋的氫氟酸（dilute hydrofluoric，dHF）。
參照第2至6圖所描述的製程僅是可以如何形成鰭片52的一個範例。在一些實施例中，可以藉由磊晶成長製程形成鰭片。舉例來說，可以在基底50的頂表面上方形成介電層，並且可以蝕刻出穿過介電層的溝槽以暴露出下方的基底50。可以在溝槽中磊晶成長同質磊晶（Homoepitaxial）結構，並且可以凹蝕介電層使得同質磊晶結構從介電層突出以形成鰭片。另外，在一些實施例中，異質磊晶（heteroepitaxial）結構可用於鰭片52。舉例來說，可以凹蝕第5圖中的鰭片52，並且可以在凹蝕的鰭片52上磊晶成長與鰭片52不同的材料。在這樣的實施例中，鰭片52包含凹蝕的材料以及設置在凹蝕的材料上方的磊晶成長材料。在另一實施例中，可以在基底50的頂表面上方形成介電層，並且可以蝕刻出穿過介電層的溝槽。然後，可以使用不同於基底50的材料在溝槽中磊晶成長異質磊晶結構，並且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在一些實施例中，磊晶成長同質磊晶或異質磊晶結構。可以在成長期間原位（in situ）摻雜磊晶成長的材料，其可以免除先前和後續的佈植，雖然可以一起使用原位和佈植摻雜。
更進一步，在區域50N（例如NMOS區域）中磊晶成長的材料不同於區域50P（例如PMOS區域）中的材料可以是有利的。在不同實施例中，鰭片52的上部可以由矽鍺（Six Ge1-x ，其中x可以在0至1的範圍）、碳化矽、純或大致上純的鍺、III-V族化合物半導體、II-VI化合物半導體或類似的材料所形成。舉例來說，用於形成III-V族化合物半導體的可用材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似的材料。
進一步在第6圖中，可以在鰭片52及/或基底50中形成適當的井（未繪示）。在一些實施例中，可以在區域50N中形成P井，並且可以在區域50P中形成N井。在一些實施例中，在區域50N和區域50P兩者中形成P井或N井。
在具有不同井類型的實施例中，可以使用光阻或其他遮罩（未繪示）來實現用於區域50N和區域50P的不同佈植步驟。舉例來說，可以在區域50N中的淺溝槽隔離區56和鰭片52上方形成光阻。將光阻圖案化以暴露出基底50的區域50P，例如PMOS區。可以藉由使用旋塗（spin-on）技術來形成光阻，並且可以使用合適的光學微影技術將光阻圖案化。一旦圖案化光阻，就在區域50P中進行n型雜質佈植，並且光阻可以作為遮罩以大致上防止n型雜質被佈植到例如NMOS區的區域50N中。n型雜質可以是磷、砷或類似的雜質，佈植到區域中的濃度等於或小於1018 cm− 3 ，例如約1017 cm− 3 至約1018 cm− 3 。在佈植之後，例如藉由合適的灰化（ashing）製程來移除光阻。
在佈植區域50P之後，在區域50P中的淺溝槽隔離區56和鰭片52上方形成光阻。將光阻圖案化以暴露出基底50的區域50N，例如NMOS區。光阻的形成可以藉由使用旋塗技術，並且可以使用合適的光學微影技術將光阻圖案化。一旦圖案化光阻，就可以在區域50N中進行p型雜質佈植，並且光阻可以作為遮罩以大致上防止p型雜質被佈植到例如PMOS區的區域50P中。p型雜質可以是硼、BF2 或類似的雜質，佈植到區域中的濃度等於或小於1018 cm− 3 ，例如約1017 cm− 3 至約1018 cm− 3 。在佈植之後，例如可以藉由合適的灰化製程來移除光阻。
在佈植區域50N和區域50P之後，可以進行退火以活化佈植的p型及/或n型雜質。在一些實施例中，可以在成長期間原位摻雜磊晶鰭片的成長材料，其可以免除佈植，雖然可以一起使用原位和佈植摻雜。
在第7圖中，在鰭片52上形成虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、前述之組合或類似的材料，並且可以根據合適的技術沉積或熱成長。在虛設介電層60上方形成虛設閘極層62，並且在虛設閘極層62上方形成遮罩層64。可以在虛設介電層60上方沉積虛設閘極層62，然後例如藉由化學機械研磨將虛設閘極層62平坦化。可以在虛設閘極層62上方沉積遮罩層64。虛設閘極層62可以是導電材料，並且可以選自包含多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。在一實施例中，沉積非晶矽並使非晶矽再結晶以產生多晶矽。虛設閘極層62的沉積可以藉由物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積、濺鍍（sputter）沉積或本領域已知且用於沉積導電材料的其他技術。虛設閘極層62可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料形成。遮罩層64可以包含例如氮化矽、氮氧化矽或類似的材料。在一個範例中，橫跨區域50N和區域50P形成單個虛設閘極層62和單個遮罩層64。在一些實施例中，可以在區域50N和區域50P中形成分開的虛設閘極層，並且可以在區域50N和區域50P中形成分開的遮罩層。應注意的是，繪示的虛設介電層60僅覆蓋鰭片52僅用於說明的目的。在一些實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋淺溝槽隔離區56、在虛設閘極層62和淺溝槽隔離區56之間延伸。
第8A至9B和11A至11B圖繪示實施例裝置的製造中的各種額外步驟。第8A～9B和11A～B圖繪示在區域50N和區域50P之任何一者中的部件。舉例來說，繪示的結構可以適用於區域50N和區域50P兩者。在伴隨每個圖式的內文中描述區域50N和區域50P的結構上的差異（如果有的話）。
在第8A和8B圖中，可以使用合適的光學微影和蝕刻技術來將遮罩層64圖案化以形成遮罩74。然後可以將遮罩74的圖案轉移至虛設閘極層62。也可以藉由合適的蝕刻技術將遮罩74的圖案轉移到虛設介電層60，藉此在虛設介電層60的剩餘部分上方形成虛設閘極72。在一些實施例中（未單獨繪示），可以不將虛設介電層60圖案化。虛設閘極72覆蓋鰭片52的各個通道區58。遮罩74的圖案可用於將每個虛設閘極72與相鄰的虛設閘極物理地隔開。虛設閘極72的長度方向也可以大致上垂直於相應的磊晶鰭片52的長度方向。
進一步在第8A和8B圖中，在虛設閘極72、遮罩74及/或鰭片52的露出表面上形成第一間隔材料78。第一間隔材料78用於形成第一間隔物80（見第11A～B圖）。在一些實施例中，第一間隔材料78的材料可以是例如氧化物、氮化物、例如氮氧化矽、碳氮氧化矽、碳氧化矽、類似的材料或前述之組合。在一些實施例中，第一間隔材料78的形成可以使用例如熱氧化、化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、物理氣相沉積、濺鍍或類似的製程。在第8B圖中，第一間隔材料78被繪示為在虛設閘極72和遮罩74上方垂直地延伸並且在鰭片52上方橫向地延伸。在一些實施例中，第一間隔材料78可以包含一或多種材料的多層結構。在一些實施例中，第一間隔材料78可以形成為具有約3 nm至約5 nm的厚度。
在一些情況下，可以藉由使用具有較小介電常數（k）的材料來降低裝置（例如鰭式場效電晶體裝置）的寄生電容。舉例來說，使用具有較小介電常數的第一間隔材料78來形成第一間隔物80可以降低鰭式場效電晶體裝置內（例如在閘極電極94和源極/汲極接觸件112之間（見第26A～B圖））的寄生電容。在一些實施例中，第一間隔材料78可以包含介電常數小於約k=3.9（例如約k=3.5或更小）的材料。舉例來說，在一些實施例中，碳氧化矽材料可以用於第一間隔材料78。碳氧化矽具有約k=3.5或更小的介電常數，因此將碳氧化矽用於第一間隔材料78可以降低鰭式場效電晶體裝置內的寄生電容。在一些實施例中，碳氧化矽材料的沉積技術可以使用例如原子層沉積或類似的技術。在一些實施例中，碳氧化矽材料的沉積可以使用約50°C至約80°C的製程溫度以及約5托至約10托的製程壓力。在一些實施例中，可以形成具有約40原子%至約46原子%的矽、具有約45原子%至約50原子%的氧或具有約5原子%至約18原子%的碳氧化矽。在一些實施例中，第一間隔材料78的不同區域或不同層可以包含碳氧化矽的不同組成。
在形成第一間隔材料78之後，可以進行用於輕摻雜的源極/汲極（lightly doped source/drain，LDD）區（未明確繪示）的佈植。在具有不同裝置類型的實施例中，類似於以上在第6圖討論的佈植，可以在區域50N上方形成例如光阻的遮罩，同時暴露出區域50P，並且可以經由第一間隔材料78將適當類型（例如n型或p型）的雜質佈植到區域50P中的鰭片52中。然後可以移除遮罩。隨後，可以在區域50P上方形成例如光阻的遮罩，同時暴露出區域50N，並且可以經由第一間隔材料78將適當類型的雜質佈植到區域50N中的鰭片52中。n型雜質可以是以上在第6圖討論的任何n型雜質或其他n型雜質，並且p型雜質可以是以上在第6圖討論的任何p型雜質或其他p型雜質。輕摻雜的源極/汲極區可以具有約1015 cm− 3 至約1016 cm− 3 的雜質濃度。可以使用退火來活化佈植的雜質。因為經由第一間隔材料78進行輕摻雜的源極/汲極區摻質的佈植，所以第一間隔材料78的部分（以及因此第一間隔物80的部分）也可能被佈植的雜質摻雜。如此一來，在一些實施例中，第一間隔材料78可以具有比第二間隔材料79（見第9A～B圖）更高的雜質濃度，第二間隔材料79是在佈植雜質之後形成的。
在第9A和9B圖中，在第一間隔材料78上形成第二間隔材料79。第二間隔材料79用於形成第二間隔物81（見第11A～B圖）。在一些實施例中，第二間隔材料79的材料可以是例如氧化物、氮化物、例如氮氧化矽、碳氮氧化矽、碳氧化矽、類似的材料或前述之組合。在一些實施例中，第二間隔材料79的形成可以使用例如化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、物理氣相沉積、濺鍍或類似的製程。在一些實施例中，第二間隔材料79可以包含一或多種材料的多層結構。在一些實施例中，第二間隔材料79可以形成為具有約3 nm至約5 nm的厚度。因為第二間隔材料79是在佈植雜質之後形成的，所以第二間隔材料79可以具有比第一間隔材料78低的雜質濃度。在一些實施例中，省略（未單獨繪示）第二間隔材料79和第二間隔物81。
類似上述的第一間隔材料78（見第8B圖），藉由以具有較低介電常數的第二間隔材料79形成第二間隔物81（見第11B圖），可以降低裝置（例如鰭式場效電晶體裝置）內的寄生電容。在一些實施例中，第二間隔材料79可以包含碳氧化矽，因此可以具有小於約k=3.9（例如約k=3.5或更小）的介電常數。第二間隔材料79的碳氧化矽材料可以用與先前描述之用於形成第一間隔材料78的碳氧化矽的方式類似的方式形成，但是在其他實施例中，第二間隔材料79可以不同地形成。第二間隔材料79的碳氧化矽的組成可以類似先前對於第一間隔材料78的碳氧化矽的組成。
在一些實施例中，第一間隔物80的第一間隔材料78和第二間隔物81的第二間隔材料79都可以由碳氧化矽形成。第一間隔材料78和第二間隔材料79可以具有大致相同的碳氧化矽組成或具有不同的組成。舉例來說，第一間隔材料78可以具有約45原子%至約48原子%的氧及/或約12原子%至約15原子%的碳的組成。第二間隔材料79可以具有約47原子%至約50原子%的氧及/或約10原子%至約13原子%的碳的組成。第一間隔材料78或第二間隔材料79可以具有除了這些範例之外的其他組成。在一些情況下，由碳氧化矽形成第一間隔物80的第一間隔材料78和第二間隔物81的第二間隔材料79可以降低寄生電容，相較於由不同材料形成第一間隔物80或第二間隔物81中的一或兩個，例如具有較高介電常數的材料。
轉到第10圖，圖表顯示鰭式場效電晶體裝置的寄生電容（在Y軸上）相對於第二間隔物81的介電常數（k）（在X軸上）的百分比變化的模擬數據。寄生電容的變化相對於點121，點121代表介電常數皆為約k=5的第一間隔物80的第一間隔材料78和第二間隔物81的第二間隔材料79。點122表示由介電常數為約k=5的第一間隔材料78和介電常數為約k=4的第二間隔材料79所引起的電容變化。如圖所示，第二間隔材料79的較小介電常數將寄生電容降低約2%。
繼續參照第10圖，點123表示由第一間隔物80的第一間隔材料78的介電常數為約k=5和由介電常數為約k=3.5的碳氧化矽形成的第二間隔物81的第二間隔材料79所引起的電容變化。如圖所示，碳氧化矽的較小介電常數將寄生電容降低約3.5%。點124表示由第一間隔材料78和第二間隔材料79皆由介電常數為約k=3.5的碳氧化矽形成所引起的電容變化。如圖所示，藉由以碳氧化矽形成第一間隔材料78和第二間隔材料79，寄生電容可以降低約6.5%。因此，如第10圖的圖表所示，由碳氧化矽形成第一間隔物80的第一間隔材料78和第二間隔物81的第二間隔材料79兩者都可以降低裝置（例如鰭式場效電晶體裝置）的寄生電容。第10圖所示的圖表和模擬數據是用於說明目的，並且在其他情況下，第一間隔材料78或第二間隔材料79的介電常數可以不同，或者在其他情況下，第一間隔材料78或第二絕緣材料79的各種材料的電容變化可以不同。
轉到第11A和11B圖，形成第一間隔物80、第二間隔物81和側壁間隔物86。側壁間隔物86的形成可以例如藉由在第二間隔材料79上順應性地（conformally）沉積絕緣材料，並且隨後非等向性地蝕刻絕緣材料。在一些實施例中，絕緣材料的非等向性蝕刻也蝕刻第一間隔材料78以形成第一間隔物80，並且蝕刻第二間隔材料79以形成第二間隔物81。第二間隔物81的佈植雜質的濃度可以低於第一間隔物80，如前所述參照第二間隔材料79和第一間隔材料78。在一些實施例中，側壁間隔物86的絕緣材料可以是低介電常數介電材料，例如磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化矽酸鹽玻璃（fluorinated silicate glass，FSG）、氮化矽、碳氧化矽、碳化矽、氮碳化矽、類似的材料或前述之組合。側壁間隔物86的材料的形成可以藉由任何合適的方法，例如化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積或類似的方法。在一些實施例中，側壁間隔物86可以具有約3 nm至約5 nm的厚度。
轉到第12A至19B圖，根據一些實施例，在鰭片52中形成磊晶源極/汲極區82A～B。第12A～19B圖繪示在子區域50P-1中形成磊晶源極/汲極區82A以及在子區域50P-2中形成磊晶源極/汲極區82B。子區域50P-1和子區域50P-2可以是基底50的區域50P的子區域。可以將區域50N和區域50P中的磊晶源極/汲極區（包含磊晶源極/汲極區82A～B）統稱為此處的磊晶源極/汲極區82。第12A、13A、14A、15A、16A、17A、18A和19A圖係沿第1圖所示之參考剖面C-C繪示，並且第12B、13B、14B、15B、16B、17B、18B和19B圖係沿第1圖所示之參考剖面B-B繪示。在鰭片52中形成磊晶源極/汲極區82，使得每個虛設閘極72被設置在磊晶源極/汲極區82之各自的相鄰對之間。在一些實施例中，源極/汲極區82可以延伸到鰭片52中。在一些實施例中，側壁間隔物86用於將磊晶源極/汲極區82與虛設閘極72隔開適當的橫向距離，使得磊晶源極/汲極區82不會造成所產生的鰭式場效電晶體之後續形成的閘極短路。
轉到第12A～B圖，進行第一濕式清潔製程95A。第一濕式清潔製程95A可以是從表面移除殘留物的濕式化學清潔製程（例如「除渣（descum）」製程）。第一濕式清潔製程95A還可以包含的表面處理，表面處理使氧原子鍵結至側壁間隔物86的表面，這減少了例如氮或氫的物質在隨後的製程步驟中的釋氣（outgassing）。在一些情況下，釋氣（例如NHx 釋氣）會導致在光阻顯影製程期間產生缺陷（有時稱為「光阻毒化（photoresist poison）」）。可以進行第一濕式清潔製程95A以準備用於形成遮罩91A的結構（見第13A～B圖）。
在一些實施例中，第一濕式清潔製程95A可以包含加熱的硫酸（H2 SO4 ）和過氧化氫（H2 O2 ）的混合物。混合物可以是例如以約2：1至約5：1的莫耳比混合的硫酸和過氧化氫。可以將混合物加熱到約80°C至約180°C的溫度。舉例來說，在第一濕式清潔製程95A期間，此結構可以浸入加熱的混合物中。在此所述的混合物可以移除殘留物，並且也降低在光阻圖案化製程期間與光學微影有關的缺陷的機會，例如由「光阻毒化」所引起的缺陷。
另外，相較於其他清潔技術，例如以電漿為主的技術（例如使用氫電漿、氧電漿等），用於第一濕式清潔製程95A之加熱的硫酸和過氧化氫的混合物對第一間隔物80和第二間隔物81的損傷較小。舉例來說，一些氧電漿清潔技術會耗盡碳的碳氧化矽層，對膜層造成損傷，因此也導致可能的製程問題或缺陷。因此，使用在此所述的混合物可以減少光學微影相關的缺陷（例如「光阻毒化」），而當使用碳氧化矽材料時也導致較少的損傷相關的缺陷。舉例來說，藉由將在此所述的混合物用於第一濕式清潔製程95A，第一間隔物80和第二間隔物81都可以由碳氧化矽材料形成，藉此減少製程問題或缺陷的總體機會。以這種方式，可以實現使用清潔製程（例如改善的光學微影）和使用碳氧化矽材料（例如降低的寄生電容）兩者的益處。
轉向第13A～B圖，在子區域50P-2上方形成遮罩91A。遮罩91A可以包含單層，或者可以是多層結構（例如雙層結構、三層結構或具有多於三層的結構）。遮罩91A的材料可以包含例如光阻材料、氧化物材料、氮化物材料、其他介電材料、類似的材料或前述之組合。在一些實施例中，遮罩91A包含底部抗反射塗層（bottom anti-reflective coating，BARC）。遮罩91A的形成可以使用一或多種合適的技術，例如旋塗技術、化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、物理氣相沉積、濺鍍、類似的技術或前述之組合。可以使用適當的光學微影和蝕刻製程來圖案化遮罩91A以暴露出子區域50P-1的一部分。舉例來說，可以使用一或多種濕式蝕刻製程或非等向性乾式蝕刻製程來蝕刻遮罩91A。
轉到第14A～B圖，根據一些實施例，在子區域50P-1的鰭片52中形成凹槽84A。可以使用例如非等向性乾式蝕刻製程來形成凹槽84A。在一些情況下，也可以藉由非等向性乾式蝕刻製程來蝕刻第一間隔物80、第二間隔物81或側壁間隔物86的一部分。第14A圖所示之間隔物（又稱為第一間隔物）80、（又稱為第二間隔物）81和（又稱為側壁間隔物）86的範例蝕刻是說明性的，並且在其他實施例中，非等向性乾式蝕刻製程可以不同地蝕刻間隔物80、81或86。舉例來說，在其他實施例中，非等向性乾式蝕刻製程可以蝕刻間隔物80、81和86的一部分不同的量，使得間隔物80、81或86中的一或多個在淺溝槽隔離區56上方延伸高於在間隔物80、81或86中的另一者。這些和其他變化應包含在本發明實施例的範圍內。在一些實施例中，可以控制非等向性乾式蝕刻製程的製程參數，以將凹槽84A或間隔物80、81或86蝕刻成具有想要的特性。製程參數可以包含例如製程氣體混合物、偏壓（voltage bias）、射頻（RF）功率、製程溫度、製程壓力、其他參數或前述之組合。在一些情況下，可以藉由以這種方式控制凹槽84A或間隔物80、81或86的蝕刻來控制在凹槽84A中形成的磊晶源極/汲極區82A（見第18A～B圖）的形狀、體積、尺寸或其他特性。
轉到第15A～B圖，移除遮罩91A，並且進行第二濕式清潔製程95B。可以使用適當的製程來移除遮罩91A，例如濕式化學製程或乾式製程。在移除遮罩91A之後，進行第二濕式清潔製程95B以移除殘留物並準備用於形成遮罩91B（見第16A～B圖）的結構的表面。在一些實施例中，移除遮罩91A是進行第二濕式清潔製程95B的一部分。第二濕式清潔製程95B可以類似於第一濕式清潔製程95A（見第12A～B圖）。舉例來說，第二濕式清潔製程95B可以使用加熱的硫酸和過氧化氫的混合物。混合物可以具有類似對於第一濕式清潔製程95A所描述的那些組成，並且可以將混合物加熱到類似的溫度。在其他情況下，第二濕式清潔製程95B可以是與第一濕式清潔製程95A所使用的不同的硫酸和過氧化氫的混合物，並且可以被加熱到不同的溫度。類似於第一濕式清潔製程95A，使用加熱的硫酸和過氧化氫的混合物可以減少對碳氧化矽層的損傷，例如第一間隔物80及/或第二間隔物81係由碳氧化矽所形成的實施例。
轉向第16A～B圖，在子區域50P-1上方形成遮罩91B。遮罩91B可以包含單層或可以是多層結構（例如雙層結構、三層結構或具有多於三層的結構）。遮罩91A的材料可以包含例如光阻材料、氧化物材料、氮化物材料，其他介電材料、類似的材料或前述之組合。在一些實施例中，遮罩91B包含底部抗反射塗層（BARC）。遮罩91B的形成可以使用一或多種合適的技術，例如旋塗技術、化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、物理氣相沉積、濺鍍、類似的技術或前述之組合。可以使用適當的光學微影和蝕刻製程將遮罩91B圖案化以暴露出區域50P-2的一部分。舉例來說，可以使用一或多種濕式蝕刻製程或非等向性乾式蝕刻製程來蝕刻遮罩91B。遮罩91B可以類似於遮罩91A（見第13A～B圖）或不同於遮罩91A。
轉向第17A～B圖，根據一些實施例，在子區域50P-2的鰭片52中形成凹槽84B。可以使用例如非等向性乾式蝕刻製程來形成凹槽84B。在一些情況下，也可以藉由非等向性乾式蝕刻製程來蝕刻第一間隔物80、第二間隔物81或側壁間隔物86的一部分。在一些實施例中，可以控制非等向性乾式蝕刻製程的製程參數，以將凹槽84B或間隔物80、81或86蝕刻成具有想要的特性。用於子區域50P-2的蝕刻的製程參數可以不同於用於子區域50P-1的蝕刻的製程參數。製程參數可以包含例如製程氣體混合物、偏壓、RF功率、製程溫度、製程壓力、其他參數或前述之組合。在一些實施例中，可以控制製程參數以使得子區域50P-2中的凹槽84B不同於（例如具有不同的深度、寬度、形狀等）子區域50P-1中的凹槽84A。也可以控制製程參數以使得子區域50P-2中的間隔物80、81或86不同於（例如具有不同的高度、寬度、形狀等）子區域50P中的間隔物80、81或86。這些是範例，並且這些和其他變化應包含在本發明實施例的範圍內。在一些情況下，可以藉由以這種方式控制對凹槽84B或間隔物80、81或86的蝕刻來控制在凹槽84B中形成的磊晶源極/汲極區82B（見第18A～B圖）的形狀、體積、大小或其他特性。藉由在子區域50P-1和子區域50P-2內使用分別和不同的蝕刻製程，每個子區域中的磊晶源極/汲極區可以形成為具有不同的特性。
轉向第18A～B圖，移除遮罩91B。可以使用適當的製程來移除遮罩91B，例如濕式化學製程或乾式製程。以這種方式，可以準備用於形成磊晶源極/汲極區82A～B（見第19A～B圖）的子區域50P-1和50P-2的源極/汲極區。如第12A～18B圖所述，可以使用多重圖案化製程來不同地蝕刻不同的子區域。在一些實施例中，多重圖案化製程可以是例如第12A～18B圖所述的「2P2E」製程，其中遮蔽第一子區域（例如子區域50P-2）而蝕刻第二子區域（例如子區域50P-1），然後遮蔽第二子區域而蝕刻第一子區域。在其他實施例中，在遮蔽子區域50P-2且蝕刻子區域50P-1之前，可以先遮蔽子區域50P-1且先蝕刻子區域50P-2。藉由依序遮蔽和蝕刻適當的子區域，可以用這種方式使用不同的蝕刻製程來蝕刻多於兩個子區域。另外，藉由使用類似於濕式清潔製程95A～B的濕式清潔製程，可以在每個遮蔽步驟之前進行濕式清潔製程，而對由碳氧化矽形成的膜層的損傷的機會較小。
轉向第19A～B圖，根據一些實施例，在區域50P中形成磊晶源極/汲極區82。在一些實施例中，可以先進行預清潔製程以從凹槽84A～B中移除氧化物（例如原生氧化物）。預清潔製程可以包含濕式化學製程（例如稀釋的HF）、電漿製程或前述之組合。使用相同的磊晶製程，在子區域50P-1的凹槽84A中形成磊晶源極/汲極區82A，並且在子區域50P-2的凹槽84B中形成磊晶源極/汲極區82B。在一些實施例中，可以使用與磊晶源極/汲極區82A～B相同的磊晶製程在其他子區域（如果有的話）中形成額外的磊晶源極/汲極區。磊晶源極/汲極區82A～B可以包含任何合適的材料，例如適合於p型鰭式場效電晶體。舉例來說，如果鰭片52是矽或SiGe，則磊晶源極/汲極區82A～B可以包含SiGe、SiGeB、Ge、GeSn、其他材料、類似的材料或前述之組合。
在一些實施例中，單個磊晶製程可以在不同的子區域中形成不同的磊晶源極/汲極區。由於在子區域中進行的不同蝕刻製程形成在子區域中的凹槽（例如凹槽84A～B）中的差異或在子區域中的間隔物（例如間隔物80、81或86）中的差異，所以磊晶源極/汲極區可能是不同的。舉例來說，如第19A圖所示，在子區域50P-1的凹槽84A中形成的磊晶源極/汲極區82A在磊晶期間合併在一起，成為單個磊晶源極/汲極區82A，而在子區域50P-2的凹槽84B中形成的磊晶源極/汲極區82B保持不合併。以這種方式，形成磊晶源極/汲極區82A的體積大於磊晶源極/汲極區82B的體積。
第19A～B圖所示之合併的磊晶源極/汲極區82A和不合併的磊晶源極/汲極區82B是作為使用相同的磊晶製程在不同子區域中形成的不同磊晶源極/汲極區的說明性範例，並且其他變化也應包含在本發明實施例的範圍內。在其他實施例中，在不同子區域中形成的磊晶源極/汲極區可以在其他方式不同，例如高度、寬度、形狀、體積、輪廓等。以這種方式，可以在不同的子區域並使用相同的磊晶製程形成具有不同磊晶源極/汲極區的鰭式場效電晶體裝置。舉例來說，可以在第一子區域（例如子區域50P-1）中形成邏輯裝置，且可以在第二子區域（例如子區域50P-2）中形成靜態隨機存取記憶體（SRAM）裝置。這些只是範例，也可以是其他類型的裝置。
區域50N（例如NMOS區域）中的磊晶源極/汲極區82的形成可以藉由遮蔽區域50P（例如PMOS區域），並蝕刻區域50N中的鰭片52的源極/汲極區以在鰭片52中形成凹槽。然後，可以在凹槽中磊晶成長區域50N中的磊晶源極/汲極區82。可以在區域50P中形成磊晶源極/汲極區82之前或之後（例如在形成第19A～B圖中所示之形成磊晶源極/汲極區82A～B之前或之後）形成區域50N中的磊晶源極/汲極區82。區域50N的磊晶源極/汲極區82可以包含任何合適的材料，例如適合於n型鰭式場效電晶體。舉例來說，如果鰭片52是矽，則區域50N中的磊晶源極/汲極區82可以包含矽、SiC、SiCP、SiP或類似的材料。區域50N中的磊晶源極/汲極區82可以具有從鰭片52的各個表面升高的表面，可以被合併或不被合併，或者可以具有刻面（facets）。
在一些實施例中，區域50N可以包含子區域，並且可以在區域50N中形成磊晶源極/汲極區82之前使用遮蔽和蝕刻分離子區域的多重圖案化製程。多重圖案化製程可以類似於如第12A～18B圖所述之對區域50P的子區域50P-1和50P-2進行的多重圖案化製程。以這種方式，可以使用相同的磊晶製程在不同的子區域中形成不同的磊晶源極/汲極區，因此可以在不同的子區域中形成不同的鰭式場效電晶體裝置（例如SRAM、邏輯裝置等）。在一些實施例中，多重圖案化製程可以包含類似於前述濕式清潔製程95A～B的一或多個濕式清潔製程。以這種方式，碳氧化矽可用於區域50N中的第一間隔物80和第二間隔物81，在多重圖案化製程期間損壞的機會較小。在一些實施例中，可以在區域50N或50P或其子區域中形成磊晶源極/汲極區之後移除側壁間隔物86。可以使用例如非等向性乾式蝕刻來移除側壁間隔物86。
可以將磊晶源極/汲極區82及/或鰭片52佈植摻質以形成源極/汲極區，類似於前述用於形成輕摻雜的源極/汲極區的製程，然後進行退火。源極/汲極區的雜質濃度可以為約1019 cm−3 至約1021 cm−3 。用於源極/汲極區的n型及/或p型雜質可以是前述之任何雜質。在一些實施例中，可以在成長期間原位摻雜磊晶源極/汲極區82。
轉向第20A和20B圖，在區域50N和區域50P上方沉積層間介電質（ILD）88。第20A～B圖所示之結構是在形成磊晶源極/汲極區82之後的範例結構，並且所述的製程步驟可以適用於前述之任何結構、實施例或裝置。層間介電質88可以由介電材料或半導體材料形成，並且層間介電質88的沉積可以藉由任何合適的方法，例如化學氣相沉積、電漿輔助化學氣相沉積或可流動式化學氣相沉積。介電材料可以包含磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）、摻雜硼的磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass，BPSG）、未摻雜的矽酸鹽玻璃（undoped Silicate Glass，USG）或類似的材料。半導體材料可包含非晶矽、矽鍺（Six Ge1-x ，其中x可以為約0至1）、純鍺或類似的材料。可以使用藉由任何合適的製程形成之其他絕緣或半導體材料。在一些實施例中，在層間介電質88與磊晶源極/汲極區82、硬遮罩74和側壁間隔物86之間設置接觸蝕刻停止層（contact etch stop layer，CESL）87。接觸蝕刻停止層87可以包含介電材料，例如氮化矽、氧化矽、氮氧化矽、類似的材料或前述之組合。
在第21A和21B圖中，可以進行例如化學機械研磨的平坦化製程以使層間介電質88的頂表面與虛設閘極72的頂表面齊平。平坦化製程也可以移除虛設閘極72上的遮罩74，並且還可以沿著遮罩74的側壁移除第一間隔物80、第二間隔物81和側壁間隔物86的一部分。在平坦化製程之後，虛設閘極72、第一間隔物80、第二間隔物81、側壁間隔物86和層間介電質88的頂表面是齊平的。因此，經由層間介電質88暴露出虛設閘極72的頂表面。
在第22A和22B圖中，在一或多個蝕刻步驟中移除虛設閘極72和位於露出的虛設閘極72正下方的虛設介電層60的一部分，藉此形成凹槽90。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛設閘極72。舉例來說，蝕刻製程可以包含使用一或多種製程氣體的乾式蝕刻製程，製程氣體選擇性地蝕刻虛設閘極72而不蝕刻層間介電質88或閘極間隔物86。每個凹槽90暴露出相應的鰭片52的通道區。通道區58設置於磊晶源極/汲極區82的相鄰對之間。在移除期間，當蝕刻虛設閘極72時，虛設介電層60可以作為蝕刻停止層。然後，可以在移除虛設閘極72之後可選地（optionally）移除虛設介電層60。
在第23A和23B圖中，根據一些實施例，形成閘極介電層92和閘極電極94以替換閘極。第24圖繪示第23B圖的詳細示意圖，如所表示的。閘極介電層92順應性地沉積於凹槽90中，例如在鰭片52的頂表面和側壁上以及在第一間隔物80的側壁上。閘極介電層92也可以形成於層間介電質88的頂表面上。根據一些實施例，閘極介電層92包含氧化矽、氮化矽或前述之多層結構。在一些實施例中，閘極介電層92是高介電常數介電材料，並且在這些實施例中，閘極介電層92可以具有大於約7.0的介電常數值，並且可以包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及前述之組合的矽酸鹽。閘極介電層92的形成方法可以包含分子束沉積（Molecular-Beam Deposition，MBD）、原子層沉積、電漿輔助化學氣相沉積和類似的方法。在虛設閘極介電質（又稱為虛設介電質）60的一部分留在凹槽90內的實施例中，閘極介電層92包含虛設閘極介電質60的材料（例如氧化矽）。
閘極電極94分別沉積於閘極介電層92上方，並填充凹槽90的剩餘部分。閘極電極94可以是含金屬的材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述之組合或前述之多層結構。舉例來說，雖然在第23B圖中繪示單層閘極電極94，但是閘極電極94可以包含任何數量的襯層94A、任何數量的功函數調整層94B和填充材料94C，如第24圖所示。在填充閘極電極94之後，可以進行例如化學機械研磨製程的平坦化製程，以移除閘極電極94的材料和閘極介電層92的多餘部分，這些多餘部分位於層間介電質88的頂表面上方。閘極電極94和閘極介電層92的材料的剩餘部分因此形成所得到的鰭式場效電晶體的替換閘極。可以將閘極電極94和閘極介電層92統稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片52的通道區58的側壁延伸。
區域50N和區域50P中的閘極介電層92的形成可以同時發生，使得每個區域中的閘極介電層92係由相同的材料形成，並且閘極電極94的形成可以同時發生，使得每個區域中的閘極電極94係由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以由不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極電極94可以由不同的製程形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟來遮蔽和露出適當的區域。
在第25A和25B圖中，在層間介電質88上方沉積層間介電質108。在一實施例中，層間介電質108是由可流動式化學氣相沉積方法形成的可流動膜。在一些實施例中，層間介電質108係由介電材料形成，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃或類似的材料，並且層間介電質108的沉積可以藉由任何適當的方法，例如化學氣相沉積、電漿輔助化學氣相沉積或類似的方法。
在第26A和26B圖中，根據一些實施例，經由層間介電質108和層間介電質88形成接觸件110和（又稱為源極/汲極接觸件）112。在一些實施例中，可以在形成接觸件112之前進行退火製程，以在磊晶源極/汲極區82和接觸件112之間的界面處形成矽化物。接觸件110物理性和電性連接至閘極電極94，並且接觸件112物理性和電性連接至磊晶源極/汲極區82。第26A～B圖以相同的剖面繪示接觸件110和112；然而，在其他實施例中，接觸件110和112可以設置在不同的剖面中。此外，第26A～B圖中的接觸件110和112的位置僅是說明性的，而非用以任何方式限制本發明實施例。舉例來說，接觸件110可以如圖所示與鰭片52垂直對準，或者可以設置在閘極電極94上的不同位置。此外，可以在形成接觸件110之前、同時或之後形成接觸件112。
轉到第27圖，圖表繪示量測由碳氧化矽材料形成的第一間隔物80和第二間隔物81中碳濃度的實驗數據。第27圖顯示在不同的製程步驟（指定為步驟A、B、C和D）之後測量的碳濃度。在第27圖中，點125A～D顯示第一樣品的碳濃度，點126A～D顯示第二樣品的碳濃度，以及點127A～D顯示第三樣品的碳濃度。如以下更詳細描述的，第一濕式清潔製程95A和第二濕式清潔製程95B用於清潔第一樣品（點125A～D）和第二樣品（點126A～D），但氧電漿製程用於清潔第三樣品（點127A～D）。製程步驟A對應於在形成第一間隔物80和第二間隔物81之後的步驟，因此點125A、126A和127A顯示樣品的初始碳濃度（例如第11A～B圖所示）。
製程步驟B對應於已進行第12A～18B圖所述之2P2E多重圖案化製程之後的步驟。然而，第一樣品（點125A～D）和第二樣品（點126A～D）使用前述之第一濕式清潔製程95A和第二濕式清潔95B，但第三樣品（點127A～D）單獨使用氧電漿製程而不是第一濕式清潔製程95A和第二濕式清潔製程95B。如點125B和126B所示，在第一樣品和第二樣品上進行的濕式清潔製程95A～B將第一樣品和第二樣品的第一間隔物80和第二間隔物81的碳濃度降低到初始碳濃度（點125A和126A）的約50%。如點127B所示，對第三樣品進行的氧電漿製程將第一間隔物80和第二間隔物81的碳濃度降低到小於初始碳濃度的約10%（點127A）。碳濃度的降低表示第一間隔物80和第二間隔物81受到氧電漿製程的損傷增加。因此，第27圖顯示，使用濕式清潔製程95A～B可以使碳氧化矽材料減少的碳濃度小於其他類型的清潔製程。第27圖所示之數據是說明性範例，並且在其他情況下，使用濕式清潔製程95A～B可能減少更多或更少碳濃度。
製程步驟C對應於已進行如第19A～B圖所述之預清潔製程之前的步驟。如圖所示，第一樣品（點125C）、第二樣品（點126C）和第三樣品（點127C）保持與製程步驟B大致相同的碳濃度。製程步驟D對應已形成如第19A～B圖所述之磊晶源極/汲極區82A～B之前的步驟。如圖所示，第一樣品（點125D）、第二樣品（點126D）和第三樣品（點127D）保持與製程步驟B和製程步驟C大致相同的碳濃度。因此，在一些情況下，在進行濕式清潔製程95A～B之後，額外的製程不會進一步降低碳濃度。
在此描述的實施例可以實現一些優點。藉由使用包含加熱的硫酸和過氧化氫的混合物的濕式清潔製程，可以將碳氧化矽材料用於鰭式場效電晶體裝置的一部分，而損傷碳氧化矽材料的風險較小。舉例來說，碳氧化矽材料可以用於在製程期間形成於虛設閘極的側壁上的一個、兩個或更多個間隔物。因為碳氧化矽具有相對低的介電常數，所以在鰭式場效電晶體裝置內使用碳氧化矽（例如作為間隔物的材料）可以降低鰭式場效電晶體裝置的寄生電容。舉例來說，可以降低金屬閘極與源極/汲極接觸件之間的寄生電容。藉由降低寄生電容，可以改善鰭式場效電晶體裝置的效能，特別是在較高頻率操作下。另外，在此所述之濕式清潔製程混合物的使用可以允許除了多重圖案化技術之外更可靠地使用碳氧化矽。舉例來說，藉由對不同的裝置使用選擇性遮蔽和不同的蝕刻製程，可以用相同的磊晶步驟使用多重圖案化來形成具有不同的磊晶區域的裝置。這可以減少總體製程步驟、提高製程效率，並降低製造成本，同時還提供使用碳氧化矽的好處。
在一實施例中，一種方法包含在基底上方形成第一鰭片和第二鰭片，在第一鰭片上方形成第一虛設閘極結構並在第二鰭片上方形成第二虛設閘極結構，在第一鰭片上、在第二鰭片上、在第一虛設閘極結構上和在第二虛設閘極結構上沉積碳氧化矽的第一層，經由碳氧化矽材料的第一層將雜質佈植至第一鰭片中和第二鰭片中，在佈植之後，在碳氧化矽材料的第一層上方沉積碳氧化矽材料的第二層，在沉積碳氧化矽材料的第二層之後，對第一鰭片和第二鰭片進行濕式清潔製程，在第二鰭片和第二虛設閘極結構上方形成第一遮罩，凹蝕鄰近第一虛設閘極結構的第一鰭片以在第一鰭片中形成第一凹槽，在凹蝕第一鰭片之後，對第一鰭片和第二鰭片進行濕式清潔製程，在第一鰭片和第一虛設閘極結構上方形成第二遮罩，凹蝕鄰近第二虛設閘極結構的第二鰭片以在第二鰭片中形成第二凹槽，以及進行磊晶製程以同時形成第一凹槽中的第一磊晶源極/汲極區和第二凹槽中的第二磊晶源極/汲極區。在一實施例中，此方法包含對碳氧化矽材料的第一層進行非等向性蝕刻製程以在第一虛設閘極結構上形成第一間隔物，以及對碳氧化矽材料的第二層進行非等向性蝕刻製程以在第二虛設閘極上形成第二間隔物。在一實施例中，碳氧化矽材料的第一層的雜質濃度高於碳氧化矽材料的第二層。在一實施例中，濕式清潔製程包含使用加熱的硫酸和過氧化氫的混合物。在一實施例中，硫酸和過氧化氫的混合物係以2：1至5：1的莫耳比混合。在一實施例中，加熱的混合物的溫度為80°C至180°C。在一實施例中，此方法包含在碳氧化矽材料的第二層上方形成側壁間隔物，側壁間隔物包含不同於碳氧化矽材料的介電材料。在一實施例中，至少兩個第一磊晶源極/汲極區合併在一起。在一實施例中，第一凹槽具有第一深度且第二凹槽具有不同於第一深度的第二深度。
在一實施例中，一種方法包含將基底圖案化以形成多個第一鰭片和多個第二鰭片，在多個第一鰭片上形成多個第一虛設閘極結構，在多個第二鰭片上形成多個第二虛設閘極結構，在多個第一虛設閘極結構上形成多個第一間隔結構，在多個第二虛設閘極結構上形成多個第二間隔結構，其中多個第一間隔結構和多個第二間隔結構包含低介電常數介電材料，在多個第一鰭片中形成第一凹槽，包含進行第一濕式除渣製程以及進行第一非等向性蝕刻製程以在多個第一鰭片中形成第一凹槽，在多個第一鰭片中形成第一凹槽之後，在多個第二鰭片中形成第二凹槽，包含進行第二濕式除渣製程以及進行第二非等向性蝕刻製程以在多個第二鰭片中形成第二凹槽，以及在第一凹槽中磊晶成長第一源極/汲極結構並且在第二凹槽中磊晶成長第二源極/汲極結構。在一實施例中，藉由相同的磊晶成長製程同時形成第一源極/汲極結構和第二源極/汲極結構。在一實施例中，第一非等向性蝕刻製程不同於第二非等向性蝕刻製程。在一實施例中，低介電常數介電材料是碳氧化矽。在一實施例中，形成多個第一間隔結構包含使用第一沉積製程來沉積低介電常數介電材料的第一層，對低介電常數介電材料的第一層進行佈植製程，以及在進行佈植製程之後，使用第二沉積製程來沉積低介電常數介電材料的第二層。在一實施例中，進行第一濕式除渣製程包含將硫酸和過氧化氫的混合物加熱至80°C至180°C的溫度。在一實施例中，第一源極/汲極結構的體積大於第二源極/汲極結構。在一實施例中，第一非等向性蝕刻製程蝕刻多個第一間隔結構多於第二非等向性蝕刻製程蝕刻多個第二間隔結構。
在一實施例中，一種方法包含形成從基底延伸的第一鰭片，在第一鰭片的側壁上方並沿著第一鰭片的側壁形成第一閘極堆疊，沿著第一閘極堆疊的側壁形成第一間隔物，第一間隔物包含碳氧化矽的第一組成，沿著第一間隔物的側壁形成第二間隔物，第二間隔物包含碳氧化矽的第二組成，沿著第二間隔物的側壁形成第三間隔物，第三間隔物包含氮化矽，以及在第一鰭片中並鄰近第三間隔物形成第一磊晶源極/汲極區。在一實施例中，此方法包含形成從基底延伸的第二鰭片，在第二鰭片的側壁上方並沿著第二鰭片的側壁形成第二閘極堆疊，沿著第二閘極堆疊的側壁形成第四間隔物，第四間隔物包含碳氧化矽的第一組成，沿著第四間隔物的側壁形成第五間隔物，第五間隔物包含碳氧化矽的第二組成，沿著第五間隔物的側壁形成第六間隔物，第六間隔物包含氮化矽，以及在第二鰭片中並鄰近第六間隔物形成第二磊晶源極/汲極區，其中第二磊晶源極/汲極區的體積不同於第一磊晶源極/汲極區的體積。在一實施例中，第一鰭片包含矽鍺。
以上概述數個實施例之部件，使得發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。發明所屬技術領域中具有通常知識者也應該理解，此類等效的結構並未悖離本發明實施例的精神與範圍，且他們能在不違背本發明實施例的精神與範圍下，做各式各樣的改變、置換或修改。
50:基底 50N,50P:區域 50P-1,50P-2:子區域 51:分隔物 52:鰭片 54:絕緣材料 56:隔離區 60:虛設介電層 62:虛設閘極層 64:遮罩層 72:虛設閘極 74,91A,91B:遮罩 78:第一間隔材料 79:第二間隔材料 80:第一間隔物 81:第二間隔物 82:源極/汲極區 84A,84B,90:凹槽 86:側壁間隔物 87:接觸蝕刻停止層 88,108:層間介電質 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 95A:第一濕式清潔製程 95B:第二濕式清潔製程 110:接觸件 112:源極/汲極接觸件 121,122,123,124,125A,125B,125C,125D,126A,126B,126C,126D,127A,127B,127C,127D:點 A,B,C,D:步驟 A-A,B-B,C-C:剖面
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖根據一些實施例以三維示意圖繪示鰭式場效電晶體的範例。 第2、3、4、5、6、7、8A、8B、9A和9B圖是根據一些實施例之鰭式場效電晶體的製造過程的中間階段的剖面示意圖。 第10圖是根據一些實施例顯示鰭式場效電晶體裝置的寄生電容相對於鰭式場效電晶體裝置的間隔物的介電常數的變化的模擬數據的圖表。 第11A和11B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段的剖面示意圖。 第12A和12B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段的第一濕式清潔製程的剖面示意圖。 第13A、13B、14A和14B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段的剖面示意圖。 第15A和15B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段的第二濕式清潔製程的剖面示意圖。 第16A、16B、17A、17B、18A和18B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段的剖面示意圖。 第19A和19B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段形成磊晶源極/汲極區的剖面示意圖。 第20A、20B、21A、21B、22A、22B、23A、23B、24、25A、25B、26A和26B圖是根據一些實施例之在鰭式場效電晶體的製造過程的中間階段的剖面示意圖。 第27圖是根據一些實施例繪示之鰭式場效電晶體裝置的間隔層的碳濃度的變化的實驗數據的圖表。
50:基底
52:鰭片
82:源極/汲極區
88,108:層間介電質
94:閘極電極
110:接觸件
112:源極/汲極接觸件

Claims (15)

  1. 一種半導體裝置的製造方法，包括：在一基底上方形成一第一鰭片和一第二鰭片；在該第一鰭片上方形成一第一虛設閘極結構並在該第二鰭片上方形成一第二虛設閘極結構；在該第一鰭片上、在該第二鰭片上、在該第一虛設閘極結構上和在該第二虛設閘極結構上沉積碳氧化矽的一第一層；經由該碳氧化矽材料的該第一層將雜質佈植至該第一鰭片中和該第二鰭片中；在該佈植之後，在該碳氧化矽材料的該第一層上方沉積該碳氧化矽材料的一第二層；在沉積該碳氧化矽材料的該第二層之後，對該第一鰭片和該第二鰭片進行一第一濕式清潔製程；在該第二鰭片和該第二虛設閘極結構上方形成一第一遮罩；在該第一濕式清潔製程之後，凹蝕鄰近該第一虛設閘極結構的該第一鰭片以在該第一鰭片中形成複數個第一凹槽；在凹蝕該第一鰭片之後，對該第一鰭片和該第二鰭片進行一第二濕式清潔製程；在該第一鰭片和該第一虛設閘極結構上方形成一第二遮罩；凹蝕鄰近該第二虛設閘極結構的該第二鰭片以在該第二鰭片中形成複數個第二凹槽；以及進行一磊晶製程以同時形成該些第一凹槽中的複數個第一磊晶源極/汲極區 和該些第二凹槽中的複數個第二磊晶源極/汲極區。
  2. 如請求項1之半導體裝置的製造方法，更包括：對該碳氧化矽材料的該第一層進行一非等向性蝕刻製程以在該第一虛設閘極結構上形成複數個第一間隔物，以及對該碳氧化矽材料的該第二層進行該非等向性蝕刻製程以在該第二虛設閘極上形成複數個第二間隔物。
  3. 如請求項1或2之半導體裝置的製造方法，其中該碳氧化矽材料的該第一層的雜質濃度高於該碳氧化矽材料的該第二層。
  4. 如請求項1或2之半導體裝置的製造方法，其中該第一濕式清潔製程和該第二濕式清潔製程包括使用一加熱的硫酸和過氧化氫的混合物，且其中該硫酸和過氧化氫的混合物係以2：1至5：1的莫耳比混合。
  5. 如請求項1或2之半導體裝置的製造方法，其中至少兩個第一磊晶源極/汲極區合併在一起。
  6. 如請求項1或2之半導體裝置的製造方法，其中該些第一凹槽具有一第一深度且該些第二凹槽具有不同於該第一深度的一第二深度。
  7. 一種半導體裝置的製造方法，包括：將一基底圖案化以形成複數個第一鰭片和複數個第二鰭片；在該些第一鰭片上形成複數個第一虛設閘極結構；在該些第二鰭片上形成複數個第二虛設閘極結構；在該些第一虛設閘極結構上形成複數個第一間隔結構；在該些第二虛設閘極結構上形成複數個第二間隔結構，其中該些第一間隔結構和該些第二間隔結構包括一低介電常數介電材料；在該些第一鰭片中形成複數個第一凹槽，包括： 進行一第一濕式除渣製程；以及在該第一濕式除渣製程之後，進行一第一非等向性蝕刻製程以在該些第一鰭片中形成該些第一凹槽；在該些第一鰭片中形成該些第一凹槽之後，在該些第二鰭片中形成複數個第二凹槽，包括：進行一第二濕式除渣製程；以及進行一第二非等向性蝕刻製程以在該些第二鰭片中形成該些第二凹槽；以及在該些第一凹槽中磊晶成長複數個第一源極/汲極結構並且在該些第二凹槽中磊晶成長複數個第二源極/汲極結構。
  8. 如請求項7之半導體裝置的製造方法，其中藉由相同的磊晶成長製程同時形成該些第一源極/汲極結構和該些第二源極/汲極結構。
  9. 如請求項7或8之半導體裝置的製造方法，其中該第一非等向性蝕刻製程不同於該第二非等向性蝕刻製程。
  10. 如請求項7或8之半導體裝置的製造方法，其中形成該些第一間隔結構包括：使用一第一沉積製程來沉積該低介電常數介電材料的一第一層；對該低介電常數介電材料的該第一層進行一佈植製程；以及在進行該佈植製程之後，使用一第二沉積製程來沉積該低介電常數介電材料的一第二層。
  11. 如請求項7或8之半導體裝置的製造方法，其中進行該第一濕式除渣製程包括將硫酸和過氧化氫的混合物加熱至80℃至180℃的溫度。
  12. 如請求項7或8之半導體裝置的製造方法，其中該些第一源極/汲極結構的體積大於該些第二源極/汲極結構。
  13. 如請求項7或8之半導體裝置的製造方法，其中該第一非等向性蝕刻製程蝕刻該些第一間隔結構多於該第二非等向性蝕刻製程蝕刻該些第二間隔結構。
  14. 一種半導體裝置的製造方法，包括：形成從一基底延伸的一第一鰭片；在該第一鰭片的側壁上方並沿著該第一鰭片的側壁形成一第一閘極堆疊；沿著該第一閘極堆疊的側壁形成一第一間隔物，該第一間隔物包括一碳氧化矽的第一組成；沿著該第一間隔物的側壁形成一第二間隔物，該第二間隔物包括一碳氧化矽的第二組成；沿著該第二間隔物的側壁形成一第三間隔物，該第三間隔物包括氮化矽；以及在該第一鰭片中並鄰近該第三間隔物形成一第一磊晶源極/汲極區，其中該第一磊晶源極/汲極區的形成包括：進行一濕式清潔製程；在該濕式清潔製程之後，凹蝕該第一鰭片以形成一凹槽；以及在該凹槽中磊晶成長該第一磊晶源極/汲極區。
  15. 如請求項14之半導體裝置的製造方法，更包括：形成從該基底延伸的一第二鰭片；在該第二鰭片的側壁上方並沿著該第二鰭片的側壁形成一第二閘極堆疊； 沿著該第二閘極堆疊的側壁形成一第四間隔物，該第四間隔物包括該碳氧化矽的第一組成；沿著該第四間隔物的側壁形成一第五間隔物，該第五間隔物包括該碳氧化矽的第二組成；沿著該第五間隔物的側壁形成一第六間隔物，該第六間隔物包括氮化矽；以及在該第二鰭片中並鄰近該第六間隔物形成一第二磊晶源極/汲極區，其中該第二磊晶源極/汲極區的體積不同於該第一磊晶源極/汲極區的體積。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410930B2 (en) 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN113140565A (zh) 2020-04-28 2021-07-20 台湾积体电路制造股份有限公司 半导体器件和制造方法
TWI769683B (zh) * 2020-04-29 2022-07-01 台灣積體電路製造股份有限公司 半導體結構與其製造方法
US11562910B2 (en) * 2021-03-19 2023-01-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050280098A1 (en) * 2004-06-22 2005-12-22 Samsung Electronics Co., Ltd. Method of fabricating CMOS transistor and CMOS transistor fabricated thereby
US20160042952A1 (en) * 2014-08-11 2016-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Semiconductor Device Fabrication
US20170005195A1 (en) * 2015-06-30 2017-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
TW201724519A (zh) * 2015-12-29 2017-07-01 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
TW201820413A (zh) * 2016-11-29 2018-06-01 台灣積體電路製造股份有限公司 半導體裝置結構的形成方法
TW201830497A (zh) * 2016-11-29 2018-08-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004021052B3 (de) * 2004-04-29 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung von Trench-DRAM-Speicherzellen und Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFET)
US7892932B2 (en) * 2008-03-25 2011-02-22 International Business Machines Corporation Semiconductor devices having tensile and/or compressive strain and methods of manufacturing and design structure
US7977174B2 (en) * 2009-06-08 2011-07-12 Globalfoundries Inc. FinFET structures with stress-inducing source/drain-forming spacers and methods for fabricating the same
KR20160059861A (ko) * 2014-11-19 2016-05-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9577070B2 (en) * 2014-11-26 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming
US10115808B2 (en) * 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050280098A1 (en) * 2004-06-22 2005-12-22 Samsung Electronics Co., Ltd. Method of fabricating CMOS transistor and CMOS transistor fabricated thereby
US20160042952A1 (en) * 2014-08-11 2016-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Semiconductor Device Fabrication
US20170005195A1 (en) * 2015-06-30 2017-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
TW201724519A (zh) * 2015-12-29 2017-07-01 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
TW201820413A (zh) * 2016-11-29 2018-06-01 台灣積體電路製造股份有限公司 半導體裝置結構的形成方法
TW201830497A (zh) * 2016-11-29 2018-08-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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