TW201820413A - 半導體裝置結構的形成方法 - Google Patents

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謝維哲
連浩明
李俊鴻
陳昭成
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台灣積體電路製造股份有限公司
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Abstract

根據一些實施例，提供半導體裝置結構的形成方法。上述方法包含在遮罩層上圖案化複數個芯棒。上述方法亦包含在遮罩層和芯棒的上表面上形成蝕刻塗佈層。上述方法更包含沉積介電層於遮罩層和芯棒上，其中介電層之沿著芯棒的側壁的第一厚度大於介電層之沿著蝕刻塗佈層的第二厚度。此外，上述方法包含移除介電層的水平部分。上述方法亦包含利用介電層留下的垂直部分來作為蝕刻遮罩，以圖案化遮罩層。

Description

半導體裝置結構的形成方法
本發明一些實施例係有關於半導體裝置結構及其形成方法，特別是有關於形成具有蝕刻塗佈層的半導體裝置結構的形成方法。
由於各種電子部件(例如電晶體、二極體、電阻、電容等)的整合密度持續改善，半導體工業歷經快速的成長。整合密度的改善大部分來自於最小部件尺寸的持續微縮，使得單位面積內能整合更多的元件。然而，較小尺寸的部件可能導致相鄰的元件之間產生短路。隨著微小化、高速及較大頻寬的需求日益增加，降低短路的機率是必須的。
根據一些實施例，提供半導體裝置結構的形成方法。上述方法包含在遮罩層上圖案化複數個芯棒。上述方法亦包含在遮罩層和芯棒的上表面形成蝕刻塗佈層。上述方法更包含沉積介電層於遮罩層和芯棒上，其中介電層之沿著芯棒的側壁的第一厚度大於介電層之沿著蝕刻塗佈層的第二厚度。此外，上述方法包含移除介電層的水平部分。上述方法亦包含利用留下的介電層的垂直部分來作為蝕刻遮罩，以圖案化遮罩 層。
50‧‧‧基底
50B‧‧‧第一區
50C‧‧‧第二區
52‧‧‧抗反射塗佈層
54‧‧‧遮罩層
56‧‧‧芯棒層
58‧‧‧芯棒
60‧‧‧蝕刻塗佈層
62‧‧‧間隙物層
64‧‧‧間隙物
68‧‧‧鰭片
70‧‧‧絕緣材料
72‧‧‧隔離區
74‧‧‧鰭片
76‧‧‧虛置介電層
78‧‧‧虛置閘極層
80‧‧‧抗反射塗佈層
82‧‧‧遮罩層
84‧‧‧芯棒層
86‧‧‧芯棒
88‧‧‧蝕刻塗佈層
90‧‧‧間隙物層
92‧‧‧間隙物
94‧‧‧虛置閘極
100‧‧‧閘極密封間隙物
101‧‧‧LDD區
102‧‧‧源極/汲極區
104‧‧‧蝕刻塗佈層
106‧‧‧閘極間隙物層
108‧‧‧閘極間隙物
110‧‧‧蝕刻塗佈層
112‧‧‧CESL
114‧‧‧層間介電層
116‧‧‧凹陷
118‧‧‧閘極介電層
120‧‧‧閘極閘極
122‧‧‧硬遮罩
124‧‧‧層間介電層
126‧‧‧開口
128‧‧‧開口
130‧‧‧接觸物
132‧‧‧接觸物
本揭露的各種樣態最好的理解方式為閱讀以下說明書的詳說明並配合所附圖式。應該注意的是，本揭露的各種不同特徵部件並未依據工業標準作業的尺寸而繪製。事實上，為使說明書能清楚敘述，各種不同特徵部件的尺寸可以任意放大或縮小。
第1圖是根據一些實施例，鰭式場效電晶體的三維立體圖的其中一示例；第2-21、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、26C、26D、27A、27B、28A、28B、29A、29B、30A、30B、31A、31B、32A、32B、33A、33B、34A、34B、35A、35B、36A和36B圖是根據一些實施例，形成鰭式場效電晶體之中間各階段的剖面圖。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述 第二特徵部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如”在...之下”、”下方”、”下部”、”上方”、”上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件”下方”或”在...之下”的元件，將定位為位於其他元件或特徵部件”上方”。因此，範例的用語”下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本發明提供許多實施例。可提供額外的操作在這些實施例所述的階段之前、之中及/或之後。在不同的實施例，這些階段可被省略或取代。可在半導體裝置結構內增加額外的部件(feature)。在不同的實施例，下述的部件可被省略或取代。在一些實施例所述的操作是以特定的順序施加，然而這些操作可以其他合理的順序施加。
本發明一些實施例提供半導體裝置及其製造方法。特別而言，在形成半導體裝置的中間各階段中，使用原子層沉積(atomic layer deposition，ALD)製程形成SiN層。SiN層可為非共形(non-conformally)。形成蝕刻塗佈層於SiN層的水 平部分之後會形成的表面之上方。蝕刻塗佈層抑制了ALD製程。因此，執行ALD製程後，會使得SiN層的垂直部分比SiN層的水平部分厚。移除水平部分後，留下的垂直部分可具有更明確被定義的正方形形狀，可藉此在後續的製程步驟中，提供較佳的蝕刻轉移寬裕度(window)及均勻度。留下的垂直部分可在形成鰭式場效電晶體之中間各階段的製程中，來蝕刻目標層。
第1圖繪示鰭式場效電晶體(FinFET)74的一個示例之三維立體圖。鰭式場效電晶體74包含位於基底50上的鰭片74。基底50包含隔離區72，且鰭片74凸出於相鄰的兩個隔離區72之間。閘極介電層118沿著鰭片74的側壁和上表面而形成，且閘極電極120位於閘極介電層118上方。第1圖進一步標示之後圖式的剖面圖的剖面參考線。剖面A-A平行於鰭式場效電晶體74的橫邊，其方向例如為閘極電極120延伸的方向。剖面B-B與剖面A-A垂直，且平行於鰭式場效電晶體74的縱邊，例如為源極/汲極區102之間電流流動的方向。為了簡潔，後續對應的圖式所示的剖面亦可參考上述對應剖面的敘述。剖面C/D-C/D橫跨鰭式場效電晶體的源極/汲極區102。
在本說明書中，一些實施例所探討鰭式場效電晶體的形成是使用後閘極製程。在其他實施例，則可使用閘極優先製程。此外，一些實施例可使用於平面裝置，例如平面鰭式場效電晶體。
第2-36B圖是根據一些實施例，製造鰭式場效電晶體中間各階段的剖面示意圖。在第2-13圖中，除了多個鰭 式場效電晶體以外，是沿第1圖的A-A剖面線繪示。在第14-21圖中，除了多個鰭式場效電晶體以外，是沿第1圖的B-B剖面線繪示。在第22A-36B圖中，除了多個鰭式場效電晶體以外，圖式名稱最後標示”A”指的是沿A-A剖面線繪示，圖式名稱最後標示”B”指的是沿B-B剖面線繪示，圖式名稱最後標示”C”和”D”指的是沿C/D-C/D剖面線繪示。
第2圖繪示基底50。基底50可為半導體基底，例如塊材(bulk)半導體、絕緣上覆半導體(semiconductor-on-insulation,SOI)基底，類似的摻雜(例如，摻雜p型或n型摻雜質)或未摻雜的基底。基底50可以是晶圓，例如為矽晶圓。一般而言，絕緣上覆半導體基底包含形成在絕緣層上的一層半導體材料。絕緣層可例如為埋入氧化(buried oxide,BOX)層、氧化矽層或類似的材料。提供絕緣層在基底上，一般基底為矽或玻璃基底。其他的基底則可使用例如為多重層或梯度(gradient)基底。在一些實施例，基底50可為半導體材料，其可包含矽、鍺；基底50亦可為化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；基底50亦可為合金半導體，其包SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或上述組合。
基底50具有第一區50B及第二區50C。第一區50B可用來形成n型裝置，例如為NMOS電晶體，NMOS電晶體可例如為n型鰭式場效電晶體。第二區50C可用來形成p型裝置，例如為PMOS電晶體，PMOS例如為p型鰭式場效電晶體。第一區50B和第二區50C的兩者皆用來形成相同類型的裝置， 例如兩者皆為n型裝置或p型裝置。第一區50B可與第二區50C物理分隔彼此，且可在第一區50B和第二區50C之間設置任意數量的結構(例如，隔離區、主動裝置等)。
在第3圖，薄膜堆疊形成於基底50上。在製程期間，薄膜堆疊用來在基底50內形成部件(feature)，上述部件為最小黃光微影間距的一部分。在一些實施例，製程為自我對準雙重圖案化(self-aligned double patterning，SADP)製程，部件形成之處為最小黃光微影間距的二分之一。在其他實施例，製程可為自我對準四重圖案化(self-align quadruple patterning，SAQP)製程，部件形成之處為最小黃光微影間距的八分之一。薄膜堆疊包含抗反射塗佈(anti-reflective coating，ARC)層52、遮罩層54及芯棒(mandrel)層56。
抗反射塗佈層52形成於基底50上，且在圖案化光阻層的期間，有助於位於上方的光阻層的曝光及聚焦(將在後續描述)。在一些實施例，抗反射塗佈層52可由SiON、SiC、摻雜氧(O)和氮(N)之材料、或類似的材料形成。在一些實施例，抗反射塗佈層52實質上不含氮，且可由氧化物形成。在此實施例，抗反射塗佈層52也可稱為無氮抗反射塗佈層(nitrogen-free ARC，NFARC)。抗反射塗佈層52可由電漿提升化學氣相沉積(Plasma Enhance Chemical Vapor Deposition，PECVD)、高密度電漿(High-Density Plasma，HDP)沉積或類似的方法形成。
遮罩層54形成於抗反射塗佈層52上。遮罩層54可由硬遮罩材料形成，其可包含金屬及/或介電質。在一些實 施例，遮罩層54包含金屬，可由氮化鈦、鈦、氮化鉭、鉭、或類似的材料形成。在一些實施例，遮罩層54包含介電質，可由氧化物、氮化物或類似的材料形成。遮罩層54可藉由物理氣相沉積(physical vapor deposition，PVD)、射頻PVD(Radio Frequency PVD)、ALD、或類似的方法形成。在後續製程步驟，使用SADP製程形成遮罩層54。然後遮罩層54作為蝕刻遮罩，將遮罩層54的圖案轉移至基底50。
芯棒層56為形成在遮罩層54上的犧牲層。芯棒層56由相對於下方的層(例如，遮罩層54)具有高蝕刻選擇比的材料形成。芯棒層56可由例如非晶矽、多晶矽、氮化矽、氧化矽、類似材料或上述組合的材料形成，且可利用化學氣相沉積(chemical vapor deposition，CVD)、PECVD、或類似的製程形成。在一些實施例，芯棒層56由多晶矽形成。
在第4圖，圖案化芯棒層56以形成芯棒58。芯棒層56可利用任意適合的黃光微影技術圖案化。圖案化芯棒層56的例子，例如可形成三層光阻(未繪示)於薄膜堆疊上。三層光阻包含底部層、中間層及頂部層。
頂部層可由光敏感材料形成，例如光阻，其可包含有機材料。底部層可為底部抗反射塗佈(BARC)層。中間層可包含或由有機材料形成、例如為氮化物(例如氮化矽)、氮氧化物(例如氮氧化矽)、氧化物(例如氧化矽)、或類似的材料。中間層相對於頂部層和底部層具有高蝕刻選擇比。結果，頂部層作為蝕刻遮罩，來圖案化中間層，而中間層作為蝕刻遮罩以圖案化底部層。
頂部層利用任意適合的黃光微影技術來圖案化，以在其內部形成開口。作為圖案化頂部層的例子，例如可設置黃光遮罩(未繪示)於頂部層上，將其曝露在光線(包含紫外光(UV)或準分子雷射，例如由氟化氪(KrF)準分子雷射所射出的248nm之光線、由氟化氪(KrF)準分子雷射所射出的193nm之光線或由氟準分子雷射所射出的157nm之光線)。抗反射塗佈層52可助於聚焦光線。光阻層的頂部的曝光可藉由利用浸潤式微影系統而執行，以增加解析度及減少最小可達成間距(minimum achievable pitch)。可執行烘烤及硬化操作使頂部層硬化，以及根據使用的光阻為正型或負型光阻，執行顯影來移除露出或未露出的頂部層的部分。
圖案化頂部層之後，執行蝕刻製程來將頂部層開口的圖案轉移至中間層。蝕刻製程可為非等向性。將開口的圖案轉移後，可修減(trim)中間層以調整開口的大小。修剪之後，中間層內的開口間距可約等於最小黃光微影間距。
修剪中間層之後，執行蝕刻製程將中間層的圖案轉移至底部層。在一些實施例，可在將中間層的圖案轉移至底部層的製程中，移除頂部層。
將圖案轉移至底部層後，執行蝕刻製程將底部層的圖案轉移至芯棒層56。蝕刻製程可移除中間層及底部層所露出的芯棒層56的部分。在一些實施例，蝕刻製程可為乾蝕刻，例如將芯棒層56曝露於電漿源及一或多個蝕刻氣體。蝕刻可為感應耦合電漿(inductively coupled plasma，ICR)蝕刻、變壓器偶合式電漿(transformer coupled plasma，TCP)蝕刻、電子迴 旋共振(electron cyclotron resonance，ECR)蝕刻、反應離子蝕刻(reactive ion etch,RIE)或類似的蝕刻方法。芯棒層56留下的部分形成芯棒58。在一些實施例，用來將圖案轉移至芯棒層56的蝕刻製程可移除中間層及移除部分的底部層。可執行灰化製程以移除留下的中間層及/或底部層的殘留物。
在第5圖，蝕刻塗佈層60形成於遮罩層54和芯棒58的上表面。蝕刻塗佈層60由可保護遮罩層54表面的表面保護群組材料組成。蝕刻塗佈層60的表面保護群組材料可為SiBrOx、SiClOx、SiOx、CHxFy及/或類似的材料，且可藉由鹵素(例如F、Cl、Br等)電漿或O2電漿與位於下方的材料層(例如，遮罩層54和芯棒58的材料)之間的反應而製造。特別而言，由有機材料所形成的材料層，例如多晶矽、矽、氧化物及/或SiN(例如，遮罩層54和芯棒58的材料)可與鹵素電漿或O2電漿反應，以形成表面保護群組材料於材料層的表面。在一些實施例，蝕刻塗佈層60藉由執行乾蝕刻製程而形成，上述乾蝕刻製程使用鹵素電漿或O2電漿作為蝕刻劑，藉此共形地形成表面保護群組材料作為蝕刻製程的副產物，然後執行濕蝕刻使得蝕刻塗佈層60留在遮罩層54和芯棒58的上表面。蝕刻塗佈層60的表面保護群組材料抑制後續材料層的表面上的沉積製程。在一些實施例，可形成蝕刻塗佈層60並橫跨整個基底50。在一些實施例，光阻層(未繪示)可用來定義蝕刻塗佈層60形成的地方。
乾蝕刻製程可為用來圖案化芯棒層56之乾蝕刻。在一些實施例，製造了蝕刻塗佈層60的乾蝕刻為TCP蝕刻， 其執行的功率介於400watts至120watts的範圍間，壓力介於10mTorr至80mTorr的範圍間。根據如下所示的方程式(1)-(4)，遮罩層54和芯棒層56的殘留物可與乾蝕刻製程的製程氣體及/或電漿反應，以形成聚合物副產物。控制乾蝕刻的蝕刻劑氣體、偏壓電壓及工作循環可以控制芯棒層56的聚合物副產物之分布。在乾蝕刻的期間，所使用的蝕刻氣體可包含CF4、CHF3、CH2F2、CH3F、SF6、NF3、上述組合或類似氣體。在一些實施例，蝕刻劑氣體個別為SF6和CF4的混合，且以介於1：1至1：20的範圍混合。在此範圍內的蝕刻劑氣體比可部分地蝕刻而形成芯棒58及留下蝕刻塗佈層60作為殘留物。用於乾蝕刻的電漿源可包含鹵素電漿或O2電漿。在圖案化芯棒層56的過程中，可控制乾蝕刻的偏壓電壓。在一些實施例，偏壓電壓可介於約50volts至約800volts的範圍間，例如約200volts。控制偏壓電壓可以讓蝕刻製程的一些聚合物副產物留在遮罩層54和芯棒58的上表面。也可以控制乾蝕刻的工作循環。在一些實施例，工作循環可介於約3循環/分至約99循環/分的範圍間，例如約50循環/分。控制工作循環可以讓副產物成形在遮罩層54和芯棒58的上表面。蝕刻芯棒層56後留下的的聚合物副產物位於遮罩層54和芯棒58的上表面，並形成蝕刻塗佈層60。電漿源不但可作為乾蝕刻的電漿源，也可與經蝕刻後的層所剩下的材料反應以形成蝕刻塗佈層60的表面保護群組材料。例如，在一些實施例，芯棒層56由Si形成，表面保護群組材料可取決於所使用的電漿，並依據一個或多個下述的方程式而形成： Si+HBr+O x →SiBrO x ， (1)
Si+Cl 2+O 2→SiClO x ，or (2)
Si+O 2→SiO x . (3)在方程式(1)、(2)及(3)，x可介於1至3，HBr及Cl2為蝕刻劑，且O2為電漿源。SiBrOx、SiClOx或SiOx形成了表面保護群組材料。在一些實施例，芯棒層56由CHx形成，表面保護群組材料可取決於所使用的電漿，並依據下述的方程式而形成：CH x +F y →CH x F y . (4)在方程式(4)，x相對於y的比例可介於1至3，且Fy為電漿源。CHxFy形成了表面保護群組材料。
在一些實施例，在乾蝕刻製程後，執行濕清潔(wet cleaning)製程。濕清潔製程可最佳化或至少改善蝕刻塗佈層60的形成。在一些實施例，濕清潔製程為非等向性濕蝕刻，其用來從芯棒的側壁58移除剩下的芯棒材料。特別而言，可控制濕清潔製程的時間使得聚合物副產物由芯棒的側壁58上移除，但未移除芯棒58或遮罩層54上表面的聚合物副產物。蝕刻製程的蝕刻劑可為HF、NH4OH、HCl、H2O2、H2SO4、上述組合，或類似的蝕刻劑。濕蝕刻製程可在溫度介於約0℃至約100℃，例如約70℃的環境下執行。
在第6圖，間隙物層62形成於蝕刻塗佈層60上，例如，形成於遮罩層54和芯棒58上方。形成間隙物層62後，間隙物層62沿著遮罩層54和芯棒58的上表面延伸，並沿著芯棒的側壁58延伸。間隙物層62的材料可選擇與遮罩層54具有高蝕刻選擇比的材料。間隙物層62可由AlO、AlN、AlON、 TaN、TiN、TiO、Si、SiO、SiN、金屬、金屬合金或類似材料形成，且可利用任意適合的製程，例如ALD、CVD或類似的方法沉積。
在一些實施例，間隙物層62由SiN形成，並藉由ALD製程形成。在此實施例，用來實施ALD的機台可為Tokyo Electron(TEL)INDY+。ALD的製程氣體可包含二氯甲烷(dichlorosilance，DCS)和氨。ALD製程中的矽的來源可為矽烷、二矽烷及類似材料。ALD製程可在壓力介於約0Torr至約10Torr的範圍間執行。執行的溫度介於約250℃至約600℃的範圍間，例如小於500℃。執行的功率介於約50W至約300W的範圍間。在ALD製程期間，間隔層62在蝕刻塗佈層60上的形成速率不如在芯棒58的側壁上那樣地快速地。特別而言，藉由ALD製程所生成的單一層無法或難以形成在蝕刻塗佈層60的側壁上。ALD製程可具有兩個周期(period)。在第一周期，ALD製程以第一沉積速率形成SiN單一層於芯棒的側壁58上，並且以小於第一沉積速率的第二沉積速率形成單一層在蝕刻塗佈層60上，或並未形成單一層在蝕刻塗佈層60上。第一周期持續直到蝕刻塗佈層60被間隙物層62充分地覆蓋，使得蝕刻塗佈層60無法再抑制ALD製程。第一周期之後，ALD製程開始第二周期。在第二周期，SiN單一層以第三沉積速率形成在所有表面上(例如，芯棒58和遮罩層54的上表面，以及芯棒的側壁58)。第三沉積速率大於第二沉積速率，並且可大於、等於或小於第一沉積速率。在一些實施例，第三沉積速率等於第一沉積速率。
由於蝕刻塗佈層60抑制了ALD製程，間隙物層62以非共形層的方式形成。換言之，間隙物62並非以具有相同的厚度的方式形成在基底50上，而是具有不同的厚度。特別而言，間隙物層62的垂直部分的厚度T1(沿著芯棒的側壁58)大於水平部分的厚度T2(沿著芯棒58的頂部)，且大於水平部分的厚度T3(沿著遮罩層54的頂部)。厚度T2可大於或等於厚度T3。在一些實施例，垂直部分的厚度T1為水平部分的厚度T2的3-10倍。
由於厚度T1大於厚度T2/T3，間隙物層62可具有更明確的邊角(more defined corner)。特別而言，間隙物層62的轉角可具有一內角θ1，其介於約85度約90度的範圍間。在後續製程步驟，更明確的邊角可提供較佳的蝕刻轉移寬裕度及均勻性。
在第7圖，執行適合的蝕刻製程以移除間隙物層62的水平部分。在一些實施例，用來蝕刻間隙物層62的水平部分的蝕刻劑為Cl2、CH4、N2、Ar、類似蝕刻劑，或上述組合。蝕刻製程也移除了蝕刻塗佈層60之中，位於被移除間隙物層62的下方的部分。蝕刻製程後，間隙物層62的垂直部分沿著芯棒58的側壁而留下，之後稱其為間隙物64。蝕刻塗佈層60的留下的部分位於間隙物64下方。蝕刻製程可為非等向性，使得間隙物64的厚度T1並未明顯地減少。
由於水平部分的厚度T2/T3小於垂直部分的厚度T1，移除水平部分的蝕刻製程所花費的時間可以較少。特別而言，用來移除非共形間隙物層62的水平部分的蝕刻製程所花 費的時間可少於用來移除共形的間隙物層的水平部分的蝕刻製程。在一些實施例，蝕刻製程為非等向性濕蝕刻。濕蝕刻劑可包含稀釋氫氟(dilute hydrofluoric，dHF)酸、硫過氧化混合物(sulfuric peroxide mixture，SPM)、去離子水、或類似的材料，且執行的蝕刻製程的時間介於約10秒至約300秒，例如約100秒。由於用來移除水平部分的蝕刻製程可快速地完成，可避免間隙物64的材料損耗。在一些實施例，間隙物64之中位於芯棒58末梢的部分受到頂部耗損L1，其介於約0%至約5%的間隙物64的高度，使得間隙物層62的轉角具有刻面(facet)，其具有內角θ1介於約85度至約90度的範圍間。較長的蝕刻製程可能導致頂部損耗達25%，將造成間隙物64具有較大內角的轉角。較少的蝕刻時間可減少過度蝕刻的機率，藉此避免間隙物64的轉角損耗及改善其上表面的傾斜程度。在一些實施例，間隙物64受到頂部損耗L1，其小於5nm。在後續使用到間隙物64的蝕刻步驟中，更明確的邊角可助於避免裝置的短路。
在第8圖，移除芯棒58。芯棒58可藉由適合的蝕刻製程移除，例如藉由蝕刻製程，其包含蝕刻劑例如CF4、CH3F、H2、N2、Ar、類似蝕刻劑或上述組合，或任意其他可移除芯棒58而不傷害到間隙物64的蝕刻劑。此外，也可對基底50執行濕清潔製，以移除剩下的間隙物和芯棒材料。在一些實施例，執行間隙物蝕刻及芯棒的移除製程位於相同的製程腔室。
在第9圖，間隙物64用來作為蝕刻遮罩以圖案化 遮罩層54。適合的蝕刻製程例如非等向性蝕刻，可用任意適合的化學物質執行，例如CF4、HBr、Cl2、O2、Ar、類似化學物質或上述組合。間隙物64的圖案藉此轉移至遮罩層54，而在遮罩層54內形成開口。
在第10圖，鰭片68形成於基底50內。鰭片68的形成是利用圖案化的遮罩層54作為蝕刻遮罩，以蝕刻抗反射塗佈層52及基底50，藉此形成溝槽於基底50內。然後位於溝槽間的半導體條狀物形成鰭片68。蝕刻可為任意適合的蝕刻製程，且可利用蝕刻劑例如Cl2、N2、CH4、類似蝕刻劑或上述組合。蝕刻可為非等向性。間隙物64、蝕刻塗佈層60、圖案化的遮罩層54及圖案化的抗反射塗佈層52可在此製程被消耗掉。在一些實施例，可執行清潔製程以移除任意的間隙物64、蝕刻塗佈層60、圖案化的遮罩層54及圖案化的抗反射塗佈層52所剩下的材料。
雖然在第3-10圖繪示了形成鰭片68的SADP製程，但值得注意的是：在第3-10圖所繪示的製造步驟可用於任意的SADP製程。特別而言，間隙物64可以形成在其他的半導體裝置元件上，且能用來圖案化例如多晶矽閘極、金屬閘極、虛置閘極、隔離區、內連線結構、閘極間隙物、接觸物蝕刻停止層(contact etch stop layer，CESL)及類似元件。
在第11圖，絕緣材料70形成於基底50上，且位於相鄰的鰭片68間。絕緣材料70可為氧化物，例如氧化矽、氮化物、類似材料或上述組合，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動式化學氣相沉積(flowable CVD， FCVD)(例如，在遠端電漿系統內沉積以CVD為基礎的材料，之後執行後硬化，使其轉換成其他的材料，例如氧化物)、類似材料或上述組合。其他的絕緣材料可藉由任意適合的製程而形成。在繪示實施例中，絕緣材料70為氧化矽，並藉由FCVD製程形成。在絕緣材料形成時，可執行退火製程。在一些實施例(未繪示)，可執行平坦化製程例如研磨或化學機械研磨(chemical-mechanical polish，CMP)以露出鰭片68的上表面。
在第12圖，凹蝕絕緣材料70以形成淺溝槽隔離(Shallow Trench Isolation，STI)區72。凹蝕絕緣材料70使得在第一區50B和第二區50C的鰭片68從相鄰的淺溝槽隔離區72之間凸出。此外，淺溝槽隔離區72的上表面可具有如圖示的平坦表面、或是凸面的表面、凹面的表面(例如為碟形)或上述組合。可藉由適合的蝕刻而形成平坦、凸面或凹面的淺溝槽隔離區72的上表面。可使用適合蝕刻製程形成淺溝槽隔離區72的凹陷，例如對絕緣材料70的材料具有選擇性的蝕刻製程。例如，可使用CERTAS®蝕刻、應用材料(Applied Materials)SICONI機台或稀釋氫氟酸(dHF)移除化學氧化物。
另外，在第12圖，可在鰭片74、鰭片68及/或基底50內形成適合的井區。例如，可在第一區50B形成P型井區，並在第二區50C形成N型井區。在一些實施例，在第一區50B及第二區50C內皆形成P型井區或N型井區。
可使用光阻或其他的遮罩(未繪示)達到在不同的區域50B和50C進行不同的佈植步驟。例如，在第一區50B的鰭片74和淺溝槽隔離區72上形成光阻。圖案化光阻以露出 基底50的第二區50C，例如為PMOS區。光阻可藉由旋轉技術形成，且可藉由適合的微影技術圖案化。圖案化光阻後，將n型雜質摻雜至第二區50C，另外，光阻可作為遮罩來實質上避免n型雜質植入第一區50B，例如NMOS區。可將n型雜質，例如磷、砷或類似的摻雜質佈植在第二區50C，且使其濃度等於或小於1018cm-3(例如介於約1017cm-3至約1018cm-3的範圍)。佈植後，使用例如為適合的灰化製程移除光阻。
第二區50C佈植後，在第二區50C的鰭片74和淺溝槽隔離區72上形成光阻。圖案化光阻以露出基底50的第一區50B。光阻可藉由旋轉技術形成，且可藉由適合的微影技術圖案化。圖案化光阻後，將p型雜質摻雜至第一區50B，另外，光阻可作為遮罩來實質上避免p型雜質摻植入第二區50C，例如PMOS區。可將p型雜質，例如硼、二氟化硼或類似的摻雜質佈植在第一區50B，且使其濃度等於或小於1018cm-3(例如介於約1017cm-3至約1018cm-3的範圍)。佈植後，使用例如為適合的灰化製程移除光阻。
在第一區50B及第二區50C佈植後，可執行退火以活化植入的p型及/或n型雜質。在一些實施例，磊晶鰭片的成長材料可在生成過程中使用原位(in situ)摻雜，如此可免除在此之前與之後的佈植製程，但也可一起使用原位及佈植摻雜。
在第13圖，形成虛置介電層76於鰭片74上。虛置介電層76可例如為氧化矽、氮化矽、上述組合或類似材料，且可依據適合的技術來沉積或熱生成(例如，熱氧化)。虛置閘 極層78形成在虛置介電層76上。虛置閘極層78可沉積在虛置介電層76上，並經由例如化學機械研磨製程、回蝕刻製程或上述組合平坦化。虛置閘極層78可為導電材料，且可由包含了多晶矽(polysilicon)、多晶(poly-crystalline)材料、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬所構成的群組選擇。在一些實施例，沉積非晶矽並使其再結晶以形成多晶矽。虛置閘極層78可藉由PVD、CVD、濺鍍沉積或其他習知且使用過的技術沉積導電材料。虛置閘極層78可使用其他相較於蝕刻溝槽隔離區72具有高蝕刻選擇比的材料而形成。遮罩層62可包含例如氧化矽、氮化矽或類似材料。在此示例，形成橫跨第一區50B和第二區50C的單一虛置閘極層60和單一遮罩層62。在其他實施例，可在第一區50B和第二區50C形成分隔的虛置閘極層。
在第14圖，薄膜堆疊形成於虛置閘極層78上。在製程期間，使用薄膜堆疊在虛置閘極層78內形成部件，上述部件為最小黃光微影間距的一部分。在一些實施例，製程為SADP製程。在一些實施例，製程為SAQP製程。薄膜堆疊包含抗反射塗佈(anti-reflective coating，ARC)層80、遮罩層82及芯棒層84。
抗反射塗佈層80形成於虛置閘極層78上。抗反射塗佈層80可選擇抗反射塗佈層52所使用的材料群組而形成，且可選擇抗反射塗佈層52所使用的方法群組而形成。抗反射塗佈層52與抗反射塗佈層80可由相同的材料形成，或可由不同的材料形成。
遮罩層82形成於抗反射塗佈層80上。遮罩層82可選擇遮罩層54所使用的材料群組而形成，且可選擇遮罩層54所使用的方法群組而形成。遮罩層82與遮罩層54可由相同的材料形成，或可由不同的材料形成。
芯棒層84形成於遮罩層82上。芯棒層84可選擇芯棒層56所使用的材料群組而形成，且可選擇芯棒層56所使用的方法群組而形成。芯棒層84與芯棒層56可由相同的材料形成，或可由不同的材料形成。
在第4圖，圖案化芯棒層84以形成芯棒86。芯棒層84可利用任意適合的黃光微影技術圖案化。圖案化芯棒層84的例子，例如可形成三層光阻(未繪示)於薄膜堆疊上。三層光阻包含底部層、中間層及頂部層。可將光阻圖案化成芯棒86的圖案，並可使用蝕刻製程移除芯棒層84之中由光阻露出的部分。芯棒層84留下的部分形成芯棒86。
在第16圖，蝕刻塗佈層88形成於遮罩層82和芯棒86的上表面。蝕刻塗佈層88可使用與形成蝕刻塗佈層60相似的方法形成。形成芯棒86所使用的乾蝕刻製程可能留下芯棒86和蝕刻製程氣體的聚合物副產物，因此而形成蝕刻塗佈層88。乾蝕刻製程後，可選擇性地執行濕清潔製程，以移除芯棒86側壁上的蝕刻塗佈層88。
在第17圖，間隙物層90形成於蝕刻塗佈層88上，例如，形成於遮罩層82和芯棒86上。間隙物層90可使用與形成間隙物層62相似的方法形成。在一些實施例，間隙物層90由SiN形成，並利用ALD製程形成。與間隙物層62相似， 間隙物層90具有厚度大於水平部分的垂直部分，且具有明確的邊角。
在第18圖，執行適合的蝕刻製程以移除間隙物層90的水平部分。間隙物層90的水平部分可使用與移除間隙物層62的水平部分相似的方法來移除。蝕刻製程也移除蝕刻塗佈層88之中，位於被移除的間隙物層90下方的部分。蝕刻製程後，間隙物層90的垂直部分沿著芯棒86的側壁而留下，且之後稱其為間隙物92。蝕刻塗佈層88的留下的部分位於間隙物92下方。與間隙物64相似，間隙物92具有傾斜度改善的上表面，且受到的頂部損耗介於約0%至約5%，或小於約5nm。例如，間隙物92可具有刻面，其具有內角θ1，其介於約85度至約90度的範圍間。如此，間隙物92也具有明確的正方形邊角。
在第19圖，移除芯棒86。芯棒86可藉由適合的蝕刻製程移除，例如藉由蝕刻製程，其包含蝕刻劑例如CF4、CH3F、H2、N2、Ar、類似蝕刻劑或上述組合，或任意其他能移除芯棒86而不傷害到間隙物92的適合蝕刻劑。此外，也可對基底50實施濕清潔製程，以移除剩下的間隙物和芯棒材料。在一些實施例，間隙物蝕刻及芯棒的移除製程在相同的製程腔室執行。
在第20圖，執行適合的蝕刻製程以圖案化遮罩層82。間隙物92作為蝕刻遮罩。間隙物92的圖案藉此轉移至遮罩層82，以在遮罩層82內形成開口。
在第21圖，利用圖案化的遮罩層82作為蝕刻遮 罩，並執行適合的蝕刻製程，以蝕刻抗反射塗佈層80和虛置閘極層78。蝕刻製程可為任意適合的蝕刻製程。蝕刻可為非等向性。部分的虛置閘極層78被移除，虛置閘極層78留下的部分形成虛置閘極94。間隙物92、蝕刻塗佈層88、圖案化的遮罩層82及抗反射塗佈層80可在此製程被消耗掉，或可執行清潔製程來移除剩下的材料。虛置閘極94覆蓋鰭片74個別的通道區。虛置閘極94可具有縱向方向，其大抵上與個別的鰭片74的縱向方向垂直。
此外，雖然未清楚地繪示，在第1圖的A-A剖面，圖案化的遮罩層82可用來圖案化虛置閘極層78並選擇性地圖案化虛置介電層76。特別而言，可圖案化虛置閘極層78來物理分隔鰭式場效電晶體裝置之中，位於第一區50B及第二區50C內相鄰的虛置閘極。例如，虛置閘極94可與相鄰的鰭式場效電晶體裝置(未清楚繪示)的其他的虛置閘極物理分隔。在其他實施例，不同的遮罩(例如，圖案化的遮罩層82以外的遮罩)可用來圖案化位於不同剖面的虛置閘極層78(例如，第1圖之A-A剖面與B-B剖面)。虛置閘極94的尺寸及虛置閘極94之間的間距，可取決於晶粒之虛置閘極94所形成的區域而可有所不同。在一些實施例，相對於設置在晶粒的邏輯區域(例如，邏輯電路所設置處)的虛置閘極94，位於晶粒的輸入/輸出區域(例如，輸入/輸出電路所設置處)的虛置閘極94可具有較大的尺寸及較大的間距。
在第22A及22B圖，閘極密封間隙物100可形成於虛置閘極94、圖案化的遮罩層82、抗反射塗佈層80及/或 鰭片74所露出的表面。熱氧化或沉積後，藉由非等向性蝕刻可形成閘極密封間隙物100。
形成閘極密封間隙物100後，可執行佈植以形成輕摻雜源極/汲極區(lightly doped drain,LDD)101。在一些實施例，可在第一區50B上形成遮罩(例如為光阻)，以露出第二區50C，並可將適合型態的摻雜質(p型或n型摻雜質)佈植至第二區50C露出的鰭片74上。之後，可移除遮罩。接下來，可在第二區50C上形成遮罩(例如為光阻)，以露出第一區50B，並可將n型雜質佈植至第一區50B露出的鰭片74上。之後，可移除遮罩。n型雜質可為任何先前所述的n型雜質，且p型雜質可為任何先前所述的p型雜質。輕摻雜源極/汲極區101可具有濃度約介於1015cm-3至約1016cm-3範圍間的雜質。可使用退火以活化經佈植的雜質。
在第23A及23B圖，蝕刻塗佈層104形成於圖案化的遮罩層82、閘極密封間隙物100及鰭片74(其可以或未包含虛置介電層76)的上表面。蝕刻塗佈層104可使用與形成蝕刻塗佈層60相似的方法形成，用來圖案化虛置閘極層78，使其成為虛置閘極94的蝕刻製程製造了蝕刻塗佈層104作為副產物。
在第24A和24B圖，閘極間隙物層106形成於蝕刻塗佈層88上，例如，沿著圖案化的遮罩層82、閘極密封間隙物100及鰭片74(其可以或未包含虛置介電層76)的上表面，並沿著虛置閘極94和圖案化的遮罩層82的側壁而形成。閘極間隙物層106可使用與形成間隙物層62相似的方法形成，利 用蝕刻塗佈層104以執行非共形沉積。在一些實施例，閘極間隙物層106由SiN形成，並利用ALD製程形成。與間隙物層62相似，閘極間隙物層106具有厚度大於水平部分的垂直部分，並具有明確的邊角。
在第25A和25B圖，執行適合的蝕刻製程以移除閘極間隙物層106的水平部分。閘極間隙物層106的水平部分可使用與移除間隙物層62的水平部分相似的方法移除。蝕刻製程也移除了蝕刻塗佈層104之中，位於閘極間隙物層106被移除的部分的下方部分。蝕刻製程後，閘極間隙物層106的垂直部分沿著虛置閘極94及圖案化的遮罩層82的側壁留下，並且在此之後稱其為閘極間隙物108。蝕刻塗佈層104的留下的部分位於閘極間隙物108的下方。與間隙物64相似，閘極間隙物108具有傾斜度改善的上表面，且受到的頂部損耗介於約0%至約5%，或小於約5nm。如此，閘極間隙物108也具有明確的正方形邊角，並具有更接近於正方形的形狀。特別而言，閘極間隙物108之靠近閘極間隙物108的上表面的寬度可約等於閘極間隙物108之靠近閘極間隙物108的底表面的寬度。
在第26A、26B、26C及26D圖，磊晶源/汲極區102形成於與閘極間隙物108相鄰的鰭片74上。磊晶源/汲極區102形成於鰭片74上使得每一個虛置閘極94設置在相鄰的一對磊晶源/汲極區102之間。磊晶源/汲極區102可延伸至LDD區101。閘極間隙物108使磊晶源/汲極區102與鰭片74的通道區(例如，被虛置閘極94覆蓋的部分)隔開，使得磊晶源/汲極區102與鰭片74的通道區之間不會發生短路。在一些實施 例，磊晶源/汲極區102可延伸至鰭片68。
第一區50B(例如NMOS區)的磊晶源極/汲極區102可藉由下述方法形成：在第二區50C(例如PMOS區)形成遮罩，之後，蝕刻第一區50B的鰭片74的源極/汲極區，以產生凹陷，在第一區50B凹陷內磊晶成長而形成磊晶源極/汲極區102。在第一區50B磊晶源極/汲極區102可包含任意適合的材料，例如適用於n型鰭式場效電晶體。例如，當鰭片74為矽時，磊晶源極/汲極區102可包含矽、SiC、SiCP、SiP或類似材料。接下來，移除第二區50C上的遮罩。
第二區50C(例如PMOS區)的磊晶源極/汲極區102可藉由下述方法形成：在第一區50B(例如NMOS區)形成遮罩，之後，蝕刻第二區50C的鰭片74的源極/汲極區，以產生凹陷，在第二區50C的凹陷內磊晶成長而形成磊晶源極/汲極區102。在第二區50C的磊晶源極/汲極區102可包含任意適合的材料，例如適用於p型鰭式場效電晶體。例如，當鰭片74為矽時，磊晶源極/汲極區102可包含SiGe、SiGeB、Ge、GeSn或類似材料。接下來，移除第一區50B上的遮罩。
第26C及26D圖繪示磊晶源/汲極區102的其他樣態。如圖所示，磊晶源/汲極區102可具有由個別的鰭片74的表面向上的表面，並且可具有刻面。如第26C圖所示的實施例，磊晶源/汲極區102彼此分離。如第26D圖所示的實施例，相鄰的兩個磊晶源/汲極區102彼此結合。磊晶源/汲極區102可在磊晶生成的初始階段分離，並且在磊晶生成而形成結合的磊晶源/汲極區102時，相鄰的兩個磊晶源/汲極區102可以或 不結合。磊晶源/汲極區102可沿著閘極間隙物108之鄰近於虛置閘極94的部分而生成。
可將摻雜質佈植至磊晶源極/汲極區102及/或鰭片74，以形成源極/汲極區，與上述的形成輕摻雜源極/汲極區的製程相似，接下來執行退火。源極/汲極區可具有濃度介於約1019cm-3至約1021cm-3範圍間的摻雜質。n型摻雜質及/或p型摻雜質可為任意先前所述的摻雜質。在一些實施例，形成閘極間隙物109後，利用閘極間隙物109作為遮罩，對磊晶源/汲極區102執行植入。在其他實施例，磊晶源極/汲極區102可在生成過程中，使用原位摻雜。
在第27A和27B圖，蝕刻塗佈層110形成在圖案化的遮罩層82、閘極密封間隙物100、磊晶源/汲極區102及閘極間隙物108的上表面。蝕刻塗佈層110可用與形成蝕刻塗佈層60相似的方法形成，用來將閘極間隙物層106圖案化而成為閘極間隙物108的蝕刻製程製造了蝕刻塗佈層110作為副產物。
在第28A和28B圖，CESL112形成在蝕刻塗佈層110上，例如，沿著圖案化的遮罩層82、閘極密封間隙物100、磊晶源/汲極區102及閘極間隙物108的上表面上，並沿著虛置閘極94和圖案化的遮罩層82的側壁形成。CESL112可使用與形成間隙物層62相似的方法形成，利用蝕刻塗佈層110以執行非共形沉積。在一些實施例，CESL112由SiN形成，並利用ALD製程形成。與間隙物層62相似，CESL112具有厚度大於水平部分的垂直部分，並具有明確的邊角。
在第29A和29B圖，在第28A和28B圖所繪示的結構上沉積層間介電層114。層間介電層114可由介電材料或半導體材料形成，且可藉由任意適合的方法沉積，例如CVD、PECVD或FCVD。在一些實施例，介電材料可包含磷酸矽酸鹽玻璃(Phospho-Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass,BSG)、硼摻雜磷酸矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped Silicate Glass,USG)或類似材料。半導體材料s可包含非晶矽、矽鍺(SixGe1-x，其中x介於約0-1之間)純鍺或類似材料。可使用任意適合的製程來形成其他的絕緣或半導體材料。
在第30A及30B圖，可執行平坦化製程(例如化學機械研磨)使得層間介電層114的上表面與虛置閘極94的上表面齊平。化學機械研磨也可移除圖案化的遮罩層82上的蝕刻塗佈層110，虛置閘極94上的圖案化的遮罩層82及閘極密封間隙物100、閘極間隙物108和CESL112之中位於圖案化的遮罩層82的側壁上的部分。平坦化製程後，虛置閘極94、閘極密封間隙物100、閘極間隙物108、CESL112和層間介電層114的上表面彼此齊平。因此，虛置閘極94的上表面由層間介電層114露出。
在第31A和31B圖，在蝕刻步驟中，移除虛置閘極94露出的部分，和虛置介電層76之中位於露出的虛置閘極94正下方的部分，使得凹陷116形成。在一些實施例，虛置閘極94藉由非等向性乾蝕刻製程移除。例如，蝕刻製程可包含 乾蝕刻製程，其利用對虛置閘極94選擇性地蝕刻，且不蝕刻蝕刻層間介電層114或閘極間隙物108的反應氣體。每一個凹陷116露出個別鰭片74的通道區。每一個通道區設置在相鄰的一對磊晶源/汲極區102之間。移除的過程中，虛置介電層76可作為蝕刻停止層。移除虛置閘極94後，可移除虛置介電層76。
在第32A和32B圖，形成閘極介電層118及閘極電極120作為替代閘極。閘極介電層118共形地沉積在凹陷116內，例如鰭片74的上表面及側壁上、閘極密封間隙物110的側壁上，層間介電層114的上表面。根據一些實施例，閘極介電層118為氧化矽、氮化矽或上述多重層之組合。在一些實施例，閘極介電層118為高介電常數介電材料。在這些實施例，閘極介電層118的k值大於約7.0。且可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及上述組合的矽化物。閘極介電層118的形成方法可包含分子束沉積(Molecular-Beam Deposition，MBD)、ALD、PECVD及類似方法。
閘極電極120沉積在個別的閘極介電層118上，且填入凹陷116剩下的部分。閘極電極120可為含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al、上述組合或上述多重層。填入閘極電極120後，可執行平坦化製程(例如CMP)以移除閘極介電層118和閘極電極120超過層間介電層114上表面之多餘的部分的材料。然後，閘極電極120和閘極介電層118留下的部分之材料形成最終鰭式場效電晶體的替代閘極。閘極介電層118和閘極電極120可合稱為“閘極”或“閘極堆疊”。
閘極介電層118可同時形成於第一區50B和第二區50C，使得每一區的閘極介電層118由相同的材料形成，且閘極電極120可同時形成於第一區50B和第二區50C，使得每一區的閘極電極120由相同的材料形成。在一些實施例，每一區的閘極介電層118可藉由不同的製程形成，使得閘極介電層118可由不同的材料形成，且每一區的閘極電極120可藉由不同的製程形成，使得閘極電極120可由不同的材料形成。利用不同的製程時，使用各種遮蔽步驟來遮住和露出適當的區域。
在第33A和33B圖，硬遮罩122形成於閘極介電層118和閘極電極120上。在後續的自我對準接觸物蝕刻步驟的其間，硬遮罩122給予閘極間隙物108保護，確保自我對準接觸物不使閘極電極120與對應的磊晶源/汲極區102之間產生短路。可藉由蝕刻步驟，藉由凹蝕閘極介電層118和閘極電極120來形成硬遮罩122。蝕刻步驟可包含非等向性乾蝕刻。例如，蝕刻步驟可包含乾蝕刻製程利用，其利用對蝕刻閘極介電層118和閘極電極120能選擇性地蝕刻，而不蝕刻閘極間隙物108、CESL112和層間介電層114的反應氣體。硬遮罩122可形成於凹陷內和閘極間隙物108、CESL112和層間介電層114上表面。然後，可執行平坦化製程(例如CMP)使硬遮罩122的上表面與層間介電層114、CESL112和閘極間隙物108的上表面齊平。硬遮罩122可包含一或多個氧化物(例如，氧化矽)及/或矽化物(例如，氮化矽)層，且可藉由CVD、PVD、ALD、電漿提升原子層沉積(plasma-enhanced atomic layer deposition，PEALD)、介電質上旋轉塗佈(spin-on-dielectric) 製程、類似製程、或上述組合而形成。在一些實施例，硬遮罩122為SiN，且藉由ALD製程沉積。
在第34A和34B圖，沉積層間介電層124於層間介電層114和硬遮罩122。在一些實施例，層間介電層124為可流動式薄膜，且藉由可流動式化學氣相沉積方法形成。在一些實施例，層間介電層124由介電材料形成，例如PSG、BSG、BPSG、USG、或類似的材料，且可任意適合的方法沉積，例如CVD和PECVD。
在第35A和35B圖，形成之後用於沉積接觸物的開口126和開口128，上述開口126和開口128穿透層間介電層114、層間介電層124、CESL112、蝕刻塗佈層110及硬遮罩122。開口126和開口128可同時由相同的製程形成，或由分開的製程形成。在一些實施例，利用適合的黃光微影和蝕刻技術，使開口126比開口128早形成。在蝕刻出開口126的期間，閘極間隙物108和CESL112的明確的正方形邊角有助於減少磊晶源/汲極區102與閘極電極120之間產生短路的機率。硬遮罩122也有助於保護閘極電極120。之後，開口128可利用適合的黃光微影和蝕刻技術形成。閘極間隙物108的明確的正方形邊角可助於開口128能完全地露出閘極電極120而不和磊晶源/汲極區102之間產生短路的機率。
在第36A和36B圖，接觸物130和接觸物132形成於開口126和開口128內。襯層例如為擴散阻障層、黏著層、或類似的材料層形成於開口126和開口128內。襯層可包含氮化鈦、鈦、氮化鉭、鉭、或類似的材料。導電材料形成於開口 126和開口128內，且位於襯層上。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳、鈷或類似材料。可執行平坦化製程(例如CMP)以移除位於層間介電層124的表面上之多餘的材料。留下的襯層和導電材料在開口內形成了接觸物130和接觸物132。可執行退火製程以形成矽化物於磊晶源/汲極區102和接觸物130之間的界面。接觸物130物理且電性連接至磊晶源/汲極區102，且接觸物132物理且電性連接至閘極電極120。雖然圖式的接觸物132(例如，閘極接觸物)與接觸物130(例如，源/汲極接觸物)位於相同的剖面，值得注意的是：接觸物132和接觸物130可設置在不同的剖面。在不同的剖面形成接觸物可有助於接觸物130和接觸物132之間產生短路。
本發明實施例可具有各種優點。非共形SiN層可在成鰭式場效電晶體之中間各階段中，藉由ALD製程形成。例如，上述層本身可用來製造鰭片，也可用來形成虛置閘極、閘極間隙物及CESL。形成具有更明顯或更能被定義出的邊角的蝕刻遮罩可擴大及改善蝕刻寬裕度，藉此改善鰭片和虛置閘極的最終形狀。形成具有更明顯邊角的閘極間隙物及CESL可較佳地保護源/汲極區，使其具有較大的接觸物蝕刻寬裕度，藉此在形成接觸物時，減低短路或形成不良的閘極接觸物，此外，也減低源/汲極區的磊晶材料的損耗。
根據一些實施例，提供半導體裝置結構的形成方法。上述方法包含在遮罩層上圖案化複數個芯棒。上述方法亦包含在遮罩層和芯棒的上表面形成蝕刻塗佈層。上述方法更包含沉積介電層於遮罩層和芯棒上，其中介電層之沿著芯棒的側 壁的第一厚度大於介電層之沿著蝕刻塗佈層的第二厚度。此外，上述方法包含移除介電層的水平部分。上述方法亦包含利用留下的介電層的垂直部分來作為蝕刻遮罩，以圖案化遮罩層。
在一些實施例，沉積介電層於遮罩層和芯棒上包含：沉積SiN於遮罩層和芯棒上。
在一些實施例，SiN的沉積包含利用原子層沉積(ALD)製程來沉積SiN，其中蝕刻塗佈層抑制了遮罩層和芯棒的上表面的ALD製程的進行。
在一些實施例，上述方法更包含：利用圖案化的遮罩層作為蝕刻遮罩，圖案化目標層。
在一些實施例，遮罩層形成於基底上，且圖案化目標層包含：在基底內圖案化溝槽。
在一些實施例，遮罩層形成於虛置閘極層上，且圖案化目標層包含：圖案化虛置閘極層以形成虛置閘極於複數個鰭片上。
根據一些實施例，提供半導體裝置結構的形成方法。上述方法包含形成芯棒層於遮罩層上。上述方法亦包含利用乾蝕刻製程蝕刻芯棒層以形成複數個芯棒，在乾蝕刻製程後，在芯棒的側壁及芯棒和遮罩層的上表面上形成乾蝕刻製程留下的副產物。上述方法更包含移除位於芯棒的側壁上的乾蝕刻製程的副產物。此外，上述方法包含沉積SiN層於芯棒的側壁上和位在芯棒和遮罩層的上表面之留下的乾蝕刻製程的副產物上。上述方法亦包含蝕刻SiN層直到移除SiN層的水 平部分，留下的SiN層的垂直部分形成間隙物。
在一些實施例，SiN層以第一沉積速率形成在芯棒的側壁上，並以第二沉積速率形成在位在芯棒和遮罩層的上表面之留下的乾蝕刻製程的副產物上，其中第一沉積速率大於第二沉積速率。
在一些實施例，上述乾蝕刻製程的副產物包含SiBrOx、SiClOx、SiOx或CHxFy的一者。
在一些實施例，上述乾蝕刻製程包含露出芯棒層於電漿源及一或多個蝕刻氣體下。
在一些實施例，芯棒層由Si形成，且電漿源是鹵素電漿或O2電漿。
在一些實施例，芯棒層由CHx形成，且電漿源為氟。
在一些實施例，蝕刻氣體包含SF6和CF4的混合氣體，比例介於1：20的範圍間。
在一些實施例，在蝕刻偏壓電壓介於50volts至800volts的範圍間，且工作循環介於3循環/分至99循環/分的範圍間執行乾執行蝕刻製程。
在一些實施例，其中移除位於芯棒的側壁上的乾蝕刻製程的副產物包含：利用濕清潔製程清潔芯棒和遮罩層，並且濕清潔製程移除位於芯棒的側壁上的乾蝕刻製程的副產物。
在一些實施例，蝕刻SiN層前，SiN層的垂直部分具有第一高度，蝕刻SiN層後，垂直部分具有第二高度， 第二高度比第一高度小0%至約5%。
根據一些實施例，提供半導體裝置結構的形成方法。上述方法包含形成閘極堆疊於鰭片上。上述方法亦包含形成蝕刻塗佈層於閘極堆疊和鰭片上，其中閘極堆疊的側壁實質上沒有蝕刻塗佈層。上述方法更包含沉積介電材料於鰭片上，使得介電材料沿著閘極堆疊上具有第一厚度，沿著閘極堆疊的側壁上具有第二厚度，第二厚度大於第一厚度。此外，上述方法包含移除介電材料的頂部。
在一些實施例，上述方法更包含：形成磊晶源/汲極區於位於閘極堆疊旁的鰭片上，介電材料的留下的部分在磊晶源/汲極區上形成蝕刻停止層。
在一些實施例，上述方法更包含：移除介電材料的底部，介電材料的留下的部分在閘極堆疊旁形成閘極間隙物。
在一些實施例，閘極間隙物的轉角具有內角，其介於約85度至約90度的範圍間。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本揭示的概念。所屬技術領域中具有通常知識者能夠理解，其可利用本發明揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解，不脫離本揭示之精神和範圍的等效構造可在不脫離本揭示之精神和範圍內作各種之更動、替代與潤飾。

Claims (1)

  1. 一種半導體裝置結構的形成方法，包括：在一遮罩層上圖案化複數個芯棒；在該遮罩層和該些芯棒的上表面上形成一蝕刻塗佈層；沉積一介電層於該遮罩層和該些芯棒上，其中該介電層之沿著該些芯棒的側壁的一第一厚度大於該介電層之沿著該蝕刻塗佈層的一第二厚度；移除該介電層的水平部分；以及利用該介電層留下的垂直部分作為一蝕刻遮罩，以圖案化該遮罩層。
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