DE102019103699A1 - Finnen-Feldeffekttransistor-Bauelement und Verfahren zu dessen Herstellung - Google Patents

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Chien Chang
Yi-Hsiang Chao
Hung-Yi Huang
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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung weist die folgenden Schritte auf: Herstellen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten einer Gatestruktur, wobei die Gatestruktur über einer Finne angeordnet ist und von einer ersten dielektrischen Schicht umschlossen ist; Erzeugen von Öffnungen in der ersten dielektrischen Schicht, um die Source-/Drain-Bereiche freizulegen; selektives Herstellen von Silizidbereichen in den Öffnungen auf den Source-/Drain-Bereichen mit einem plasmaunterstützten chemischen Aufdampfprozess (PECVD-Prozess); und Füllen der Öffnungen mit einem elektrisch leitfähigen Material.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 30. November 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/773.938 und dem Titel „Fin Field-Effect Transistor Device and Method of Forming the Same“ („Finnen-Feldeffekttransistor-Bauelement und Verfahren zu dessen Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • FinFET-Bauelemente (FinFET: Finnen-Feldeffekttransistor) werden häufig in integrierten Schaltkreisen verwendet. FinFET-Bauelemente haben eine dreidimensionale Struktur mit einer Halbleiterfinne, die aus einem Substrat herausragt. Eine Gatestruktur, die so konfiguriert ist, dass sie den Fluss von Ladungsträgern in einem leitfähigen Kanal des FinFET-Bauelements steuert, umschließt die Halbleiterfinne. Zum Beispiel umschließt bei einem Tri-Gate-FinFET-Bauelement die Gatestruktur drei Seiten der Halbleiterfinne, sodass leitfähige Kanäle auf drei Seiten der Halbleiterfinne entstehen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine perspektivische Darstellung eines FinFET-Bauelements (FinFET: Finnen-Feldeffekttransistor) gemäß einigen Ausführungsformen.
    • Die 2 bis 6, 7A bis 7C, 8 bis 12, 16, 17A und 17B zeigen verschiedene Schnittansichten eines FinFET-Bauelements auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform.
    • Die 13A bis 13C zeigen Energieniveaus von Plasmen bei einem PECVD-Prozess (PECVD: plasmaunterstützte chemische Aufdampfung), gemäß verschiedenen Ausführungsformen.
    • 14 zeigt Aktivierungsenergien für die Abscheidung einer Schicht über unterschiedlichen Arten von Materialien, gemäß einer Ausführungsform.
    • 15 zeigt die Abscheidungsselektivität verschiedener PECVD-Prozesse mit unterschiedlichen Prozessbedingungen, gemäß einigen Ausführungsformen.
    • Die 18A und 18B zeigen Schnittansichten eines FinFET-Bauelements, gemäß einer Ausführungsform.
    • 19 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiter-Bauelements, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Erfindung werden im Rahmen der Herstellung eines FinFET-Bauelements erörtert, insbesondere im Rahmen der selektiven Abscheidung einer Metallschicht über Source-/Drain-Bereichen zum Herstellen von Silizidbereichen. Das offenbarte selektive Abscheidungsverfahren kann auch bei einer selektiven Abscheidung einer Schicht über unterschiedlichen Materialien verwendet werden.
  • Bei einer Ausführungsform wird eine Öffnung in einer dielektrischen Schicht erzeugt, um einen Source-/Drain-Bereich eines Transistors freizulegen. Dann wird mit einem PECVD-Prozess (PECVD: plasmaunterstützte chemische Aufdampfung) eine Silizidschicht selektiv in der Öffnung auf dem Source-/Drain-Bereich hergestellt, wobei Seitenwände der dielektrischen Schicht, die von der Öffnung freigelegt werden, im Wesentlichen frei von der Silizidschicht sind. Da nach dem PECVD-Prozess die Seitenwände der dielektrischen Schicht im Wesentlichen frei von der Silizidschicht sind, ist kein Ätzprozess erforderlich, um nach der Herstellung des Silizidbereichs die Silizidschichten von den Seitenwänden der dielektrischen Schicht zu entfernen, wodurch Leistungsprobleme vermieden werden, die mit dem Ätzprozess verbunden sind, wie etwa Aufzehrung und/oder Oxidation des Silizidbereichs. Da die Seitenwände der dielektrischen Schicht im Wesentlichen frei von den Silizidschichten sind, ist außerdem eine Weite der Öffnungen (die an der Oberseite der dielektrischen Schicht gemessen wird) größer, wodurch das Füllen der Öffnungen mit leitfähigen Materialien bei der späteren Bearbeitung erleichtert wird, sodass weniger oder gar keine Hohlräume (z. B. leere Zwischenräume) beim Füllen der Öffnungen entstehen. Bei einigen Ausführungsformen wird die selektive Herstellung der Silizidschicht auf dem Source-/Drain-Bereich dadurch erreicht, dass die mittlere Energie der Plasmen des PECVD-Prozesses so gesteuert wird, dass sie höher als eine erste Aktivierungsenergie zum Herstellen der Silizidschicht auf dem Source-/Drain-Bereich, aber niedriger als eine zweite Aktivierungsenergie zum Herstellen der Silizidschicht auf der dielektrischen Schicht ist, was durch abwechselndes Ein- und Ausschalten einer HF-Quelle (HF: Hochfrequenz) erreicht wird, die in dem PECVD-Prozess verwendet wird. Außerdem wird als eine der Prozessbedingungen des PECVD-Prozesses ein Verhältnis zwischen den Durchsätzen der zum Herstellen der Silizidschicht verwendeten Vorläufergase (z. B. Wasserstoff und Titantetrachlorid, die zum Herstellen einer Metallschicht, die Titan aufweist, verwendet werden) so gesteuert, dass es innerhalb eines festgelegten Bereichs liegt (z. B. 1 bis 2 beträgt), um die selektive Abscheidung der Silizidschicht zu bewirken. Obwohl bei der offenbarten Ausführungsform die selektive Herstellung einer Silizidschicht über einem Source-/Drain-Bereich als ein Beispiel verwendet wird, kann das Prinzip des offenbarten Verfahrens auch zum selektiven Herstellen einer anderen Materialschicht über Oberflächen von unterschiedlichen Materialien verwendet werden.
  • 1 zeigt ein Beispiel eines FinFET 30 in einer perspektivischen Darstellung. Der FinFET 30 weist ein Substrat 50 und eine Finne 64 auf, die über das Substrat 50 übersteht. Auf gegenüberliegenden Seiten der Finne 64 sind Isolationsbereiche 62 hergestellt, wobei die Finne 64 über die Isolationsbereiche 62 übersteht. Ein Gate-Dielektrikum 66 verläuft entlang Seitenwänden und über einer Oberseite der Finne 64, und eine Gate-Elektrode 68 ist über dem Gate-Dielektrikum 66 angeordnet. In der Finne 64 und auf gegenüberliegenden Seiten des Gate-Dielektrikums 66 und der Gate-Elektrode 68 sind Source-/Drain-Bereiche 80 angeordnet. 1 zeigt außerdem Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt B - B verläuft entlang einer Längsachse der Gate-Elektrode 68 des FinFET 30. Ein Querschnitt A - A ist senkrecht zu dem Querschnitt B - B und verläuft entlang einer Längsachse der Finne 64 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 80. Ein Querschnitt C - C ist parallel zu dem Querschnitt B - B und verläuft über den Source-/Drain-Bereich 80. Spätere Figuren beziehen sich der Übersichtlichkeit halber auf diese Referenzquerschnitte.
  • Die 2 bis 6, 7A bis 7C, 8 bis 12, 16, 17A und 17B sind Schnittansichten eines FinFET-Bauelements 100 auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform. Das FinFET-Bauelement 100 ist dem FinFET 30 von 1 ähnlich, aber es weist mehrere Finnen und mehrere Gatestrukturen auf. Die 2 bis 5 sind Schnittansichten des FinFET-Bauelements 100 entlang dem Querschnitt B - B. Die 6, 7A, 8 bis 12, 16 und 17A zeigen Schnittansichten des FinFET-Bauelements 100 entlang dem Querschnitt A - A. Die 7B und 7C zeigen beispielhafte Schnittansichten des FinFET-Bauelements 100 entlang dem Querschnitt C - C. 17B zeigt eine Schnittansicht des FinFET-Bauelements 100 entlang dem Querschnitt B - B. In der gesamten Beschreibung beziehen sich Figuren mit der gleichen Zahl, aber unterschiedlichen Buchstaben (z. B. 17A, 17B), auf unterschiedliche Darstellungen des gleichen Halbleiter-Bauelements in dem gleichen Herstellungsschritt, aber entlang unterschiedlicher Querschnitte.
  • 2 zeigt eine Schnittansicht des Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • In 3 wird das Substrat 50, das in 2 gezeigt ist, zum Beispiel mit fotolithografischen und Ätzverfahren strukturiert. Zum Beispiel wird eine Maskenschicht, wie etwa eine Pad-Oxidschicht 52 und eine darüber befindliche Pad-Nitridschicht 56, über dem Substrat 50 hergestellt. Die Pad-Oxidschicht 52 kann eine Dünnschicht mit Siliziumoxid sein, die zum Beispiel mit einem thermischen Oxidationsprozess hergestellt wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüber befindlichen Pad-Nitridschicht 56 fungieren. Bei einigen Ausführungsformen besteht die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbonitrid oder dergleichen oder einer Kombination davon, und sie kann zum Beispiel durch chemische Aufdampfung bei Tiefdruck (LPCVD) oder plasmaunterstützte chemische Aufdampfung (PECVD) hergestellt werden.
  • Die Maskenschicht kann mit fotolithografischen Verfahren strukturiert werden. Im Allgemeinen wird bei fotolithografischen Verfahren ein Fotoresistmaterial (nicht dargestellt) verwendet, das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Teil des Fotoresistmaterials zu entfernen. Das verbliebene Fotoresistmaterial schützt das darunter befindliche Material, wie etwa die Maskenschicht in diesem Beispiel, vor späteren Bearbeitungsschritten, wie etwa Ätzen. In diesem Beispiel wird das Fotoresistmaterial zum Strukturieren der Pad-Oxidschicht 52 und der Pad-Nitridschicht 56 verwendet, um eine strukturierte Maske 58 herzustellen, wie in 3 gezeigt ist.
  • Die strukturierte Maske 58 wird anschließend zum Strukturieren von freigelegten Teilen des Substrats 50 verwendet, um Gräben 61 zu erzeugen, wodurch Halbleiterfinnen 64 (z. B. 64A und 64B) zwischen benachbarten Gräben 61 definiert werden, wie in 3 gezeigt ist. Bei einigen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in dem Substrat 50 zum Beispiel durch reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder eine Kombination davon hergestellt. Der Ätzprozess kann anisotrop sein. Bei einigen Ausführungsformen können die Gräben 61 Streifen (von oben betrachtet) sein, die zueinander parallel sind und eng aneinanderliegend angeordnet sind. Bei einigen Ausführungsformen können die Gräben 61 zusammenhängend sein und die Halbleiterfinnen 64 umschließen. Die Halbleiterfinnen 64 können nachstehend auch als Finnen 96 bezeichnet werden.
  • Die Finnen 64 können mit einem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 64 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierung oder Mehrfachstrukturierung, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • 4 zeigt die Abscheidung eines Isoliermaterials zwischen benachbarten Halbleiterfinnen 64, um Isolationsbereiche 62 herzustellen. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten zum Umwandeln in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon abgeschieden werden. Andere Isoliermaterialien und/oder andere Herstellungsverfahren können ebenfalls verwendet werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nachdem das Isoliermaterial abgeschieden worden ist, kann ein Glühprozess durchgeführt werden. Mit einem Planarisierungsprozess, wie etwa einer chemisch-mechanische Polierung (CMP), kann überschüssiges Isoliermaterial entfernt werden, und es können Oberseiten der Isolationsbereiche 62 und Oberseiten der Halbleiterfinnen 64 hergestellt werden, die koplanar sind (nicht dargestellt). Die strukturierte Maske 58 (siehe 3) kann ebenfalls mit dem Planarisierungsprozess entfernt werden.
  • Bei einigen Ausführungsformen weisen die Isolationsbereiche 62 einen Belag, z. B. einen Oxidbelag (nicht dargestellt), an der Grenzfläche zwischen dem Isolationsbereich 62 und dem Substrat 50 bzw. den Halbleiterfinnen 64 auf. Bei einigen Ausführungsformen wird der Oxidbelag zum Reduzieren von Kristallfehlern an der Grenzfläche zwischen dem Substrat 50 und dem Isolationsbereich 62 hergestellt. Ebenso kann der Oxidbelag zum Reduzieren von Kristallfehlern an der Grenzfläche zwischen den Halbleiterfinnen 64 und dem Isolationsbereich 62 verwendet werden. Der Oxidbelag (z. B. Siliziumoxid) kann ein thermisches Oxid sein, das durch thermische Oxidation einer Oberflächenschicht des Substrats 50 abgeschieden wird, aber es können auch andere Verfahren zum Abscheiden des Oxidbelags verwendet werden.
  • Dann werden die Isolationsbereiche 62 ausgespart, um STI-Bereiche 62 (STI: flache Grabenisolation) herzustellen. Die Isolationsbereiche 62 werden so ausgespart, dass die oberen Teile der Halbleiterfinnen 64 zwischen benachbarten STI-Bereichen 62 herausragen. Die Oberseiten der STI-Bereiche 62 können eine ebene Oberfläche (wie dargestellt), eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa „Dishing“) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 62 können mit einer geeigneten Ätzung eben, konvex und/oder konkav hergestellt werden. Die Isolationsbereiche 62 können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem, der für das Material der Isolationsbereiche 62 selektiv ist. Zum Beispiel kann eine Trockenätzung oder eine Nassätzung unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF) durchgeführt werden, um die Isolationsbereiche 62 auszusparen.
  • Die 2 bis 4 zeigen eine Ausführungsform zum Herstellen der Finnen 64, aber die Finnen 64 können auch mit verschiedenen anderen Verfahren hergestellt werden. Zum Beispiel kann ein oberer Teil des Substrats 50 durch ein geeignetes Material ersetzt werden, wie etwa ein epitaxiales Material, das für eine angestrebte Dotierungsart (z. B. n- oder p-leitend) der herzustellenden Halbleiter-Bauelemente geeignet ist. Anschließend wird das Substrat 50 mit dem epitaxialen Material im oberen Teil strukturiert, um Halbleiterfinnen 64 herzustellen, die das epitaxiale Material aufweisen.
  • Als ein weiteres Beispiel kann eine dielektrische Schicht über einer Oberseite eines Substrats hergestellt werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht herausragen und Finnen bilden.
  • Als ein noch weiteres Beispiel kann eine dielektrische Schicht über einer Oberseite eines Substrats hergestellt werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können unter Verwendung eines von dem Substrat verschiedenen Materials epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht herausragen und Finnen bilden.
  • Bei Ausführungsformen, bei denen ein oder mehrere epitaxiale Materialien oder epitaxiale Strukturen (z. B. die heteroepitaxialen Strukturen oder die homoepitaxialen Strukturen) aufgewachsen werden, können die aufgewachsenen Materialien oder Strukturen in situ während des Aufwachsens dotiert werden, sodass vorhergehende und nachfolgende Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden. Darüber hinaus kann es vorteilhaft sein, ein Material in einem NMOS-Bereich epitaxial aufzuwachsen, das von dem Material in einem PMOS-Bereich verschieden ist. Bei verschiedenen Ausführungsformen können die Finnen 64 Siliziumgermanium (SixGe1-x, wobei x 0 bis 1 betragen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen aufweisen. Die Materialien, die zum Herstellen des III-V-Verbindungshalbleiters verwendet werden können, sind unter anderem InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5 zeigt die Herstellung einer Dummy-Gatestruktur 75 über den Halbleiterfinnen 64. Die Dummy-Gatestruktur 75 weist bei einigen Ausführungsformen ein Gate-Dielektrikum 66 und eine Gate-Elektrode 68 auf. Über der Dummy-Gatestruktur 75 kann eine Maske 70 hergestellt werden. Zum Herstellen der Dummy-Gatestruktur 75 wird eine dielektrische Schicht auf den Halbleiterfinnen 64 hergestellt. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Multischichten davon oder dergleichen aufweisen, und sie kann abgeschieden oder thermisch aufgewachsen werden.
  • Über der dielektrischen Schicht wird eine Gateschicht hergestellt, und über der Gateschicht wird eine Maskenschicht hergestellt. Die Gateschicht kann über der dielektrischen Schicht abgeschieden werden und dann zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann zum Beispiel aus Polysilizium bestehen, aber es können auch andere Materialien verwendet werden. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen bestehen.
  • Nachdem die Schichten (z. B. die dielektrische Schicht, die Gateschicht und die Maskenschicht) hergestellt worden sind, kann die Maskenschicht mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um eine Maske 70 herzustellen. Die Struktur der Maske 70 kann dann mit einem geeigneten Ätzverfahren auf die Gateschicht und die dielektrische Schicht übertragen werden, um die Gate-Elektrode 68 bzw. das Gate-Dielektrikum 66 herzustellen. Die Gate-Elektrode 68 und das Gate-Dielektrikum 66 bedecken jeweilige Kanalbereiche der Halbleiterfinnen 64. Die Gate-Elektrode 68 kann außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Halbleiterfinnen 64 ist.
  • In dem Beispiel von 5 ist gezeigt, dass das Gate-Dielektrikum 66 über den Finnen 64 (z. B. über Oberseiten und Seitenwänden der Finnen 64) und über den STI-Bereichen 62 hergestellt wird. Bei anderen Ausführungsformen kann das Gate-Dielektrikum 66 z. B. durch thermische Oxidation eines Materials der Finnen 64 hergestellt werden und kann daher über den Finnen 64, aber nicht über den STI-Bereichen 62 hergestellt werden. Diese und weitere Abwandlungen sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Die 6, 7A, 8 bis 12, 16 und 17A zeigen Schnittansichten der weiteren Bearbeitung des FinFET-Bauelements 100 entlang dem Querschnitt A - A (entlang der Längsachse der Finne 64). Es ist zu beachten, dass in den 6, 7A, 8 bis 12, 16 und 17A als ein nicht-beschränkendes Beispiel drei Dummy-Gatestrukturen 75 (z. B. 75A, 75B und 75C) über der Finne 64 hergestellt werden. Ein Fachmann dürfte jedoch erkennen, dass mehr oder weniger als drei Dummy-Gatestrukturen über der Finne 64 hergestellt werden können, und diese und weitere Abwandlungen sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Wie in 6 gezeigt ist, werden leicht dotierte Drain-Bereiche (LDD-Bereiche) 65 in den Finnen 64 hergestellt. Die LDD-Bereiche 65 können mit einem Plasmadotierungsprozess hergestellt werden. Der Plasmadotierungsprozess kann das Herstellen und Strukturieren von Masken, wie etwa eines Fotoresists, zum Bedecken der Bereiche des FinFET umfassen, die gegen den Plasmadotierungsprozess geschützt werden sollen. Bei dem Plasmadotierungsprozess können n- oder p-Dotierungsstoffe in die Finnen 64 implantiert werden, um die LDD-Bereiche 65 herzustellen. Zum Beispiel können p-Dotierungsstoffe, wie etwa Bor, in die Finnen 64 implantiert werden, um die LDD-Bereiche 65 für ein p-Bauelement herzustellen. Als ein weiteres Beispiel können n-Dotierungsstoffe, wie etwa Phosphor, in die Finnen 64 implantiert werden, um die LDD-Bereiche 65 für ein n-Bauelement herzustellen. Bei einigen Ausführungsformen grenzen die LDD-Bereiche 65 an den Kanalbereich des FinFET-Bauelements 100 an. Teile der LDD-Bereiche 65 können unter der Gate-Elektrode 68 verlaufen und in den Kanalbereich des FinFET-Bauelements 100 hinein reichen. 6 zeigt ein nicht-beschränkendes Beispiel für die LDD-Bereiche 65. Andere Konfigurationen, Formen und Herstellungsverfahren für die LDD-Bereiche 65 sind ebenfalls möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel können die LDD-Bereiche 65 nach der Herstellung von Gate-Abstandshaltern 87 hergestellt werden. Bei einigen Ausführungsformen werden die LDD-Bereiche 65 weggelassen. Der Einfachheit halber sind die LDD-Bereiche 65 in nachfolgenden Figuren nicht dargestellt, wobei klar ist, dass die LDD-Bereiche 65 in der Finne 64 hergestellt werden können.
  • Bleiben wir bei 6. Nachdem die LDD-Bereiche 65 hergestellt worden sind, werden Gate-Abstandshalter 87 um die Dummy-Gatestrukturen 75 hergestellt. Die Gate-Abstandshalter 87 können einen ersten Gate-Abstandshalter 72 und einen zweiten Gate-Abstandshalter 86 umfassen. Zum Beispiel kann der erste Gate-Abstandshalter 72 ein Gate-Dichtungsabstandshalter sein, der auf gegenüberliegenden Seitenwänden der Gate-Elektrode 68 und auf gegenüberliegenden Seitenwänden des Gate-Dielektrikums 66 hergestellt wird. Der zweite Gate-Abstandshalter 86 wird auf dem ersten Gate-Abstandshalter 72 hergestellt. Der erste Gate-Abstandshalter 72 kann aus einem Nitrid, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder Siliziumcarbonitrid, oder Siliziumcarbid oder dergleichen oder einer Kombination davon bestehen und kann z. B. durch eine thermische Oxidation, CVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden. Der zweite Gate-Abstandshalter 86 kann aus Siliziumnitrid, Siliziumcarbonitrid, einer Kombination davon oder dergleichen bestehen und kann mit einem geeigneten Abscheidungsverfahren hergestellt werden.
  • Bei einer Ausführungsform wird der Gate-Abstandshalter 87 dadurch hergestellt, dass zunächst eine erste Gate-Abstandshalterschicht konform über dem FinFET-Bauelement 100 abgeschieden wird und dann eine zweite Gate-Abstandshalterschicht konform über der ersten Gate-Abstandshalterschicht abgeschieden wird. Anschließend wird ein anisotroper Ätzprozess, wie etwa ein Trockenätzprozess, durchgeführt, um einen ersten Teil der zweiten Gate-Abstandshalterschicht, der sich auf Oberseiten des FinFET-Bauelements 100 (z. B. auf der Oberseite der Maske 70) befindet, zu entfernen, während ein zweiter Teil der zweiten Gate-Abstandshalterschicht entlang Seitenwänden der Gatestrukturen bestehen bleibt. Der zweite Teil der zweiten Gate-Abstandshalterschicht, der nach dem anisotropen Ätzprozess bestehen bleibt, bildet den zweiten Gate-Abstandshalter 86. Bei dem anisotropen Ätzprozess wird auch ein Teil der ersten Gate-Abstandshalterschicht entfernt, der sich außerhalb der Seitenwände des zweiten Gate-Abstandshalters 86 befindet, und der verbleibende Teil der ersten Gate-Abstandshalterschicht bildet den ersten Gate-Abstandshalter 72.
  • Die Formen und Herstellungsverfahren für den Gate-Abstandshalter 87, die in 6 gezeigt sind, sind lediglich nicht-beschränkende Beispiele, und andere Formen und Herstellungsverfahren sind möglich. Diese und weitere Abwandlungen sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Wie in 7 gezeigt ist, werden dann Aussparungen in den Finnen 64 benachbart zu den Dummy-Gatestrukturen 75, z. B. zwischen benachbarten Dummy-Gatestrukturen 75 und/oder dicht an einer Dummy-Gatestruktur 75, hergestellt, und in den Aussparungen werden Source-/Drain-Bereiche 80 hergestellt. Bei einigen Ausführungsformen werden die Aussparungen z. B. mit einem anisotropen Ätzprozess unter Verwendung der Dummy-Gatestrukturen 75 und der Gate-Abstandshalter 87 als eine Ätzmaske hergestellt, aber es kann auch ein anderes geeignetes Ätzverfahren verwendet werden.
  • Dann werden die Source-/Drain-Bereiche 80 in den Aussparungen hergestellt. Die Source-/Drain-Bereiche 80 werden durch epitaxiales Aufwachsen eines Materials in den Aussparungen mit geeigneten Verfahren wie metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Aufwachsen (SEG) oder dergleichen oder eine Kombination davon hergestellt.
  • Wie in den 7A bis 7C gezeigt ist, können die epitaxialen Source-/Drain-Bereiche 80 Oberflächen, die gegenüber jeweiligen Oberflächen der Finnen 64 erhaben sind (z. B. über die nicht-ausgesparten Teile der Finnen 64 überstehen), und Abschrägungen haben. In dem Beispiel von 7A verläuft eine Oberseite 80U der Source-/Drain-Bereiche 80 z. B. mit einem Abstand von 3 nm oder mehr über einer Oberseite 64U der Finne 64. Die Source-/Drain-Bereiche 80 von benachbarten Finnen 64 können zu einem zusammenhängenden epitaxialen Source-/Drain-Bereich 80 verschmelzen (siehe 7B). Bei einigen Ausführungsformen verschmelzen die Source-/Drain-Bereiche 80 für benachbarte Finnen 64 nicht miteinander und bleiben getrennte Source-/Drain-Bereiche 80 (siehe 7C). Bei einigen Ausführungsformen ist der resultierende FinFET ein n-FinFET, und die Source-/Drain-Bereiche 80 weisen Siliziumcarbid (SiC), Siliziumphosphor (SiP), mit Phosphor dotierten Silizium-Kohlenstoff (SiCP) oder dergleichen auf. Bei einigen Ausführungsformen ist der resultierende FinFET ein p-FinFET, und die Source-/Drain-Bereiche 80 weisen SiGe und einen p-Dotierungsstoff, wie etwa Bor oder Indium, auf.
  • Die epitaxialen Source-/Drain-Bereiche 80 können mit Dotanden implantiert werden, um die Source-/Drain-Bereiche 80 herzustellen, und anschließend kann ein Glühprozess durchgeführt werden. Der Implantationsprozess kann das Herstellen und Strukturieren von Masken, wie etwa eines Fotoresists, umfassen, um die Bereiche des FinFET-Bauelements 100 zu bedecken, die gegen den Implantationsprozess geschützt werden sollen. Die Source-/Drain-Bereiche 80 können eine Dotierungskonzentration von etwa 1E19 cm-3 bis etwa 1E21 cm-3 haben. P-Dotierungsstoffe, wie etwa Bor oder Indium, können in den Source-/Drain-Bereich 80 eines p-Transistors implantiert werden. N-Dotierungsstoffe, wie etwa Phosphor oder Arsen, können in den Source-/Drain-Bereich 80 eines n-Transistors implantiert werden. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche in situ während des Aufwachsens dotiert werden.
  • Wie in 8 gezeigt ist, wird dann eine Kontakt-Ätzstoppschicht (CESL) 89 über der in 7A gezeigten Struktur hergestellt. Die CESL 89 fungiert als eine Ätzstoppschicht in einem späteren Ätzprozess und kann ein geeignetes Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Kombinationen davon oder dergleichen aufweisen und mit einem geeigneten Herstellungsverfahren wie CVD, PVD, Kombinationen davon oder dergleichen hergestellt werden.
  • Dann wird ein erstes Zwischenschicht-Dielektrikum (ILD) 90 über der CESL 89 und über den Dummy-Gatestrukturen 75 (z. B. 75A, 75B und 75C) hergestellt. Bei einigen Ausführungsformen besteht das erste ILD 90 aus einem dielektrischen Material, wie etwa Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertem Silicatglas (USG) oder dergleichen, und es kann mit einem geeigneten Verfahren wie CVD, PECVD oder FCVD abgeschieden werden. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess, kann durchgeführt werden, um die Maske 70 und die Teile der CESL 89 zu entfernen, die sich über der Gate-Elektrode 68 befinden. Nach dem Planarisierungsprozess ist die Oberseite des ersten ILD 90 auf gleicher Höhe mit der Oberseite der Gate-Elektrode 68, wie in 8 gezeigt ist.
  • Dann wird in 9 ein beispielhafter Gate-zuletzt-Prozess (der gelegentlich auch als ein Ersatz-Gate-Prozess bezeichnet wird) durchgeführt, um die Gate-Elektrode 68 und das Gate-Dielektrikum 66 durch ein aktives Gate (das auch als ein Ersatz-Gate oder ein Metall-Gate bezeichnet werden kann) bzw. ein oder mehrere aktive dielektrische Gate-Materialien zu ersetzen. Daher können die Gate-Elektrode 68 und das Gate-Dielektrikum 66 in einem Gate-zuletzt-Prozess auch als Dummy-Gate-Elektrode bzw. Dummy-Gate-Dielektrikum bezeichnet werden. Das aktive Gate und das eine oder die mehreren aktiven dielektrischen Gate-Materialien können kollektiv als eine Metall-Gatestruktur oder eine Ersatzgatestruktur bezeichnet werden. Das aktive Gate ist bei der dargestellten Ausführungsform ein Metall-Gate.
  • In 9 werden die Dummy-Gatestrukturen 75A, 75B und 75C (siehe 8) durch Ersatzgatestrukturen 97A, 97B bzw. 97C ersetzt. Bei einigen Ausführungsformen werden zum Herstellen der Ersatzgatestrukturen 97 (z. B. 97A, 97B und 97C) die Gate-Elektrode 68 und das Gate-Dielektrikum 66 direkt unter der Gate-Elektrode 68 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen (nicht dargestellt) zwischen den Gate-Abstandshaltern 87 entstehen. Jede Aussparung legt den Kanalbereich einer jeweiligen Finne 64 frei. Während der Dummy-Gate-Entfernung kann das Gate-Dielektrikum 66 als eine Ätzstoppschicht verwendet werden, wenn die Gate-Elektrode 68 geätzt wird. Nach dem Entfernen der Gate-Elektrode 68 kann auch das Gate-Dielektrikum 66 entfernt werden.
  • Dann werden eine dielektrische Gate-Schicht 94, eine Sperrschicht 96, eine Seed-Schicht 98 und eine Gate-Elektrode 99 in den Aussparungen für die Ersatzgatestruktur 97 hergestellt. Die dielektrische Gate-Schicht 94 wird konform in den Aussparungen abgeschieden, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 64, auf Seitenwänden der Gate-Abstandshalter 87 und auf einer Oberseite des ersten ILD 90 (nicht dargestellt). Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 94 Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei anderen Ausführungsformen weist die dielektrische Gate-Schicht 94 ein dielektrisches High-k-Material auf, und bei diesen Ausführungsformen kann die dielektrische Gate-Schicht 94 einen k-Wert haben, der größer als etwa 7,0 ist, und sie kann ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon aufweisen. Die Herstellungsverfahren für die dielektrische Gate-Schicht 94 können Molekularstrahlepitaxie (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen.
  • Dann wird die Sperrschicht 96 konform über der dielektrischen Gate-Schicht 94 abgeschieden. Die Sperrschicht 96 kann ein elektrisch leitfähiges Material, wie etwa Titannidrid, aufweisen, aber alternativ können auch andere Materialien, wie etwa Tantalnitrid, Titan, Tantal oder dergleichen, verwendet werden. Die Sperrschicht 96 kann mit einem CVD-Prozess, wie etwa PECVD, hergestellt werden. Alternativ können aber auch andere Verfahren, wie etwa Sputtern, MOCVD oder ALD, verwendet werden.
  • Obwohl es in 9 nicht dargestellt ist, können bei einigen Ausführungsformen Austrittsarbeitsschichten, wie etwa eine p-Austrittsarbeitsschicht oder eine n-Austrittsarbeitsschicht, in den Aussparungen über der Sperrschicht 96 und vor der Herstellung der Seed-Schicht 98 hergestellt werden. Beispielhafte p-Austrittsarbeitsmetalle, die in den Gatestrukturen für p-Bauelemente verwendet werden können, sind TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2 NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte n-Austrittsarbeitsmetalle, die in den Gatestrukturen für n-Bauelemente verwendet werden können, sind Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird das Material für die Austrittsarbeitsschicht so gewählt, dass sein Austrittsarbeitswert so angepasst wird, dass eine Soll-Schwellenspannung Vt in dem herzustellenden Bauelement erreicht wird. Die eine oder die mehreren Austrittsarbeitsschichten können durch CVD, physikalische Aufdampfung (PVD) und/oder mit einem anderen geeigneten Verfahren abgeschieden werden.
  • Dann wird die Seed-Schicht 98 konform über der Sperrschicht 96 abgeschieden. Die Seed-Schicht 98 kann Kupfer, Titan, Tantal, Titannidrid, Tantalnitrid oder dergleichen oder eine Kombination davon aufweisen und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Die Seed-Schicht 98 weist zum Beispiel eine Titanschicht und eine Kupferschicht über der Titanschicht auf.
  • Dann wird die Gate-Elektrode 99 über der Seed-Schicht 98 abgeschieden, und sie füllt die übrigen Teile der Aussparungen. Die Gate-Elektrode 99 kann aus einem metallhaltigen Material, wie etwa Cu, Al, W oder dergleichen, oder Kombinationen davon oder Multischichten davon bestehen und kann z. B. durch Elektroplattierung, stromlose Plattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Nach der Herstellung der Gate-Elektrode 99 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um diejenigen überschüssigen Teile der dielektrischen Gate-Schicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht (falls sie hergestellt worden ist), der Seed-Schicht 98 und der Gate-Elektrode 99, die sich über der Oberseite des ersten ILD 90 befinden, zu entfernen. Die resultierenden verbliebenen Teile der dielektrischen Gate-Schicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht (falls sie hergestellt worden ist), der Seed-Schicht 98 und der Gate-Elektrode 99 bilden die Ersatzgatestruktur 97 des resultierenden FinFET-Bauelements 100.
  • Kommen wir nun zu 10, in der ein zweites ILD 92 über dem ersten ILD 90 hergestellt wird. Dann werden Kontaktöffnungen 91 (z. B. 91A und 91B) durch das zweite ILD 92 erzeugt, um die Ersatzgatestrukturen 97 (z. B. 97A, 97B und 97C) freizulegen, oder die Kontaktöffnungen werden durch das zweite ILD 92 und das erste ILD 90 erzeugt, um die Source-/Drain-Bereiche 80 freizulegen.
  • Bei einer Ausführungsform ist das zweite ILD 92 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen besteht das zweite ILD 92 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, und es kann mit einem geeigneten Verfahren wie CVD oder PECVD abgeschieden werden. Bei einigen Ausführungsformen bestehen das erste ILD 90 und das zweite ILD 92 aus dem gleichen Material (z. B. Siliziumoxid).
  • Die Kontaktöffnungen 91 können durch Fotolithografie und Ätzung erzeugt werden. Bei dem Ätzprozess wird die CESL 89 durchgeätzt, um die Source-/Drain-Bereiche 80 freizulegen. Durch den Ätzprozess können die Ersatzgatestrukturen 97 freigelegt werden. In dem Beispiel von 10 werden bei dem Ätzprozess zum Erzeugen der Kontaktöffnungen 91 auch obere Teile der Source-/Drain-Bereiche 80 entfernt, und untere Teile der Kontaktöffnungen 91 können seitlich über Seitenwände 90S des ersten ILD 90 hinaus reichen.
  • Dann wird in 11 eine Schicht 95 selektiv auf den Source-/Drain-Bereichen 80 hergestellt (z. B. abgeschieden), die von Kontaktöffnungen 91B (die auch als Source-/Drain-Kontaktöffnungen bezeichnet werden) freigelegt worden sind. Bei der dargestellten Ausführungsform ist die Schicht 95 eine Silizidschicht über den Source-/Drain-Bereichen 80, und daher kann die Schicht 95 auch als Silizidbereich 95 bezeichnet werden. Die Schicht 95 weist eine metallische Komponente auf, die mit Halbleitermaterialien (z. B. Silizium, Germanium) zu Silizid- oder Germanidbereichen reagieren kann, wie etwa Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere feuerfeste Metalle, Seltenerdmetalle oder deren Legierungen. Bei der dargestellten Ausführungsform weist die Schicht 95 Titansilizid (TiSi) auf.
  • Bei einigen Ausführungsformen wird zum selektiven Herstellen der Schicht 95 auf den Source-/Drain-Bereichen 80 ein PECVD-Prozess durchgeführt, wobei die Prozessbedingungen des PECVD-Prozesses so angepasst werden, dass eine selektive Abscheidung der Schicht 95 erreicht wird (Einzelheiten werden später erörtert). Bei einigen Ausführungsformen wird eine HF-Quelle (die auch als eine HF-Stromquelle bezeichnet wird) in dem PECVD-Prozess verwendet, um Gase zu Plasmen zu aktivieren (z. B. zu zünden). Die HF-Quelle in einem herkömmlichen PECVD-System bleibt nach dem Einschalten in dem gesamten PECVD-Prozess eingeschaltet. In der vorliegenden Erfindung wird der PECVD-Prozess unter Verwendung einer HF-Quelle durchgeführt, die abwechselnd ein- und ausgeschaltet wird (statt eingeschaltet zu bleiben). Einzelheiten dazu werden später unter Bezugnahme auf die 13A bis 13C erörtert. Die HF-Quelle der PECVD-Abscheidungsanlage, die in der vorliegenden Erfindung verwendet wird, kann zum Beispiel einen Steuermechanismus haben, der so konfiguriert ist, dass er die HF-Quelle während des PECVD-Prozesses entsprechend einigen steuerbaren oder programmierbaren Parametern (z. B. Einschaltzeit und Ausschaltzeit, die später erörtert werden) abwechselnd ein- und ausschaltet.
  • Bei der dargestellten Ausführungsform wird der PECVD-Prozess unter Verwendung einer Gasquelle (z. B. Vorläufer) durchgeführt, die ein Wasserstoffgas (z. B. H2) und ein Titantetrachlorid-Gas (z. B. TiCl4) umfasst. Ein Verhältnis zwischen dem Durchsatz des H2-Gases und dem des TiCl4-Gases ist kleiner als etwa 2 und beträgt z. B. etwa 1 bis etwa 2. Das H2-Gas und das TiCl4-Gas werden von der HF-Quelle, die in dem PECVD-Prozess verwendet wird, zu Plasmen aktiviert (z. B. gezündet). Während des PECVD-Prozesses ist die HF-Leistung kleiner als etwa 500 W und beträgt zum Beispiel etwa 100 W bis etwa 500 W. Bei der dargestellten Ausführungsform beträgt die Frequenz der HF-Quelle etwa 1 kHz bis etwa 10 kHz, der Druck des PECVD-Prozesses beträgt etwa 1 Torr bis etwa 10 Torr, und die Temperatur des PECVD-Prozesses beträgt etwa 100 °C bis etwa 500 °C, z. B. 400 °C. Die chemische Reaktion zwischen den Vorläufern kann wie folgt dargestellt werden: TiCl 4 + H 2 → Ti + HCl .
    Figure DE102019103699A1_0001
    Titan, das durch die vorgenannte chemische Reaktion entsteht, reagiert mit dem Material (z. B. Si) an der Oberfläche der Source-/Drain-Bereiche 80 zu Silizidbereichen 95 (Einzelheiten dazu werden später erörtert).
  • Bei einigen Ausführungsformen wird die HF-Quelle der PECVD-Anlage während des PECVD-Prozesses abwechselnd ein- und ausgeschaltet, um die mittlere Energie der Plasmen (z. B. des Plasmas von Wasserstoff und des Plasmas von Titantetrachlorid) des PECVD-Prozesses einzustellen. Die 13A bis 13C zeigen einige Beispiele für die Energieniveaus der Plasmen des PECVD-Prozesses in Reaktion auf das abwechselnde Ein- und Ausschalten der HF-Quelle. In den 13A bis 13C stellt die x-Achse jeweils die Zeit des PECVD-Prozesses dar, und die y-Achse stellt jeweils die Energie der Plasmen dar. Zum Beispiel wird in 13A die HF-Quelle zum Zeitpunkt t1 eingeschaltet und sie bleibt zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2 eingeschaltet, sodass die Energie der Plasmen von P1 auf P2 steigt, wie durch eine Kurve 110 in 13A dargestellt ist. Zum Zeitpunkt t2 wird die HF-Quelle ausgeschaltet, und sie bleibt zwischen zum Zeitpunkt t2 und dem Zeitpunkt t3 ausgeschaltet, und dadurch sinkt die Energie der Plasmen von P2 auf P3. Dann wird die HF-Quelle zum Zeitpunkt t3 wieder eingeschaltet und zum Zeitpunkt t4 wieder ausgeschaltet. Das vorstehend beschriebene Ein-Aus-Muster für die HF-Quelle wird während des PECVD-Prozesses so lange wiederholt, bis eine Solldicke für die Schicht 95 erreicht ist. Die Dauer zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2 kann als ein Zyklus oder Ein-/Ausschaltzeitraum der HF-Quelle bezeichnet werden, und die HF-Quelle kann als eine Quelle beschrieben werden, die periodisch ein- und ausgeschaltet wird. Die Dauer zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2 wird als die Einschaltzeit in einem Zyklus bezeichnet, und die Dauer zwischen dem Zeitpunkt t2 und dem Zeitpunkt t3 wird als die Ausschaltzeit in einem Zyklus bezeichnet.
  • 13A zeigt weiterhin die mittlere Energie Pav der Plasmen des PECVD-Prozesses, die zwischen P2 und P1 (oder P3) liegt. Die Form der Kurve 110 für das Energieniveau der Plasmen, die in 13A gezeigt ist, ist ein nicht-beschränkendes Beispiel, und andere Formen für das Energieniveau der Plasmen in dem PECVD-Prozess sind ebenfalls möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel zeigen eine Kurve 120 in 13B und eine Kurve 130 in 13C zwei weitere Beispiele für die mittlere Energie der Plasmen, die durch Umschalten (abwechselndes Ein- und Ausschalten) der HF-Quelle moduliert (z. B. eingestellt) wird. Insbesondere hat die Kurve 120 dreieckige Formen (die auch als Sägezahnformen bezeichnet werden können), und die Kurve 130 hat trapezartige Formen.
  • Durch Einstellen der Dauer zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2 (die Einschaltzeit) und der Dauer zwischen dem Zeitpunkt t2 und dem Zeitpunkt t3 (die Ausschaltzeit) in einem Ein-/Ausschaltzeitraum kann die mittlere Energie Pav der Plasmen problemlos so eingestellt werden, dass sie ein Sollniveau erreicht, wenn die HF-Quelle mit einem festen Leistungspegel arbeitet. Dies stellt einen Vorzug der vorliegenden Erfindung dar. Bei einem herkömmlichen PECVD-System bleibt die HF-Quelle während des PECVD-Prozesses eingeschaltet, was zu einem im Wesentlichen gleichbleibenden Energieniveau für die Plasmen des PECVD-Prozesses führen kann. Außerdem kann es selbst mit einer einstellbaren HF-Leistung für die HF-Quelle bei einem herkömmlichen PECVD-System immer noch schwierig sein, die mittlere Energie der Plasmen einzustellen oder eine niedrige und stabile mittlere Energie für die Plasmen exakt zu erzielen. Das vorliegende PECVD-System, bei dem die HF-Quelle periodisch ein- und ausgeschaltet wird, bietet eine effektive, einfache und exakte Möglichkeit zum Einstellen der mittleren Energie der Plasmen des PECVD-Prozesses über einen breiten Bereich. Dies kann zum Beispiel durch Einstellen der Einschaltzeit und der Ausschaltzeit in einem Ein-/Ausschaltzeitraum der HF-Quelle erreicht werden.
  • Bei einer erläuternden Ausführungsform beträgt die Dauer zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2 etwa 10 µs, und die Dauer zwischen dem Zeitpunkt t2 und dem Zeitpunkt t3 beträgt etwa 50 µs. Mit anderen Worten, in jedem Ein-/Ausschaltzeitraum bleibt die HF-Quelle etwa 10 µs eingeschaltet (d. h., sie ist in Betrieb), und dann bleibt sie etwa 50 µs ausgeschaltet (d. h., sie ist nicht in Betrieb). Die vorgenannten Werte für die Einschaltzeit und die Ausschaltzeit sind lediglich nicht-beschränkende Beispiele. Andere Dauern für die Einschaltzeit und die Ausschaltzeit sind ebenfalls möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Um eine selektive Abscheidung der Schicht 95 auf den Source-/Drain-Bereichen 80 zu erreichen, wird bei einigen Ausführungsformen die mittlere Energie der Plasmen des PECVD-Prozesses so eingestellt (z. B. durch Einstellen der Einschaltzeit und der Ausschaltzeit eines Zyklus), dass sie höher als eine erste Aktivierungsenergie zum Herstellen der Schicht 95 auf den Source-/Drain-Bereichen 80 ist, aber niedriger als eine zweite Aktivierungsenergie zum Herstellen der Schicht 95 z. B. auf dem ersten ILD 90 ist.
  • Kommen wir nun zu 14, in der eine Kurve 150 die Energie darstellt, die für die Herstellung der Schicht 95 auf den freigelegten Oberflächen der Source-/Drain-Bereiche 80 benötigt wird, und eine Kurve 140 die Energie darstellt, die für die Herstellung der Schicht 95 auf den Oberflächen des ersten ILD 90 benötigt wird. Zum Beispiel zeigt die Kurve 150, dass eine Aktivierungsenergie Ea_1 , die gleich einer Differenz zwischen einem Energieniveau E2 und einem Energieniveau E1 ist (d. h., Ea_1 = E2 - E1), benötigt wird, um z. B. Si-Si-Bindungen an den freigelegten Oberflächen der Source-/Drain-Bereiche 80 (z. B. Si) zu lösen und die metallischen Komponenten (z. B. Ti) der Schicht 95 Bindungen (z. B. Ti-Si-Bindungen) mit den freigelegten Oberflächen der Source-/Drain-Bereiche 80 bilden zu lassen. Daher stellt bei einigen Ausführungsformen die Aktivierungsenergie Ea_1 die Si-Si-Bindungsspaltungsenergie (z. B. etwa 310 kJ/mol) dar. In ähnlicher Weise zeigt die Kurve 140, dass eine Aktivierungsenergie Ea_2 , die gleich einer Differenz zwischen einem Energieniveau E3 und dem Energieniveau E1 ist (d. h., Ea_2 = E3 - E1), benötigt wird, um z. B. Si-N-Bindungen an den Oberflächen des ersten ILD 90 zu lösen und um die metallische Komponente (z. B. Ti) der Schicht 95 Bindungen mit den Oberflächen des ersten ILD 90 bilden zu lassen. Daher stellt bei einigen Ausführungsformen die Aktivierungsenergie Ea_2 die Si-N-Bindungsspaltungsenergie (z. B. etwa 437 kJ/mol) dar. Da Ea_2 größer als Ea_1 ist, kann eine selektive Abscheidung der Schicht 95 erreicht werden, wenn die Energie, die von den Plasmen des PECVD-Prozesses bereitgestellt wird, zwischen Ea_1 und Ea_2 liegt. Mit anderen Worten, wenn die Energie, die von den Plasmen des PECVD-Prozesses bereitgestellt wird, größer als die Aktivierungsenergie Ea_1 , aber kleiner als die Aktivierungsenergie Ea_2 ist, wird die Schicht 95 auf den Source-/Drain-Bereichen 80, aber nicht auf dem ersten ILD 90 hergestellt. 14 zeigt außerdem die Gibbssche freie Energie ΔG für die dargestellten Abscheidungsprozesse. In dem Beispiel von 14 ist die Gibbssche freie Energie ΔG größer als null (ΔG > 0), was darauf hinweist, dass Energie zum Anstoßen der Reaktion benötigt wird.
  • Wie vorstehend dargelegt worden ist, werden die Prozessbedingungen des offenbarten PECVD-Prozesses so angepasst, dass eine selektive Abscheidung der Schicht 95 erreicht wird. Außer dem Einstellen der Einschaltzeit und der Ausschaltzeit in jedem Zyklus der HF-Quelle werden auch andere Prozessbedingungen, wie etwa das Verhältnis zwischen dem Durchsatz von H2 und dem Durchsatz von TiCl4 (das der einfachen Erörterung halber auch als Durchsatzverhältnis bezeichnet werden kann), so gesteuert, dass sie innerhalb eines Sollbereichs liegen, um eine selektive Abscheidung der Schicht 95 zu erreichen. Zur Erläuterung der Bedeutung der Prozessbedingungen für die selektive Abscheidung der Schicht 95 zeigt 15 die Selektivität des PECVD-Abscheidungsprozesses unter unterschiedlichen Prozessbedingungen. In 15 stellt die y-Achse die Selektivität des Abscheidungsprozesses dar, die als ein Verhältnis zwischen der Dicke der auf den Source-/Drain-Bereichen 80 abgeschiedenen Schicht (z. B. TiSi) und der Dicke der auf dem ersten ILD 90 abgeschiedenen Schicht berechnet werden kann. Die x-Achse stellt die Dicke der auf den Source-/Drain-Bereichen 80 abgeschiedenen Schicht (z. B. TiSi) für unterschiedliche Versuchsdatensätze dar. In 15 sind Versuchsdaten für vier unterschiedliche Kombinationen von Prozessbedingungen dargestellt, und zwar: niedriges Durchsatzverhältnis mit pulsierender HF-Quelle; niedriges Durchsatzverhältnis ohne pulsierende HF-Quelle; hohes Durchsatzverhältnis mit pulsierender HF-Quelle; und hohes Durchsatzverhältnis ohne pulsierende HF-Quelle, wobei „mit pulsierender HF-Quelle“ bedeutet, dass die HF-Quelle während des PECVD-Prozesses abwechselnd ein- und ausgeschaltet wird (siehe z. B. die 13A bis 13C), „niedriges Durchsatzverhältnis“ ein Durchsatzverhältnis zwischen H2 und TiCl4, das kleiner als 2 ist, bedeutet, und „hohes Durchsatzverhältnis“ ein Durchsatzverhältnis zwischen H2 und TiCl4, das größer als 2 ist, bedeutet. Bei Daten innerhalb eines Bereichs 203 sind Werte für die Selektivität auf der y-Achse links in 15 dargestellt, und bei Daten innerhalb eines Bereichs 201 sind Werte für die Selektivität auf der y-Achse rechts in 15 dargestellt
  • Aus 15 geht hervor, dass wenn das Verhältnis zwischen dem Durchsatz von H2 und dem Durchsatz von TiCl4 größer als 2 ist (d. h., bei einem hohen Durchsatzverhältnis), die Selektivität des Abscheidungsprozesses niedrig ist (z. B. mit einem Wert von etwa 1), unabhängig davon, ob die HF-Quelle pulsierend ist (abwechselnd ein- und ausgeschaltet wird) oder nicht. Mit anderen Worten, bei der dargestellten Ausführungsform ist ein niedriges Durchsatzverhältnis (d. h., das Verhältnis zwischen dem Durchsatz von H2 und dem Durchsatz von TiCl4 ist kleiner als 2) eine notwendige Bedingung für die selektive Abscheidung von TiSi auf den Source-/Drain-Bereichen 80. Außerdem zeigt 15, dass die Verwendung eines niedrigen Durchsatzverhältnisses keine ausreichende Bedingung für die selektive Abscheidung von TiSi auf den Source-/Drain-Bereichen 80 ist, wie durch die niedrige Selektivität der Prozessbedingung „niedriges Durchsatzverhältnis ohne pulsierende HF-Quelle“ gezeigt ist. Mit anderen Worten, bei der dargestellten Ausführungsform ist die selektive Abscheidung von TiSi auf den Source-/Drain-Bereichen 80 nur dann möglich, wenn als die Prozessbedingungen ein niedriges Durchsatzverhältnis mit einer pulsierenden HF-Quelle kombiniert wird.
  • Kehren wir wieder zu 11 zurück, in der eine erste Aktivierungsenergie zum Herstellen der Schicht 95 auf den Source-/Drain-Bereichen 80 niedriger als eine Aktivierungsenergie zum Herstellen der Schicht 95 auf dem ersten ILD 90 ist. Daher kann durch Steuern der mittleren Energie der Plasmen des PECVD-Prozesses so, dass sie höher als die erste Aktivierungsenergie, aber niedriger als die zweite Aktivierungsenergie ist, das Metall (z. B. Ti, das durch die chemische Reaktion zwischen den Vorläufern entsteht) Bindungen mit den Source-/Drain-Bereichen 80 bilden, um die Schicht 95 herzustellen, aber das Metall kann keine Bindungen mit dem ersten ILD 90 bilden. Dadurch wird die Schicht 95 (z. B. TiSi) auf den Source-/Drain-Bereichen 80, aber nicht auf dem ersten ILD 90 hergestellt. Ebenso wird durch Steuern der mittleren Energie der Plasmen des PECVD-Prozesses so, dass sie höher als die erste Aktivierungsenergie, aber niedriger als die Aktivierungsenergien ist, die zum Herstellen der Schicht 95 auf dem zweiten ILD 92 und auf den Metall-Gatestrukturen 97 erforderlich sind, die Schicht 95 (z. B. TiSi) auf den Source-/Drain-Bereichen 80, aber nicht auf dem zweiten ILD 92 oder den Metall-Gatestrukturen 97 hergestellt. Daher sind Seitenwände des ersten ILD 90, die sich über einer Oberseite (z. B. der obersten Fläche) der selektiv hergestellten Schicht 95 befinden, im Wesentlichen frei von der Schicht 95.
  • 12 ist eine vergrößerte Darstellung eines Bereichs 190 von 11. 12 zeigt, dass auf Grund des offenbarten PECVD-Prozesses, der zum Herstellen der Schicht 95 verwendet wird, die Schicht 95 Endteile 95E (Teile innerhalb der gestrichelten Kreise) hat, die über die Seitenwände 90S des ersten ILD 90 hinaus reichen. Mit anderen Worten, die Endteile 95E befinden sich unter dem ersten ILD 90 und unter unteren Teilen der CESL 89. Diese Endteile 95E vergrößern die Größe der Silizidbereiche und verbessern dadurch die elektrische Leistungsfähigkeit (z. B. senken sie den Kontaktwiderstand) des hergestellten Bauelements.
  • Kehren wie wieder zu 11 zurück. Nachdem die Schicht 95 hergestellt worden ist, kann ein optionaler Glühprozess durchgeführt werden, um die Phase der Silizidbereiche zu steuern. Es ist zu beachten, dass die Seitenwände des ersten ILD 90 und des zweiten ILD 92 im Wesentlichen frei von der Schicht 95 sind, da die Schicht 95 selektiv über den Source-/Drain-Bereichen 80 hergestellt worden ist. Dadurch braucht nach der Herstellung der Schicht 95 kein Ätzprozess durchgeführt zu werden, um die Schicht 95 von den Seitenwänden des ersten ILD 90 und des zweiten ILD 92 zu entfernen. Da bei der Durchführung eines Ätzprozesses die Silizidbereiche 95 oxidiert und aufgezehrt werden können (sodass die elektrische Leistungsfähigkeit des Bauelements durch einen Anstieg des Kontaktwiderstands gemindert wird), verhindert die vorliegende Erfindung dadurch, dass kein solcher Ätzprozess durchgeführt werden muss, die Leistungsminderung, die von dem Ätzprozess verursacht wird. Und da die Seitenwände des ersten ILD 90 und die Seitenwände des zweiten ILD 92 im Wesentlichen frei von der Schicht 95 sind, bleibt eine Weite W der Kontaktöffnungen 91 (die an der Oberseite des zweiten ILD 92 gemessen wird) nach der Herstellung des Silizidbereichs 95 unverändert, sodass es einfacher wird, nachfolgende Schichten (siehe z. B. 101, 103 und 105 in 17A) in den Kontaktöffnungen 91 herzustellen. Wenn hingegen die Seitenwände des ersten ILD 90 und die Seitenwände des zweiten ILD 92 von der Schicht 95 bedeckt werden, würde die Weite W abnehmen und das Seitenverhältnis der Kontaktöffnungen 91 würde zunehmen, sodass es schwieriger wird, die nachfolgenden Schichten in den schmaleren Kontaktöffnungen 91 herzustellen, und beim Füllen der Kontaktöffnungen 91 mit leitfähigen Materialien können Hohlräume (z. B. leere Zwischenräume) entstehen. Die Hohlräume können zusammen mit einem kleineren Volumen des leitfähigen Materials in den Kontaktöffnungen 91 den Widerstand von später hergestellten Source-/Drain-Kontakten erhöhen. Im Gegensatz dazu werden mit den hier offenbarten Verfahren durch selektives Herstellen der Schicht 95 auf den Source-/Drain-Bereichen 80 die vorgenannten Probleme vermieden.
  • Dann wird in 16 eine optionale Sperrschicht 93 über den Silizidbereichen 95 hergestellt, um die Silizidbereiche 95 z. B. gegen eine weitere Oxidation zu schützen. Bei einer erläuternden Ausführungsform wird die Sperrschicht 93 durch Durchführen eines Oxidationsprozesses oder eines Nitrierungsprozesses selbstjustiert hergestellt, um obere Teile (z. B. Teile in der Nähe der Oberseite der Silizidbereiche 95 von 11) der Silizidbereiche 95 in ein Oxid oder ein Nitrid umzuwandeln. Zum Beispiel kann ein stickstoffhaltiges Plasma und/oder ein stickstoffhaltiges Gas so zugeführt werden, dass es in Kontakt mit den Silizidbereichen 95 kommt, sodass ein Nitrid (z. B. 93) der Silizidbereiche 95 entsteht, das Titan-Silizid-Nitrid (TiSiN) sein oder umfassen kann. Ebenso kann ein sauerstoffhaltiges Plasma und/oder ein sauerstoffhaltiges Gas so zugeführt werden, dass es in Kontakt mit den Silizidbereichen 95 kommt, sodass ein Oxid (z. B. 93) der Silizidbereiche 95 entsteht, das Titan-Silizid-Oxid (TiSiO) sein oder umfassen kann. Da die Sperrschicht 93 selbstjustiert hergestellt wird, wird keine Maskenschicht oder kein Ätzprozess zum Herstellen der Sperrschicht 93 benötigt, und die einfache Bearbeitung zum Herstellen der Sperrschicht 93 ist ein weiterer Vorzug der vorliegenden Erfindung. Bei anderen Ausführungsformen wird die Sperrschicht 93 nicht hergestellt. Der Einfachheit halber zeigen nachfolgende Figuren die Sperrschicht 93 nicht, aber es ist klar, dass die Sperrschicht 93 hergestellt werden kann.
  • Dann werden in 17A Kontakte 102 (z. B. 102A und 102B, die auch als Kontaktstifte bezeichnet werden können) in den Kontaktöffnungen 91 hergestellt. Bei der dargestellten Ausführungsform weisen die Kontakte 102 jeweils eine Sperrschicht 101, eine Seed-Schicht 103 und ein leitfähiges Material 105 auf, und sie sind jeweils mit dem darunter befindlichen leitfähigen Strukturelement (z. B. der Ersatzgatestruktur 97 oder dem Silizidbereich 95) elektrisch verbunden. Die Kontakte 102A, die mit der Ersatzgatestruktur 97 elektrisch verbunden sind, können als Gatekontakte bezeichnet werden, und die Kontakte 102B, die mit den Silizidbereichen 95 elektrisch verbunden sind, können als Source-/Drain-Kontakte bezeichnet werden. Die Materialien und die Herstellungsverfahren für die Sperrschicht 101, die Seed-Schicht 103 und das leitfähige Material 105 können denen gleichen oder ähnlich sein, die vorstehend für die Sperrschicht 96, die Seed-Schicht 98 bzw. die Gate-Elektrode 99 der Ersatzgatestruktur 97 erörtert worden sind, und daher werden Einzelheiten hier nicht wiederholt. In 17A sind zur Erläuterung alle Kontakte 102 mit dem gleichen Querschnitt gezeigt. Dies ist natürlich lediglich ein Beispiel und nicht beschränkend. Die Kontakte 102 können mit unterschiedlichen Querschnitten hergestellt werden.
  • 17B zeigt das FinFET-Bauelement 100 von 17A, jedoch entlang dem Querschnitt B - B. 17B zeigt einen Kontakt 102 über jeder der Finnen 64A und 64B. Die Kontakte 102 sind mit der Ersatzgatestruktur 97 elektrisch verbunden. Die Anzahl und die Positionen der Kontakte 102 dienen nur der Erläuterung und sind nicht beschränkend, und es sind auch andere Anzahlen und andere Positionen möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen.
  • Die 18A und 18B zeigen Schnittansichten eines FinFET-Bauelements 100A, gemäß einer Ausführungsform. Das FinFET-Bauelement 100A ist dem FinFET-Bauelement 100 ähnlich, wobei die gleiche Bezugszahl auf eine gleiche oder eine ähnliche Komponente verweist, die mit dem gleichen oder einem ähnlichen Herstellungsverfahren hergestellt wird, und daher werden Einzelheiten nicht wiederholt. Im Gegensatz zu dem FinFET-Bauelement 100 hat das FinFET-Bauelement 100A nicht die Sperrschicht 101 in den Kontakten 102, und in diesem Fall kann das leitfähige Material 105 ein Metall sein, das keine Sperrschicht benötigt, um zum Beispiel eine Verunreinigung von Kupfer, z. B. durch Cobalt, Wolfram oder dergleichen, zu vermeiden. Mit anderen Worten, die Seed-Schicht 103 wird direkt auf (z. B. in physischem Kontakt mit) den Seitenwänden des ersten ILD 90 und des zweiten ILD 92 hergestellt.
  • Abwandlungen der offenbarten Ausführungsformen sind möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Die selektive Abscheidung der Schicht 95 wird zum Beispiel anhand des Beispiels der selektiven Abscheidung von TiSi über den Source-/Drain-Bereichen 80 erörtert, aber das hier offenbarte Prinzip kann für eine selektive Abscheidung einer Schicht zum Beispiel auf einem ersten Material, aber nicht auf einem zweiten Material, verwendet werden. Wenn eine erste Aktivierungsenergie, die zum Herstellen der Schicht auf dem ersten Material benötigt wird, niedriger als eine zweite Aktivierungsenergie, die zum Herstellen der Schicht auf dem zweiten Material benötigt wird, ist, kann die Energie, die von dem Abscheidungsprozess (z. B. einem PECVD-Prozess) bereitgestellt wird, so gesteuert werden, dass sie höher als die erste Aktivierungsenergie, aber niedriger als die zweite Aktivierungsenergie ist, sodass die selektive Abscheidung auf dem ersten Material erreicht wird. Um die von dem Abscheidungsprozess (z. B. einem PECVD-Prozess) bereitgestellte Energie zu steuern, kann die HF-Quelle des PECVD-Prozesses periodisch ein- und ausgeschaltet werden, wie vorstehend unter Bezugnahme auf die 13A bis 13C dargelegt worden ist, und die Einschaltzeit und die Ausschaltzeit jedes Zyklus der HF-Quelle können so eingestellt werden, dass das Soll-Energieniveau erreicht wird.
  • 19 zeigt ein Ablaufdiagramm eines Verfahrens 1000 zur Herstellung eines Halbleiter-Bauelements, gemäß einigen Ausführungsformen. Es dürfte klar sein, dass das beispielhafte Verfahren, das in 19 gezeigt ist, lediglich ein Beispiel für zahlreiche mögliche beispielhafte Verfahren ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können Schritte, die in 19 dargestellt sind, hinzugefügt, weggelassen, ersetzt, umgeordnet oder wiederholt werden.
  • In 19 werden in einem Schritt 1010 Source-/Drain-Bereiche auf gegenüberliegenden Seiten einer Gatestruktur hergestellt, wobei die Gatestruktur über einer Finne angeordnet ist und von einer ersten dielektrischen Schicht umschlossen ist. In einem Schritt 1020 werden Öffnungen in der ersten dielektrischen Schicht erzeugt, um die Source-/Drain-Bereiche freizulegen. In einem Schritt 1030 werden mit einem plasmaunterstützten chemischen Aufdampfprozess (PECVD-Prozess) Silizidbereiche selektiv in den Öffnungen auf den Source-/Drain-Bereichen hergestellt. In einem Schritt 1040 werden die Öffnungen mit einem elektrisch leitfähigen Material gefüllt.
  • Bei einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte auf: Herstellen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten einer Gatestruktur, wobei die Gatestruktur über einer Finne angeordnet ist und von einer ersten dielektrischen Schicht umschlossen ist; Erzeugen von Öffnungen in der ersten dielektrischen Schicht, um die Source-/Drain-Bereiche freizulegen; selektives Herstellen von Silizidbereichen in den Öffnungen auf den Source-/Drain-Bereichen mit einem plasmaunterstützten chemischen Aufdampfprozess (PECVD-Prozess); und Füllen der Öffnungen mit einem elektrisch leitfähigen Material. Bei einer Ausführungsform umfasst das Verfahren vor dem Füllen der Öffnungen weiterhin das Herstellen einer Sperrschicht in den Öffnungen, wobei die Sperrschicht Seitenwände der ersten dielektrischen Schicht, die von den Öffnungen freigelegt worden sind, und Oberseiten der Silizidbereiche bedeckt. Bei einer Ausführungsform wird in dem PECVD-Prozess eine HF-Quelle (HF: Hochfrequenz) zum Erzeugen von Plasmen verwendet, wobei die HF-Quelle während des PECVD-Prozesses abwechselnd ein- und ausgeschaltet wird. Bei einer Ausführungsform ist eine mittlere Energie der Plasmen in dem PECVD-Prozess höher als eine erste Aktivierungsenergie zum Herstellen der Silizidbereiche auf den Source-/Drain-Bereichen und niedriger als eine zweite Aktivierungsenergie zum Herstellen der Silizidbereiche auf der ersten dielektrischen Schicht. Bei einer Ausführungsform wird die HF-Quelle in jedem Zyklus des PECVD-Prozesses während einer ersten Dauer eingeschaltet und während einer zweiten Dauer ausgeschaltet, wobei das Verfahren weiterhin das Einstellen der mittleren Energie der Plasmen durch Einstellen der ersten Dauer und der zweiten Dauer umfasst. Bei einer Ausführungsform weisen die Silizidbereiche Titansilizid auf, und der PECVD-Prozess wird unter Verwendung einer Gasquelle durchgeführt, die Wasserstoff und Titantetrachlorid umfasst. Bei einer Ausführungsform ist ein Verhältnis zwischen einem Durchsatz von Wasserstoff und einem Durchsatz von Titantetrachlorid kleiner als etwa 2. Bei einer Ausführungsform beträgt eine Leistung der HF-Quelle etwa 100 W bis etwa 500 W. Bei einer Ausführungsform beträgt eine Frequenz der HF-Quelle etwa 1 kHz bis etwa 10 kHz, und ein Druck des PECVD-Prozesses beträgt etwa 1 Torr bis etwa 10 Torr. Bei einer Ausführungsform umfasst das Verfahren vor dem Füllen der Öffnungen weiterhin das Herstellen einer selbstjustierten Sperrschicht über den Silizidbereichen. Bei einer Ausführungsform umfasst das Herstellen der selbstjustierten Sperrschicht das Zuführen eines Gases, das Stickstoff aufweist, oder das Zuführen eines Plasmas, das Stickstoff aufweist, zu Oberflächen der Silizidbereiche. Bei einer Ausführungsform umfasst das Herstellen der selbstjustierten Sperrschicht das Zuführen eines Gases, das Sauerstoff aufweist, oder das Zuführen eines Plasmas, das Sauerstoff aufweist, zu Oberflächen der Silizidbereiche.
  • Bei einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte auf: Festlegen einer ersten Aktivierungsenergie zum Abscheiden eines dritten Materials auf einem ersten Material einer Halbleiterstruktur; Festlegen einer zweiten Aktivierungsenergie zum Abscheiden des dritten Materials auf einem zweiten Material der Halbleiterstruktur, wobei die zweite Aktivierungsenergie höher als die erste Aktivierungsenergie ist; und selektives Abscheiden des dritten Materials auf dem ersten Material durch Durchführen eines plasmaunterstützten chemischen Aufdampfprozesses (PECVD-Prozesses), wobei eine mittlere Energie der Plasmen des PECVD-Prozesses höher als die erste Aktivierungsenergie und niedriger als die zweite Aktivierungsenergie ist. Bei einer Ausführungsform ist nach dem selektiven Abscheiden des dritten Materials das erste Material mit dem dritten Material bedeckt und das zweite Material ist von dem dritten Material befreit. Bei einer Ausführungsform werden die Plasmen des PECVD-Prozesses unter Verwendung einer HF-Quelle (HF: Hochfrequenz) erzeugt, wobei die HF-Quelle während des PECVD-Prozesses abwechselnd ein- und ausgeschaltet wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Einstellen der mittleren Energie der Plasmen des PECVD-Prozesses durch Einstellen einer ersten Dauer, während der die HF-Quelle eingeschaltet ist, und das Einstellen einer zweiten Dauer, während der die HF-Quelle ausgeschaltet ist.
  • Bei einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte auf: Herstellen einer Dummy-Gatestruktur über einer Finne, wobei die Dummy-Gatestruktur von einer ersten dielektrischen Schicht umschlossen wird, wobei die erste dielektrische Schicht Source-/Drain-Bereiche bedeckt, die auf gegenüberliegenden Seiten der Dummy-Gatestruktur angeordnet sind; Ersetzen der Dummy-Gatestruktur durch eine Metall-Gatestruktur; Erzeugen von Öffnungen in der ersten dielektrischen Schicht, um die Source-/Drain-Bereiche freizulegen; selektives Abscheiden eines Silizidmaterials auf Unterseiten der Öffnungen auf den Source-/Drain-Bereichen durch Durchführen eines plasmaunterstützten chemischen Aufdampfprozesses (PECVD-Prozesses), wobei während des PECVD-Prozesses eine HF-Quelle (HF: Hochfrequenz) für den PECVD-Prozess periodisch ein- und ausgeschaltet wird; und Füllen der Öffnungen mit einem leitfähigen Material. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Einstellen einer mittleren Energie der Plasmen des PECVD-Prozesses durch Einstellen einer Einschaltzeit und einer Ausschaltzeit in einem Zyklus des PECVD-Prozesses, wobei die Einschaltzeit eine erste Dauer des Zyklus des PECVD-Prozesses ist, während der die HF-Quelle eingeschaltet ist, und die Ausschaltzeit eine zweite Dauer des Zyklus des PECVD-Prozesses ist, während der die HF-Quelle ausgeschaltet ist. Bei einer Ausführungsform ist das Silizidmaterial Titansilizid, und der PECVD-Prozess wird unter Verwendung eines Gases, das Wasserstoff und Titantetrachlorid aufweist, durchgeführt, wobei ein Verhältnis zwischen einem Durchsatz von Wasserstoff und einem Durchsatz von Titantetrachlorid kleiner als etwa 2 ist. Bei einer Ausführungsform umfasst das Verfahren vor dem Füllen der Öffnungen weiterhin das Herstellen einer selbstjustierten Sperrschicht über dem Silizidmaterial durch Zuführen eines stickstoffhaltigen Gases oder eines stickstoffhaltigen Plasmas zu dem Silizidmaterial.
  • Ausführungsformen können Vorteile erzielen. Zum Beispiel ermöglicht das offenbarte Verfahren das selektive Abscheiden einer Metallschicht über Source-/Drain-Bereichen 80 in Vorbereitung auf das Herstellen von Silizidbereichen. Da die Metallschicht selektiv über den Source-/Drain-Bereichen 80 an der Unterseite der Öffnungen (z. B. Source-/Drain-Kontaktöffnungen) abgeschieden wird, wird das Seitenverhältnis der Öffnungen nicht reduziert, wodurch die Gefahr verringert oder vermieden wird, dass Hohlräume in den Kontaktstiften entstehen. Das offenbarte Verfahren macht außerdem einen Ätzprozess überflüssig, der zum Entfernen der nicht umgesetzten Metallschicht nach dem Herstellen der Silizidbereiche verwendet wird, wodurch Probleme wie Oxidation und Aufzehrung der Silizidbereiche vermieden werden. Dadurch wird die elektrische Leistungsfähigkeit des Bauelements verbessert. Außerdem kann durch Einstellen der Einschaltzeit und der Ausschaltzeit des Zyklus der HF-Quelle der PECVD-Anlage die mittlere Energie der Plasmen des PECVD-Prozesses problemlos so eingestellt werden, dass sie auf einem Soll-Energieniveau ist, was den selektiven Abscheidungsprozess erleichtern kann.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten einer Gatestruktur, wobei die Gatestruktur über einer Finne angeordnet ist und von einer ersten dielektrischen Schicht umschlossen ist; Erzeugen von Öffnungen in der ersten dielektrischen Schicht, um die Source-/Drain-Bereiche freizulegen; selektives Herstellen von Silizidbereichen in den Öffnungen auf den Source-/Drain-Bereichen mit einem plasmaunterstützten chemischen Aufdampfprozess (PECVD-Prozess); und Füllen der Öffnungen mit einem elektrisch leitfähigen Material.
  2. Verfahren nach Anspruch 1, das vor dem Füllen der Öffnungen weiterhin das Herstellen einer Sperrschicht in den Öffnungen umfasst, wobei die Sperrschicht Seitenwände der ersten dielektrischen Schicht, die von den Öffnungen freigelegt worden sind, und Oberseiten der Silizidbereiche bedeckt.
  3. Verfahren nach Anspruch 1 oder 2, wobei in dem PECVD-Prozess eine HF-Quelle (HF; Hochfrequenz) zum Erzeugen von Plasmen verwendet wird, wobei die HF-Quelle während des PECVD-Prozesses abwechselnd ein- und ausgeschaltet wird.
  4. Verfahren nach Anspruch 3, wobei eine mittlere Energie der Plasmen in dem PECVD-Prozess höher als eine erste Aktivierungsenergie zum Herstellen der Silizidbereiche auf den Source-/Drain-Bereichen und niedriger als eine zweite Aktivierungsenergie zum Herstellen der Silizidbereiche auf der ersten dielektrischen Schicht ist.
  5. Verfahren nach Anspruch 4, wobei die HF-Quelle in jedem Zyklus des PECVD-Prozesses während einer ersten Dauer eingeschaltet ist und während einer zweiten Dauer ausgeschaltet ist, wobei das Verfahren weiterhin das Einstellen der mittleren Energie der Plasmen durch Einstellen der ersten Dauer und der zweiten Dauer umfasst.
  6. Verfahren nach einem der Ansprüche 3 bis 5, wobei die Silizidbereiche Titansilizid aufweisen und der PECVD-Prozess unter Verwendung einer Gasquelle durchgeführt wird, die Wasserstoff und Titantetrachlorid aufweist.
  7. Verfahren nach Anspruch 6, wobei ein Verhältnis zwischen einem Durchsatz von Wasserstoff und einem Durchsatz von Titantetrachlorid kleiner als etwa 2 ist.
  8. Verfahren nach Anspruch 7, wobei eine Leistung der HF-Quelle etwa 100 W bis etwa 500 W beträgt.
  9. Verfahren nach Anspruch 8, wobei eine Frequenz der HF-Quelle etwa 1 kHz bis etwa 10 kHz beträgt und ein Druck des PECVD-Prozesses etwa 1 Torr bis etwa 10 Torr beträgt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Füllen der Öffnungen weiterhin das Herstellen einer selbstjustierten Sperrschicht über den Silizidbereichen umfasst.
  11. Verfahren nach Anspruch 10, wobei das Herstellen der selbstjustierten Sperrschicht das Zuführen eines Gases, das Stickstoff aufweist, oder das Zuführen eines Plasmas, das Stickstoff aufweist, zu Oberflächen der Silizidbereiche umfasst.
  12. Verfahren nach Anspruch 10, wobei das Herstellen der selbstjustierten Sperrschicht das Zuführen eines Gases, das Sauerstoff aufweist, oder das Zuführen eines Plasmas, das Sauerstoff aufweist, zu Oberflächen der Silizidbereiche umfasst.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Festlegen einer ersten Aktivierungsenergie zum Abscheiden eines dritten Materials auf einem ersten Material einer Halbleiterstruktur; Festlegen einer zweiten Aktivierungsenergie zum Abscheiden des dritten Materials auf einem zweiten Material der Halbleiterstruktur, wobei die zweite Aktivierungsenergie höher als die erste Aktivierungsenergie ist; und selektives Abscheiden des dritten Materials auf dem ersten Material durch Durchführen eines plasmaunterstützten chemischen Aufdampfprozesses (PECVD-Prozesses), wobei eine mittlere Energie der Plasmen des PECVD-Prozesses höher als die erste Aktivierungsenergie und niedriger als die zweite Aktivierungsenergie ist.
  14. Verfahren nach Anspruch 13, wobei nach dem selektiven Abscheiden des dritten Materials das erste Material mit dem dritten Material bedeckt ist und das zweite Material von dem dritten Material befreit ist.
  15. Verfahren nach Anspruch 13 oder 14, wobei die Plasmen des PECVD-Prozesses unter Verwendung einer HF-Quelle (HF: Hochfrequenz) erzeugt werden, wobei die HF-Quelle während des PECVD-Prozesses abwechselnd ein- und ausgeschaltet wird.
  16. Verfahren nach Anspruch 15, das weiterhin das Einstellen der mittleren Energie der Plasmen des PECVD-Prozesses durch Einstellen einer ersten Dauer, während der die HF-Quelle eingeschaltet ist, und das Einstellen einer zweiten Dauer, während der die HF-Quelle ausgeschaltet ist, umfasst.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Dummy-Gatestruktur über einer Finne, wobei die Dummy-Gatestruktur von einer ersten dielektrischen Schicht umschlossen wird, wobei die erste dielektrische Schicht Source-/Drain-Bereiche bedeckt, die auf gegenüberliegenden Seiten der Dummy-Gatestruktur angeordnet sind; Ersetzen der Dummy-Gatestruktur durch eine Metall-Gatestruktur; Erzeugen von Öffnungen in der ersten dielektrischen Schicht, um die Source-/Drain-Bereiche freizulegen; selektives Abscheiden eines Silizidmaterials auf Unterseiten der Öffnungen auf den Source-/Drain-Bereichen durch Durchführen eines plasmaunterstützten chemischen Aufdampfprozesses (PECVD-Prozesses), wobei während des PECVD-Prozesses eine HF-Quelle (HF: Hochfrequenz) für den PECVD-Prozess periodisch ein- und ausgeschaltet wird; und Füllen der Öffnungen mit einem leitfähigen Material.
  18. Verfahren nach Anspruch 17, das weiterhin das Einstellen einer mittleren Energie der Plasmen des PECVD-Prozesses durch Einstellen einer Einschaltzeit und einer Ausschaltzeit in einem Zyklus des PECVD-Prozesses umfasst, wobei die Einschaltzeit eine erste Dauer des Zyklus des PECVD-Prozesses ist, während der die HF-Quelle eingeschaltet ist, und die Ausschaltzeit eine zweite Dauer des Zyklus des PECVD-Prozesses ist, während der die HF-Quelle ausgeschaltet ist.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Silizidmaterial Titansilizid ist und der PECVD-Prozess unter Verwendung eines Gases, das Wasserstoff und Titantetrachlorid aufweist, durchgeführt wird, wobei ein Verhältnis zwischen einem Durchsatz von Wasserstoff und einem Durchsatz von Titantetrachlorid kleiner als etwa 2 ist.
  20. Verfahren nach Anspruch 19, das vor dem Füllen der Öffnungen weiterhin das Herstellen einer selbstjustierten Sperrschicht über dem Silizidmaterial durch Zuführen eines stickstoffhaltigen Gases oder eines stickstoffhaltigen Plasmas zu dem Silizidmaterial umfasst.
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