DE102021120222B4 - Halbleiter-gates und verfahren zu deren herstellung - Google Patents

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

Halbleitervorrichtung mit:Source-/Drain-Bereichen (92) über einem Substrat (50);Nanolagen (54) zwischen den Source-/Drain-Bereichen (92); undeiner Gatestruktur über dem Substrat (50) und zwischen den Source-/Drain-Bereichen (92), wobei die Gatestruktur Folgendes umfasst:ein dielektrisches Gatematerial (123) um jede der Nanolagen (54);ein Austrittsarbeitsmaterial (125) um das dielektrische Gatematerial (123);ein erstes Verkappungsmaterial (127) um das Austrittsarbeitsmaterial (125);ein zweites Verkappungsmaterial (129) um das erste Verkappungsmaterial (127), wobei das zweite Verkappungsmaterial (129) an einer ersten Stelle zwischen den Nanolagen (54) dicker als an einer zweiten Stelle entlang einer Seitenwand der Nanolagen (54) ist, wobei eine Oberseite und eine Unterseite des zweiten Verkappungsmaterials (129) an der ersten Stelle mit dem ersten Verkappungsmaterial (127) in physischem Kontakt sind; undein Gatefüllmaterial über dem zweiten Verkappungsmaterial (129).

Description

  • HINTERGRUND
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Die Druckschrift US 2020 / 0 294 865 A1 offenbart ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur. Die Druckschrift US 2017 / 0 207 218 A1 offenbart eine Halbleitervorrichtung.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) (FET: field-effect transistor) in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
    • Die 2,3,4,5, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10, 11, 12A, 12B, 12C, 12D, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 17D, 17E und 17F sind Schnittansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
    • 17G ist eine Schnittansicht einer Zwischenstufe bei der Herstellung von Nano-FETs gemäß alternativen Ausführungsformen.
    • Die 18A, 18B, 19A, 19B, 20A, 20B, 21A und 21B sind Schnittansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung wird durch die unabhängigen Patentansprüche definiert. Ausführungsformen der Erfindung werden in den abhängigen Patentansprüchen, in der Beschreibung und in den Figuren bereitgestellt. Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen Halbleitervorrichtungen, mit denen die Leistung verbessert wird, und Verfahren zu ihrer Herstellung bereit. Die Halbleitervorrichtungen können Nanostruktur-Feldeffekttransistoren (Nano-FETs) (FET: field-effect transistor), auch als Nanolagen-Feldeffekttransitoren (NSFETs) (NSFET: nanosheet field-effect transistor), Nanodraht-Feldeffekttransitoren (NWFETs) (NWFET: nanowire field-effect transistor) oder Gate-all-around-Feldeffekttransistoren (GAAFETs) bezeichnet) sein. Diese Ausführungsformen umfassen Verfahren, die zum Herstellen eines ersten Verkappungsmaterials um das Austrittsarbeitsmaterial einer ersten Nanolage eines Nano-FET und zum Herstellen des ersten Verkappungsmaterials um das Austrittsarbeitsmaterial einer zweiten Nanolage des Nano-FET verwendet werden, aber sie sind nicht darauf beschränkt. Dann wird ein zweites Verkappungsmaterial um das erste Verkappungsmaterial der ersten Nanolage des Nano-FET hergestellt, und das zweite Verkappungsmaterial wird um das erste Verkappungsmaterial der zweiten Nanolage des Nano-FET hergestellt. Die erste und die zweite Nanolage sind zueinander benachbart. Das zweite Verkappungsmaterial umschließt das erste Verkappungsmaterial und das Austrittsarbeitsmaterial, das wiederum die erste Nanolage umschließt. Das zweite Verkappungsmaterial umschließt das erste Verkappungsmaterial und das Austrittsarbeitsmaterial, das wiederum die zweite Nanolage umschließt. Das zweite Verkappungsmaterial um die erste Nanolage des Nano-FET verschmilzt mit dem zweiten Verkappungsmaterial um die zweite Nanolage des Nano-FET. Eine oder mehrere der hier offenbarten Ausführungsformen können die folgenden Vorzüge haben: Vermeiden, dass das erste Verkappungsmaterial um das Austrittsarbeitsmaterial der ersten Nanolage und das erste Verkappungsmaterial um das Austrittsarbeitsmaterial der zweiten Nanolage zusammen verschmelzen, und Ermöglichen einer gleichmäßigeren Dicke des ersten Verkappungsmaterials und des Austrittsarbeitsmaterial an allen Stellen. Außerdem verringert das offenbarte Verfahren Schwankungen der Schwellenspannung VTH, wodurch die Leistung der hergestellten Vorrichtung verbessert wird.
  • 1 zeigt ein Beispiel von Nano-FETs (z. B. Nanodraht-FETs, Nanolagen-FETs oder dergleichen) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die Nano-FETs umfassen Nanostrukturen 55 (z. B. Nanolagen, Nanodraht oder dergleichen) über Finnen 66 auf einem Substrat 50 (z. B. einem Halbleitersubstrat), wobei die Nanostrukturen 55 als Kanalbereiche für die Nano-FETs fungieren. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon aufweisen. Flache Grabenisolationsbereiche (STI-Bereiche) (STI: shallow trench isolation) 68 sind zwischen benachbarten Finnen 66 angeordnet, die zwischen benachbarten STI-Bereichen 68 und über diese herausragen können. Obwohl die STI-Bereiche 68 so beschrieben/dargestellt werden, dass sie von dem Substrat 50 getrennt sind, kann sich der Begriff „Substrat“ gemäß seiner Verwendung in dieser Anmeldung auf das Halbleitersubstrat allein oder eine Kombination des Halbleitersubstrats und der STI-Bereiche beziehen. Darüber hinaus sind untere Teile der Finnen 66 zwar als einzelne mit dem Substrat 50 zusammenhängende Materialien dargestellt, aber die unteren Teile der Finnen 66 und/oder das Substrat 50 können auch ein einziges Material oder eine Mehrzahl von Materialien aufweisen. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Teil, der sich zwischen den benachbarten STI-Bereichen 68 erstreckt.
  • Ein Gateschichtstapel 120 (der z. B. Austrittsarbeitsmaterial, dielektrisches Gatematerial und Verkappungsmaterialien aufweisen kann) ist über Oberseiten der Finnen 66 und entlang Oberseiten, Seitenwänden und Unterseiten der Nanostrukturen 55 angeordnet. Gateelektroden 102 sind über dem Gateschichtstapel 120. Epitaxiale Source-/Drain-Bereiche 92 sind auf den Finnen 66 auf gegenüberliegenden Seiten der Gateelektroden 102 angeordnet.
  • 1 zeigt weiterhin Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A' verläuft entlang einer Längsachse einer Gateelektrode 102 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 92 eines Nano-FET ist. Querschnitt B-B' ist parallel zu Querschnitt A-A' und erstreckt sich durch epitaxiale Source-/Drain-Bereiche 92 mehrerer Nano-FETs. Querschnitt C-C' ist senkrecht zu Querschnitt A-A' und ist parallel zu einer Längsachse einer Finne 66 des Nano-FET und verläuft zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 92 des Nano-FET. Nachstehende Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Einige hier erörterte Ausführungsformen werden in Zusammenhang mit Nano-FETs erörtert, die unter Verwendung eines Gate-Last-Prozesses hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden.
  • Die 2 bis 21B sind Schnittansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Die 2 bis 5, 6A, 7A, 8A, 9A, 12A, 13A, 14A, 15A, 16A, 17A, 17B, 17C, 17D, 17F, 17G, 18A, 19A, 20A und 21A stellen den Referenzquerschnitt A-A' dar, der in 1 gezeigt ist. Die 6B, 7B, 8B, 9B, 12B und 12C stellen den Referenzquerschnitt B-B' dar, der in 1 gezeigt ist. Die 6C, 7C, 8C, 9C, 10, 11, 12D, 13B, 14B, 15B, 16B, 17E, 18B, 19B, 20B und 21B stellen den Referenzquerschnitt C-C' dar, der in 1 gezeigt ist.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massiver Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat (SOI: semiconductor-on-insulator) oder dergleichen, sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht hergestellt wird. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht) (BOX: buried oxide), eine SiliziumoxidSchicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon aufweisen.
  • Das Substrat 50 hat einen n-Bereich 50N und einen p-Bereich 50P. Der n-Bereich 50N kann zum Herstellen von n-Vorrichtungen, wie etwa NMOS-Transistoren, z. B. n-Nano-FETs, dienen, und der p-Bereich 50P kann zum Herstellen von p-Vorrichtungen, wie etwa PMOS-Transistoren, z. B. p-Nano-FETs, dienen. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (wie durch die Teilung 20 dargestellt), und eine Anzahl von Vorrichtungsstrukturelementen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen, usw.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P dargestellt sind, kann jede Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt werden.
  • Weiterhin wird in 2 ein Mehrschichtstapel 64 über dem Substrat 50 hergestellt. Der Mehrschichtstapel 64 umfasst sich abwechselnde Schichten von ersten Halbleiterschichten 51A-51D (kollektiv als erste Halbleiterschichten 51 bezeichnet) und zweiten Halbleiterschichten 53A-53D (kollektiv als zweite Halbleiterschichten 53 bezeichnet). Zu Erläuterungszwecken und wie später detaillierter erörtert werden wird, werden die ersten Halbleiterschichten 51A, 51B, 51C und 51D entfernt und die zweiten Halbleiterschichten 53A, 53B, 53C und 53D werden strukturiert, um Kanalbereiche von Nano-FETs in dem n-Bereich 50N und dem p-Bereich 50P herzustellen. Bei einigen Ausführungsformen können jedoch die ersten Halbleiterschichten 51A, 51B, 51C und 51D entfernt werden und die zweiten Halbleiterschichten 53A, 53B, 53C und 53D können strukturiert werden, um Kanalbereiche von Nano-FETs in dem n-Bereich 50N herzustellen, und die zweiten Halbleiterschichten 53A, 53B, 53C und 53D können entfernt werden und die ersten Halbleiterschichten 51A, 51B, 51C und 51D können strukturiert werden, um Kanalbereiche von Nano-FETs in dem p-Bereich 50P herzustellen. Bei einigen Ausführungsformen können die zweiten Halbleiterschichten 53A, 53B, 53C und 53D entfernt werden und die ersten Halbleiterschichten 51A, 51B, 51C und 51D können strukturiert werden, um Kanalbereiche von Nano-FETs in dem n-Bereich 50N herzustellen, und die ersten Halbleiterschichten 51A, 51B, 51C und 51D können entfernt werden und die zweiten Halbleiterschichten 53A, 53B, 53C und 51D können strukturiert werden, um Kanalbereiche von Nano-FETs in dem p-Bereich 50P herzustellen. Bei einigen Ausführungsformen können die zweiten Halbleiterschichten 53A, 53B, 53C und 53D entfernt werden und die ersten Halbleiterschichten 51A, 51B, 51C und 51D können strukturiert werden, um Kanalbereiche von Nano-FETs sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P herzustellen.
  • Der Mehrschichtstapel 64 ist zu Erläuterungszwecken so dargestellt, dass er vier Schichten der ersten Halbleiterschichten 51 und vier Schichten der zweiten Halbleiterschichten 53 umfasst. Bei einigen Ausführungsformen kann der Mehrschichtstapel 64 jede Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 umfassen. Jede der Schichten des Mehrschichtstapels 64 kann unter Verwendung eines Prozesses, wie etwa chemische Aufdampfung (CVD) (CVD: chemical vapor deposition), Atomlagenabscheidung (ALD) (ALD: atomic layer deposition), Dampfphasenepitaxie (VPE) (VPE: vapor phase epitaxy), Molekularstrahlepitaxie (MBE) (MBE: molecular beam epitaxy) oder dergleichen, epitaxial aufgewachsen werden. Bei verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial hergestellt werden, das für p-Nano-FETs geeignet ist, wie etwa Silizium-Germanium oder dergleichen, und die zweiten Halbleiterschichten 53 können aus einem zweiten Halbleitermaterial hergestellt werden, das für n-Nano-FETs geeignet ist, wie etwa Silizium, Silizium-Kohlenstoff oder dergleichen. Der Mehrschichtstapel 64 ist zu Erläuterungszwecken so dargestellt, dass er eine unterste Halbleiterschicht aufweist, die für p-Nano-FETs geeignet ist. Bei einigen Ausführungsformen kann der Mehrschichtstapel 64 so hergestellt werden, dass die unterste Schicht eine Halbleiterschicht ist, die für n-Nano-FETs geeignet ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, die eine hohe Ätzselektivität in Bezug aufeinander haben. Folglich können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials im Wesentlichen zu entfernen, wodurch die zweiten Halbleiterschichten 53A, 53B, 53C und 53D strukturiert werden können, um Kanalbereiche von Nano-FETs zu bilden. In ähnlicher Weise können bei Ausführungsformen, bei denen die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51A, 51B, 51C und 51D strukturiert werden, um Kanalbereiche zu bilden, die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne die ersten Halbleiterschichten 51 des ersten Halbleitermaterials im Wesentlichen zu entfernen, wodurch die ersten Halbleiterschichten 51A, 51B, 51C und 51D strukturiert werden können, um Kanalbereiche von Nano-FETs zu bilden.
  • Gemäß einigen Ausführungsformen werden nun unter Bezugnahme auf 3 Finnen 66 in dem Substrat 50 hergestellt und Nanostrukturen 55 werden in dem Mehrschichtstapel 64 hergestellt. Bei einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem Mehrschichtstapel 64 beziehungsweise in dem Substrat 50 durch Ätzen von Gräben in dem Mehrschichtstapel 64 und dem Substrat 50 hergestellt werden. Das Ätzen kann mit jedem geeigneten Ätzprozess, wie etwa reaktive Ionenätzung (RIE) (RIE: reactive ion etch), Neutralstrahlätzung (NBE) (NBE: neutral beam etch), dergleichen oder eine Kombination davon, durchgeführt werden. Der Ätzprozess kann anisotrop sein. Das Herstellen der Nanostrukturen 55 durch Ätzen des Mehrschichtstapels 64 kann weiterhin erste Nanostrukturen 52A-52D (kollektiv als die ersten Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 definieren und zweite Nanostrukturen 54A-54D (kollektiv als die zweiten Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können kollektiv als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 66 und die Nanostrukturen 55 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht dann entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen 66 verwendet werden.
  • 3 zeigt die Finnen 66 in dem n-Bereich 50N und dem p-Bereich 50P zu Erläuterungszwecken mit im Wesentlichen gleichen Breiten. Bei einigen Ausführungsformen können die Breiten der Finnen 66 in dem n-Bereich 50N größer oder kleiner als die der Finnen 66 in dem p-Bereich 50P sein. Darüber hinaus werden die Finnen 66 und die Nanostrukturen 55 zwar jeweils so dargestellt, dass sie durchgehend eine gleichmäßige Breite aufweisen, aber bei einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 konisch zulaufende Seitenwände aufweisen, sodass die Breite der Finnen 66 und/oder der Nanostrukturen 55 jeweils in einer zu dem Substrat 50 verlaufenden Richtung kontinuierlich zunimmt. Bei diesen Ausführungsformen kann jede der Nanostrukturen 55 eine andere Breite haben und kann trapezförmig sein.
  • In 4 werden flache Grabenisolationsbereiche (STI-Bereiche) (STI: shallow trench isolation) 68 benachbart zu den Finnen 66 gebildet. Die STI-Bereiche 68 können durch Abscheiden eines Isoliermaterials über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55, und zwischen benachbarten Finnen 66 hergestellt werden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) (HDP-CVD: high-density plasma CVD), fließfähige chemische Aufdampfung (FCVD) (FCVD: flowable CVD), dergleichen oder eine Kombination davon hergestellt werden. Es können auch andere mit einem geeigneten Verfahren hergestellte Isoliermaterialien verwendet werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial Siliziumoxid, das mit einem FCVD-Prozess hergestellt wird. Nach dem Herstellen des Isoliermaterials kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial so hergestellt, dass die Nanostrukturen 55 von überschüssigem Isoliermaterial bedeckt werden. Obwohl das Isoliermaterial als eine einzelne Schicht dargestellt ist, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Bei einigen Ausführungsformen kann zum Beispiel zunächst ein Belag (nicht separat dargestellt) entlang einer Oberfläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 hergestellt werden. Dann kann ein Füllmaterial, wie etwa jene, die vorstehend erörtert worden sind, über dem Belag hergestellt werden.
  • Dann wird ein Entfernungsprozess auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 55 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) (CMP: chemical mechanical polish), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Durch den Planarisierungsprozess werden die Nanostrukturen 55 freigelegt, so dass Oberseiten der Nanostrukturen 55 und des Isoliermaterials nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • Dann wird das Isoliermaterial ausgespart, um die STI-Bereiche 68 herzustellen. Das Isoliermaterial wird so ausgespart, dass obere Teile der Finnen 66 in dem n-Bereich 50N und dem p-Bereich 50P zwischen benachbarten STI-Bereichen 68 herausragen. Außerdem können die Oberseiten der STI-Bereiche 68 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 68 können durch eine entsprechende Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 68 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial selektiv ist (z. B. das Isoliermaterial mit einer höheren Geschwindigkeit als das Material der Finnen 66 und der Nanostrukturen 55 ätzt) ausgespart werden. Es kann zum Beispiel eine chemische Oxidentfernung z. B. unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden.
  • Der vorstehend unter Bezugnahme auf die 2 bis 4 beschriebene Prozess ist nur ein Beispiel, wie die Finnen 66 und die Nanostrukturen 55 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und eines epitaxialen Aufwachsprozesses hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaxiale Strukturen können in den Gräben epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die epitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaxialen Strukturen können die vorstehend erörterten abwechselnden Halbleitermaterialien, wie etwa die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien aufweisen. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, wodurch frühere und/oder spätere Implantationen vermieden werden können, obwohl In situ-Dotierung und Implantationsdotierung auch zusammen verwendet werden können.
  • Nur zu Erläuterungszwecken werden die ersten Halbleiterschichten 51 (und resultierende erste Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und resultierende zweite Nanostrukturen 54) hier weiterhin so dargestellt und erörtert, dass sie die gleichen Materialien in dem p-Bereich 50P und dem n-Bereich 50N aufweisen. Folglich können bei einigen Ausführungsformen die ersten Halbleiterschichten 51 und/oder die zweiten Halbleiterschichten 53 verschiedene Materialien sein oder in einer anderen Reihenfolge in dem p-Bereich 50P und dem n-Bereich 50N hergestellt werden.
  • Weiterhin können in 4 entsprechende Wannen (nicht separat dargestellt) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Bereichen 68 hergestellt werden. Bei Ausführungsformen mit verschiedenen Wannenarten können verschiedene Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Fotoresists oder anderer Masken (nicht separat dargestellt) ausgeführt werden. Zum Beispiel kann ein Fotoresist über den Finnen 66 und den STI-Bereichen 68 in dem n-Bereich 50N und dem p-Bereich 50P hergestellt werden. Das Fotoresist wird strukturiert, um den p-Bereich 50P freizulegen. Das Fotoresist kann unter Verwendung eines Aufschleuderverfahrens hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation eines n-Dotierungsstoffes in dem p-Bereich 50P durchgeführt, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass n-Dotierungsstoffe in den n-Bereich 50N implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die bis zu einer Konzentration von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 in den Bereich implantiert werden. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt.
  • Nach oder vor dem Implantieren des p-Bereichs 50P werden ein Fotoresist oder andere Masken (nicht separat dargestellt) über den Finnen 66, den Nanostrukturen 55 und den STI-Bereichen 68 in dem p-Bereich 50P und dem n-Bereich 50N hergestellt. Das Fotoresist wird strukturiert, um den n-Bereich 50N freizulegen. Das Fotoresist kann unter Verwendung eines Aufschleuderverfahrens hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation eines p-Dotierungsstoffes in dem n-Bereich 50N durchgeführt, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass p-Dotierungsstoffe in den p-Bereich 50P implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die bis zu einer Konzentration von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 in den Bereich implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt werden.
  • Nach dem Implantieren des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu beheben und die p- und/oder n-Dotierungsstoffe, die implantiert wurden, zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien von epitaxialen Finnen in situ während des Aufwachsens dotiert werden, wodurch die Implantationen vermieden werden; Insitu-Dotierung und Implantationsdotierung können aber auch zusammen verwendet werden.
  • In 5 wird eine dielektrische Dummy-Schicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 hergestellt. Die dielektrische Dummy-Schicht 70 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gateschicht 72 wird über der dielektrischen Dummy-Schicht 70 hergestellt, und eine Maskenschicht 74 wird über der Dummy-Gateschicht 72 hergestellt. Die Dummy-Gateschicht 72 kann über der dielektrischen Dummy-Schicht 70 abgeschieden und dann planarisiert werden, wie etwa mit einer CMP. Die Maskenschicht 74 kann über der Dummy-Gateschicht 72 abgeschieden werden. Die Dummy-Gateschicht 72 kann ein leitfähiges oder ein nicht leitfähiges Material sein und kann aus der folgenden Gruppe gewählt werden: amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle. Die Dummy-Gateschicht 72 kann mit physikalischer Aufdampfung (PVD) (PVD: physical vapor deposition), CVD, Sputtern oder mit anderen Verfahren zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gateschicht 72 kann aus anderen Materialien hergestellt werden, die gegenüber der Ätzung von Isolationsbereichen eine hohe Ätzselektivität haben. Die Maskenschicht 74 kann zum Beispiel Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 72 und eine einzelne Maskenschicht 74 quer über den n-Bereich 50N und den p-Bereich 50P hergestellt. Es ist zu beachten, dass die dielektrische Dummy-Schicht 70 nur zu Erläuterungszwecken so gezeigt wird, dass sie nur die Finnen 66 und die Nanostrukturen 55 bedeckt. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht 70 so abgeschieden werden, dass die dielektrische Dummy-Schicht 70 die STI-Bereiche 68 bedeckt, sodass sich die dielektrische Dummy-Schicht 70 zwischen der Dummy-Gateschicht 72 und den STI-Bereichen 68 erstreckt.
  • Die 6A bis 21B zeigen verschiedene zusätzliche Schritte bei der Herstellung von beispielhaften Vorrichtungen. Die 6A bis 21B zeigen Strukturelemente entweder in dem n-Bereich 50N oder dem p-Bereich 50P. In den 6A bis 6C kann die Maskenschicht 74 (siehe 5) unter Verwendung von geeigneten Fotolithografie- und Ätzverfahren strukturiert werden, um Masken 78 herzustellen. Die Struktur der Masken 78 kann dann auf die Dummy-Gateschicht 72 und die dielektrische Dummy-Schicht 70 übertragen werden, um Dummy-Gates 76 beziehungsweise Dummy-Gatedielektrika 71 herzustellen. Die Dummy-Gates 76 bedecken jeweilige Kanalbereiche der Finnen 66. Die Strukturen der Masken 78 können verwendet werden, um jedes der Dummy-Gates 76 physisch von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung von jeweiligen Finnen 66 ist.
  • In den 7A bis 7C werden eine erste Abstandshalterschicht 80 und eine zweite Abstandshalterschicht 82 über den in den 6A bis 6C gezeigten Strukturen hergestellt. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 werden später strukturiert, um als Abstandshalter beim Herstellen von selbstjustierten Source-/Drain-Bereichen zu fungieren. In den 7A bis 7C wird die erste Abstandshalterschicht 80 auf Oberseiten der STI-Bereiche 68, auf Oberseiten und Seitenwänden der Finnen 66, der Nanostrukturen 55 und der Masken 78 und auf Seitenwänden der Dummy-Gates 76 und der Dummy-Gatedielektrika 71 hergestellt. Die zweite Abstandshalterschicht 82 wird über der ersten Abstandshalterschicht 80 abgeschieden. Die erste Abstandshalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen unter Verwendung von Verfahren wie etwa thermische Oxidation hergestellt werden oder mit CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandshalterschicht 82 kann aus einem Material hergestellt werden, das eine andere Ätzrate als das Material der ersten Abstandshalterschicht 80 hat, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, und kann mit CVD, ALD oder dergleichen abgeschieden werden.
  • Nachdem die erste Abstandshalterschicht 80 hergestellt worden ist und bevor die zweite Abstandshalterschicht 82 abgeschieden wird, können Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (LDD: lightly doped Source-/Drain) (nicht separat dargestellt) durchgeführt werden. Bei Ausführungsformen mit verschiedenen Vorrichtungsarten kann ähnlich den vorstehend in 4 erörterten Implantationen eine Maske, wie etwa ein Fotoresist, über dem n-Bereich 50N hergestellt werden, während der p-Bereich 50P freigelegt wird, und Dotierungsstoffe der entsprechenden Art (z. B. p-Dotierungsstoffe) können in die freiliegenden Finnen 66 und Nanostrukturen 55 in dem p-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Später kann eine Maske, wie etwa ein Fotoresist, über dem p-Bereich 50P hergestellt werden, während der n-Bereich 50N freigelegt wird, und Dotierungsstoffe der entsprechenden Art (z. B. n- Dotierungsstoffe) können in die freiliegenden Finnen 66 und Nanostrukturen 55 in dem n-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Dotierungsstoffe können einer der vorstehend erörterten n-Dotierungsstoffe sein und die p-Dotierungsstoffe können einer der vorstehend erörterten p-Dotierungsstoffe sein. Die leicht dotierten Source-/Drain-Bereiche können eine Dotierungskonzentration in einem Bereich von etwa 1×1015 Atome/cm3 bis etwa 1×1019 Atome/cm3 aufweisen. Ein Temperprozess kann durchgeführt werden, um Implantationsschäden zu beheben und die implantierten Dotierungsstoffe zu aktivieren.
  • In den 8A bis 8C werden die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 geätzt, um erste Abstandshalter 81 und zweite Abstandshalter 83 herzustellen. Wie nachstehend ausführlicher erörtert werden wird, dienen die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 als Abstandshalter für später hergestellte selbstjustierte Source-/Drain-Bereiche, sowie dem Schutz von Seitenwänden der Finnen 66 und/oder der Nanostruktur 55 während einer späteren Bearbeitung. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 können mit einem geeigneten Ätzprozess, wie etwa einem isotropen Ätzprozess (z. B. einem Nassätzprozess), einem anisotropen Ätzprozess (z. B. einem Trockenätzprozess) oder dergleichen geätzt werden. Bei einigen Ausführungsformen hat das Material der zweiten Abstandshalterschicht 82 eine andere Ätzrate als das Material der ersten Abstandshalterschicht 80, sodass die erste Abstandshalterschicht 80 als eine Ätzstoppschicht beim Strukturieren der zweiten Abstandshalterschicht 82 fungieren kann und sodass die zweite Abstandshalterschicht 82 als eine Maske beim Strukturieren der ersten Abstandshalterschicht 80 fungieren kann. Zum Beispiel kann die zweite Abstandshalterschicht 82 mit einem anisotropen Ätzprozess geätzt werden, wobei die erste Abstandshalterschicht 80 als eine Ätzstoppschicht fungiert, wobei verbliebene Teile der zweiten Abstandshalterschicht 82 zweite Abstandshalter 83 bilden, wie in 8B gezeigt ist. Dann fungieren die zweiten Abstandshalter 83 als eine Maske beim Ätzen der freiliegenden Teile der ersten Abstandshalterschicht 80, wodurch erste Abstandshalter 81 hergestellt werden, wie in den 8B und 8C gezeigt ist.
  • Wie in 8B gezeigt ist, sind die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 auf Seitenwänden der Finnen 66 und/oder der Nanostrukturen 55 angeordnet. Wie in 8C gezeigt ist, kann bei einigen Ausführungsformen die zweite Abstandshalterschicht 82 über der ersten Abstandshalterschicht 80, die benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 71 ist, entfernt werden, und die ersten Abstandshalter 81 werden auf Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Gatedielektrika 71 angeordnet. Bei anderen Ausführungsformen kann ein Teil der zweiten Abstandshalterschicht 82 über der ersten Abstandshalterschicht 80, die benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 71 ist, verbleiben.
  • Es ist zu beachten, dass die vorstehende Erfindung im Allgemeinen einen Prozess zum Herstellen von Abstandshaltern und LDD-Bereichen beschreibt. Andere Prozesse und Reihenfolgen können verwendet werden. Zum Beispiel können weniger oder mehr Abstandshalter verwendet werden, eine andere Reihenfolge von Schritten kann verwendet werden (z. B. können die ersten Abstandshalter 81 strukturiert werden, bevor die zweite Abstandshalterschicht 82 abgeschieden wird), zusätzliche Abstandshalter können hergestellt und entfernt werden und/oder dergleichen. Außerdem können die n- und p-Vorrichtungen unter Verwendung von anderen Strukturen und Schritten hergestellt werden.
  • In den 9A bis 9C werden erste Aussparungen 86 in den Nanostrukturen 55 gemäß einigen Ausführungsformen hergestellt. Epitaxiale Materialien und epitaxiale Source-/Drain-Bereiche werden später in den ersten Aussparungen 86 hergestellt. Die ersten Aussparungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 erstrecken. Wie in 9B gezeigt ist, können Oberseiten der STI-Bereiche 68 auf gleicher Höhe mit Unterseiten der ersten Aussparungen 86 sein. Bei verschiedenen Ausführungsformen können die Nanostrukturen 55 so geätzt werden, dass sich Unterseiten der ersten Aussparungen 86 unterhalb der Oberseiten der STI-Bereiche 68 oder dergleichen befinden. Bei einigen Ausführungsformen können sich die ersten Aussparungen 86 teilweise auch durch das Substrat 50 erstrecken.
  • Die ersten Aussparungen 86 können durch Ätzen der Nanostrukturen 55 unter Verwendung von anisotropen Ätzprozessen, wie etwa RIE, NBE oder dergleichen, hergestellt werden. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83 und die Masken 78 maskieren Teile der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, die zum Herstellen der ersten Aussparungen 86 verwendet werden. Ein einziger Ätzprozess oder mehrere Ätzprozesse können zum Ätzen jeder Schicht der Nanostrukturen 55 verwendet werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen zu stoppen, wenn die ersten Aussparungen 86 die gewünschten Tiefen erreicht haben.
  • In 10 werden Teile von Seitenwänden der Schichten des Mehrschichtstapels 64, die aus den ersten Halbleitermaterialien (z. B. den ersten Nanostrukturen 52) hergestellt worden sind und die durch die ersten Aussparungen 86 freigelegt worden sind, geätzt, um Seitenwand-Aussparungen 88 herzustellen. Seitenwände oder ersten Nanostrukturen 52, die benachbart zu den Seitenwand-Aussparungen 88 sind, werden in 10 zwar als gerade dargestellt, die Seitenwände können aber auch konkav oder konvex sein. Die Seitenwände können unter Verwendung isotroper Ätzprozesse, wie etwa Nassätzen oder dergleichen, geätzt werden. Bei einer Ausführungsform, bei der die ersten Nanostrukturen 52 z. B. SiGe aufweisen, und die zweiten Nanostrukturen 54 z. B. Si oder SiC aufweisen, kann ein Trockenätzprozess mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen zum Ätzen von Seitenwänden der ersten Nanostrukturen 52 verwendet werden.
  • In 11 werden erste innere Abstandshalter 90 in der Seitenwand-Aussparung 88 hergestellt. Die ersten inneren Abstandshalter 90 können durch Abscheiden einer inneren Abstandshalterschicht (nicht separat dargestellt) über den in 10 dargestellten Strukturen hergestellt werden. Die ersten inneren Abstandshalter 90 fungieren als Isolationsstrukturelemente zwischen später hergestellten Source-/Drain-Bereichen und dem Gateschichtstapel 120 (nachstehend in 17E dargestellt). Wie nachstehend ausführlicher erörtert werden wird, werden epitaxiale Source-/Drain-Bereiche und epitaxiale Materialien in den ersten Aussparungen 86 hergestellt, während die ersten Nanostrukturen 52A, 52B, 52C und 52D durch den Gateschichtstapel 120 ersetzt werden.
  • Die innere Abstandshalterschicht kann mit einem konformen Abscheidungsprozess, wie etwa CVD, ALD oder dergleichen, abgeschieden werden. Die innere Abstandshalterschicht kann ein Material wie etwa Siliziumcarbonitrid (SiCN) oder Siliziumoxidcarbonitrid (SiOCN) aufweisen. Bei anderen Ausführungsformen können Siliziumnitrid oder Siliziumoxidnitride oder ein anderes geeignetes Material, wie etwa Materialien mit niedriger Dielektrizitätskonstante (Low-k-Materialien), deren k-Wert kleiner als etwa 3,5 ist, verwendet werden. Die innere Abstandshalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandshalter 90 herzustellen. Äußere Seitenwände der ersten inneren Abstandshalter 90 werden zwar als bündig mit Seitenwänden der zweiten Nanostrukturen 54 dargestellt, aber die äußeren Seitenwände der ersten inneren Abstandshalter 90 können sich auch über Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken oder gegenüber diesen ausgespart sein. Außerdem werden die äußeren Seitenwände der ersten inneren Abstandshalter 90 in 11 als gerade dargestellt, aber die äußeren Seitenwände der ersten inneren Abstandshalter 90 können auch konkav oder konvex sein. Die innere Abstandshalterschicht kann mit einem anisotropen Ätzprozess, wie etwa RIE, NBE oder dergleichen, geätzt werden. Die ersten inneren Abstandshalter 90 können verwendet werden, um eine Beschädigung von später hergestellten Source-/Drain-Bereichen (gezeigt in den 12A bis 12D) durch spätere Ätzprozesse zu verhindern, wie etwa Ätzprozesse, die zum Herstellen des Gateschichtstapels 120 (gezeigt in 17E) verwendet werden.
  • In den 12A-12D werden epitaxiale Source-/Drain-Bereiche 92 in den Aussparungen 86 in den Bereichen 50N und dem Bereich 50P hergestellt. Die epitaxialen Source-/Drain-Bereiche 92 werden in den Aussparungen 86 hergestellt, sodass jedes Dummy-Gate 76 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 92 angeordnet ist. Bei einigen Ausführungsformen werden die ersten Abstandshalter 81 verwendet, um die epitaxialen Source-/Drain-Bereiche 92 von den Dummy-Gates 76 durch einen angemessenen seitlichen Abstand zu trennen, sodass die epitaxialen Source-/Drain-Bereiche 92 später hergestellte Gates der resultierenden Nano-FETs nicht kurzschließen. Die ersten inneren Abstandshalter 90 können auch zum Trennen der epitaxialen Source-/Drain-Bereiche 92 von den Dummy-Gates 76 und zum Verhindern von Kurzschlüssen zwischen den epitaxialen Source-/Drain-Bereichen 92 und dem später hergestellten Gateschichtstapel 120 verwendet werden.
  • Die epitaxialen Source-/Drain-Bereiche 92 können durch epitaxiales Aufwachsen eines geeigneten Materials in den Aussparungen 86 hergestellt werden. Die epitaxialen Source-/Drain- Bereiche 92 in den NMOS Bereichen können jedes akzeptable Material aufweisen, das für n-Nano-FETs geeignet ist. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 92 Materialien aufweisen, die eine Zugspannung in den Kanalschichtens aufbringen, wie etwa Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 92 in den PMOS-Bereichen können jedes akzeptable Material aufweisen, das für p-Nano-FETs geeignet ist. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 92 Materialien aufweisen, die eine Druckspannung in den Kanalschichten aufbringen, wie etwa Silizium-Germanium, mit Bor dotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 92 können Oberflächen haben, die gegenüber entsprechenden Oberflächen des Mehrschichtstapels 64 erhaben sind, und sie können Facetten aufweisen. Bei einigen Ausführungsformen kann ein Material der epitaxialen Source-/Drain-Bereiche 92 so ausgewählt werden, dass es eine gewünschte Spannung auf die Kanalschichten des Mehrschichtstapels 64 aufbringt, wodurch die Leistung verbessert wird. Zum Beispiel ist beobachtet worden, dass ein Material, das Zugspannung aufbringt, für n-Nano-FETs vorteilhaft sein kann, während ein Material, das Druckspannung aufbringt, für p-Nano-FETs vorteilhaft sein kann.
  • Im Ergebnis des Epitaxieprozesses, mit dem epitaxiale Source-/Drain-Bereiche 92 in den Bereichen 50N und dem Bereich 50P hergestellt werden, haben Oberseiten der epitaxialen Source-/Drain-Bereiche 92 Facetten, die sich seitlich nach außen über Seitenwände der Finnen 66 hinaus erstrecken. Bei einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source-/Drain-Bereiche 92 eines gleichen Nano-FET verschmelzen, wie das in 12B gezeigt ist. Bei anderen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 92 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie das in 12C gezeigt ist. Bei den Ausführungsformen, die in den 12B und 12C gezeigt sind, werden die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 so hergestellt, dass sie einen Teil der Seitenwände der Finnen 66 bedecken, die sich oberhalb der STI-Bereiche 68 erstrecken, und dadurch das epitaxiale Wachstum blockieren. Bei einigen anderen Ausführungsformen kann die Abstandshalterätzung, die zum Herstellen der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 verwendet wird, so eingestellt werden, dass das Abstandshaltermaterial entfernt wird, damit der epitaxial aufgewachsene Bereich sich bis zu den Oberflächen der STI-Bereiche 68 erstrecken kann.
  • Die epitaxialen Source-/Drain-Bereiche 92 und/oder der Mehrschichtstapel 64 können mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, ähnlich wie in dem zuvor erörterten Prozess zum Herstellen von leicht dotierten Source-/Drain-Bereichen, worauf ein Temperprozess folgt. Die Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1019 Atome/cm3 bis etwa 1021 Atome/cm3 haben. Die n- und/oder p-Dotierungsstoffe für Source-/Drain-Bereiche können beliebige der vorstehend erörterten Dotierungsstoffe sein. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92 während des Aufwachsens in situ dotiert werden.
  • In den 13A und 13B wird ein erstes Zwischenschichtdielektrikum (ILD) (ILD: interlayer dielectric) 96 über der Struktur abgeschieden, die in den 12A bis 12D gezeigt ist. Das erste ILD 96 kann aus einem dielektrischen Material hegestellt werden und kann mit einem geeigneten Verfahren, wie etwa CVD, plasmaunterstützte chemische Aufdampfung (PECVD) (PECVD: plasma-enhanced CVD) oder FCVD, abgeschieden werden. Dielektrische Materialien können Phosphorsilicatglas (PSG), Borsilicatglas (BSG), mit Bor dotiertes Phosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Andere Isoliermaterialien, die mit einem geeigneten Verfahren hergestellt werden, können verwendet werden. Bei einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) (CESL: contact etch stop layer) 94 zwischen dem ersten ILD 96 und den epitaxialen Source-/Drain-Bereichen 92, den Masken 78, den ersten Abstandshaltern 81 und den zweiten Abstandshaltern 83 angeordnet. Die CESL 94 kann ein dielektrisches Material wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine andere Ätzrate als das Material des darüber befindlichen ersten ILD 96 hat.
  • In den 14A und 14B kann ein Planarisierungsprozess, wie etwa CMP, durchgeführt werden, um die Oberseite des ersten ILD 96 mit den Oberseiten der Dummy-Gates 76 oder der Masken 78 auf gleiche Höhe zu bringen. Mit dem Planarisierungsprozess können auch die Masken 78 auf den Dummy-Gates 76 und Teile der ersten Abstandshalter 81 entlang Seitenwänden der Masken 78 entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten der Dummy-Gates 76, der ersten Abstandshalter 81 und des ersten ILD 96 auf gleicher Höhe. Dementsprechend werden die Oberseiten der Dummy-Gates 76 durch die erste ILD 96 freigelegt. Bei einigen Ausführungsformen können die Masken 78 verbleiben, so dass der Planarisierungsprozess in diesem Fall die Oberseite des erstes ILD 96 mit der Oberseite der Masken 78 und der ersten Abstandshalter 81 auf gleiche Höhe bringt.
  • In den 15A und 15B werden die Dummy-Gates 76 und, falls vorhanden, die Masken 78 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen 98 gebildet werden. Teile der Dummy-Gatedielektrika 71 in den Aussparungen 98 können auch entfernt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 76 entfernt und die Dummy-Gatedielektrika 71 verbleiben und werden durch die Aussparungen 98 freigelegt. Bei einigen Ausführungsformen werden die Dummy-Gatedielektrika 71 aus den Aussparungen 98 in einem ersten Bereich eines Dies (z. B. einem Kernlogikbereich) entfernt und verbleiben in Aussparungen 98 in einem zweiten Bereich des Dies (z. B. einem Eingang-/Ausgang-Bereich). Bei einigen Ausführungsformen werden die Dummy-Gates 76 mit einem anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von einem oder mehreren Reaktionsgasen umfassen, die die Dummy-Gates 76 selektiv ätzen, ohne das erste ILD 96 und die ersten Abstandshalter 81 zu ätzen. Jede Aussparung 98 legt den Mehrschichtstapel 64 frei und/oder befindet sich über diesem. Teile des Mehrschichtstapels 64 sind zwischen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 92 angeordnet. Während des Entfernens können die Dummy-Gatedielektrika 71 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 76 geätzt werden. Die Dummy-Gatedielektrika 71 können dann nach dem Entfernen der Dummy-Gates 76 optional entfernt werden.
  • In den 16A und 16B werden die ersten Nanostrukturen 52A, 52B, 52C und 52D aus den Bereichen 50N und dem Bereich 50P entfernt. Die ersten Nanostrukturen 52A, 52B, 52C und 52D können durch isotrope Ätzprozesse, wie etwa Nassätzen, Trockenätzen oder dergleichen, entfernt werden. Die Ätzmittel, die zum Entfernen der ersten Nanostrukturen 52A, 52B, 52C und 52D verwendet werden, können für die Materialien der zweiten Nanostrukturen 54A, 54B, 54C und 54D selektiv sein. Die zweiten Nanostrukturen 54A, 54B, 54C und 54D können dann auch als Kanalschichten 54A, 54B, 54C beziehungsweise 54D bezeichnet werden. Bei einer Ausführungsform, bei der die ersten Nanostrukturen 52A, 52B, 52C und 52D das erste Halbleitermaterial (z. B. SiGe oder dergleichen) aufweisen, und die zweiten Nanostrukturen 54A, 54B, 54C und 54D das zweite Halbleitermaterial (z. B. Si, SiC oder dergleichen) aufweisen, kann ein Ätzmittel auf Fluorbasis, wie etwa Wasserstofffluorid (HF), ein Gas auf Fluorbasis oder dergleichen, verwendet werden, um Schichten des Mehrschichtstapels 64 in den Bereichen 50N und dem Bereich 50P zu entfernen.
  • Die 17A bis 17C zeigen einen Bereich 56 der 16A, mit späteren Bearbeitungsschritten zum konformen Herstellen des Gateschichtstapels 120 (nachstehend in den 17D bis 17F gezeigt) in den Aussparungen 98. Der Gateschichtstapel 120 kann um jede der zweiten Nanostrukturen 54A, 54B, 54C und 54D und entlang Seitenwänden der Aussparungen 98 hergestellt werden, wobei der Gateschichtstapel 120 ein dielektrisches Grenzflächenmaterial 121, ein dielektrisches Gatematerial 123, ein Austrittsarbeitsmaterial 125, ein erstes Verkappungsmaterial 127 und ein zweites Verkappungsmaterial 129 aufweist. Die unterschiedlichen konstituierenden Materialien des Gateschichtstapels 120 werden auch über den freiliegenden Oberflächen der Finnen 66, der Oberseite der STI-Bereiche 68, auf Oberseiten des ersten ILD 96, der CESL 94 und auf Oberseiten und Seitenwänden der ersten Abstandshalter 81 hergestellt.
  • Unter Bezugnahme auf 17A werden ein dielektrisches Grenzflächenmaterial 121 und ein dielektrisches Gatematerial 123 nacheinander um jede der zweiten Nanostrukturen 54 hergestellt. Das dielektrische Grenzflächenmaterial 121 ist ein geeignetes dielektrisches Material, wie etwa Siliziumoxid, das mit einem geeigneten Verfahren, wie etwa CVD, PVD, ALD, thermische Oxidation oder dergleichen, hergestellt wird. Bei einer Ausführungsform wird das dielektrische Grenzflächenmaterial 121 durch Umwandeln eines äußeren Teils der zweiten Nanostrukturen 54 (z. B. Silizium) in ein Oxid (z. B. Siliziumoxid) durch einen thermischen Oxidationsprozess hergestellt. Bei einer Ausführungsform kann eine Dicke des dielektrischen Grenzflächenmaterials 121 in einem Bereich von 5 Å bis 25 Å liegen.
  • Nach dem Herstellen des dielektrischen Grenzflächenmaterials 121 wird das dielektrische Gatematerial 123 um jede der zweiten Nanostrukturen 54 und um das dielektrische Grenzflächenmaterial 121 (z. B. konform) hergestellt. Gemäß einigen Ausführungsformen weist das dielektrische Gatematerial 123 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. Bei einigen Ausführungsformen weist das dielektrische Gatematerial 123 ein dielektrisches High-k-Material auf, und bei diesen Ausführungsformen kann das dielektrische Gatematerial 123 einen k-Wert größer als etwa 7,0 haben und kann ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti oder Pb oder Kombinationen davon aufweisen. Die Verfahren zur Herstellung des dielektrischen Gatematerials 123 können Molekularstrahlabscheidung (MBD) (MBD: molecular-beam deposition), ALD, PECVD und dergleichen umfassen. Bei einer Ausführungsform kann das dielektrische Gatematerial 123 eine Dicke in einem Bereich von 7Å bis 30 Å haben.
  • In 17B wird das Austrittsarbeitsmaterial 125 um jede der zweiten Nanostrukturen 54 und um das dielektrische Grenzflächenmaterial 121 und das dielektrische Gatematerial 123 hergestellt. Bei einer Ausführungsform, bei der p-Vorrichtungen (z. B. PMOS-Transistoren) hergestellt werden, kann das Austrittsarbeitsmaterial 125 ein oder mehrere p-Austrittsarbeitsmaterialien (können auch als p-Austrittsarbeitsmetalle bezeichnet werden) aufweisen, die TiN, TaN, TiAlN, TiSiN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon aufweisen. Bei einer Ausführungsform, bei der n-Vorrichtungen (z. B. NMOS-Transistoren) hergestellt werden, kann das Austrittsarbeitsmaterial 125 ein oder mehrere n-Austrittsarbeitsmaterialien (können auch als n-Austrittsarbeitsmetalle bezeichnet werden) aufweisen, die TiAl, TaAl, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon aufweisen. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung des Austrittsarbeitsmaterials 125 verbunden, und folglich wird das Austrittsarbeitsmaterial ausgewählt, um seinen Austrittsarbeitswert so abzustimmen, dass eine Sollschwellenspannung VTH in der Vorrichtung, die hergestellt werden soll, erreicht wird. Das Austrittsarbeitsmaterial 125 kann durch ALD, CVD, physikalische Aufdampfung (PVD) (PVD: physical vapor deposition) und/oder einen anderen geeigneten Prozess abgeschieden werden. Bei einigen Ausführungsformen kann das Austrittsarbeitsmaterial 125 eine singuläre Schicht sein, die durchgehend dieselbe Materialzusammensetzung hat. Bei einer Ausführungsform, bei der zum Beispiel p-Vorrichtungen hergestellt werden, kann das Austrittsarbeitsmaterial 125 aus TiN, TaN, TiAlN, TiSiN oder dergleichen hergestellt werden, das eine Dicke T1 in einem Bereich von 3 Å bis 25 Å haben kann. Bei einer Ausführungsform, bei der zum Beispiel n-Vorrichtungen hergestellt werden, kann das Austrittsarbeitsmaterial 125 TiAl, TaAl oder dergleichen aufweisen, das eine Dicke in einem Bereich von 10 Å bis 50 Å haben kann. Bei einigen Ausführungsformen ist das Austrittsarbeitsmaterial 125 eine Mehrschichtstruktur, die zwei oder mehr Schichten verschiedener Materialien umfasst. Bei einer Ausführungsform zum Beispiel kann das Austrittsarbeitsmaterial 125 hergestellt werden, indem nacheinander zwei oder mehr Materialien aus der Gruppe von TiN, TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen abgeschieden werden, wobei die abgeschiedenen Materialien verschieden voneinander sind. Bei einer Ausführungsform kann das Austrittsarbeitsmaterial 125 hergestellt werden, indem nacheinander drei Materialien aus der Gruppe von TiN, TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen abgeschieden werden, wobei jedes der abgeschiedenen Materialien von den anderen abgeschiedenen Materialien verschieden ist. Bei einer Ausführungsform kann das Austrittsarbeitsmaterial 125 hergestellt werden, indem nacheinander ein erstes Material, ein zweites Material und ein drittes Material aus der Gruppe von TiN, TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen abgeschieden werden, wobei das erste abgeschiedene Material und das dritte abgeschiedene Material gleich sind und das zweite abgeschiedene Material von dem ersten abgeschiedenen Material und dem dritten abgeschiedenen Material verschieden ist.
  • Weiterhin unter Bezugnahme auf 17B wird nach dem Herstellen des Austrittsarbeitsmaterials 125 das erste Verkappungsmaterial 127 um jede der zweiten Nanostrukturen 54 und um das dielektrische Grenzflächenmaterial 121, das dielektrische Gatematerial 123 und das Austrittsarbeitsmaterial 125 (z. B. konform) hergestellt. Das erste Verkappungsmaterial 127 kann ein Halbleitermaterial, wie etwa Silizium oder dergleichen, aufweisen. Jedes geeignete Herstellungsverfahren, wie etwa ALD, PVD, CVD oder dergleichen, kann verwendet werden, um das erste Verkappungsmaterial 127 herzustellen. Bei einer Ausführungsform kann das erste Verkappungsmaterial 127 eine Dicke T2 aufweisen, die in einem Bereich von 5 Ä bis 30 Å liegt. Bei einer Ausführungsform kann ein siliziumhaltiger Precursor, wie etwa Silan, Disilan oder dergleichen, verwendet werden, um im Wesentlichen reines Silizium als das erste Verkappungsmaterial 127 herzustellen. Bei einer Ausführungsform ist das erste Verkappungsmaterial 127 Siliziumoxid und kann hergestellt werden, indem zunächst Silizium hergestellt wird, dann das hergestellte Silizium oxidiert wird, um Siliziumoxid als das erste Verkappungsmaterial 127 herzustellen. Nach dem Abscheiden des ersten Verkappungsmaterials 127 verbleibt ein Zwischenraum zwischen benachbarten zweiten Nanostrukturen 54, der verhindert, dass das erste Verkappungsmaterial 127 zwischen benachbarten Nanostrukturen 54 verschmilzt und physisch in Kontakt kommt. Bei einer Ausführungsform ist das Verkappungsmaterial 127 eine relativ konforme Schicht mit einer im Wesentlichen gleichmäßigen Dicke auf allen Seiten jeder der zweiten Nanostrukturen 54. Zum Beispiel liegt ein Verhältnis einer ersten Dicke T3 des ersten Verkappungsmaterials 127 an einer ersten Stelle zwischen benachbarten zweiten Nanostrukturen 54 zu einer zweiten Dicke T4 des ersten Verkappungsmaterials 127 über der obersten zweiten Nanostruktur 54 im Bereich von 0,25 bis 2.
  • In 17C wird das zweite Verkappungsmaterial 129 um jede der zweiten Nanostrukturen 54 und um das dielektrische Grenzflächenmaterial 121, das dielektrische Gatematerial 123, das Austrittsarbeitsmaterial 125 und das erste Verkappungsmaterial 127 (z. B. konform) hergestellt. Das zweite Verkappungsmaterial 129 kann durch ALD, CVD, PVD und/oder einen anderen geeigneten Prozess abgeschieden werden. In einem Bereich 131 kann das zweite Verkappungsmaterial 129 eine Dicke T5 haben. Bei einer Ausführungsform kann das zweite Verkappungsmaterial 129 TiN aufweisen, und die Dicke T5 kann in einem Bereich von 3 Å bis 25 Å liegen. Bei einer Ausführungsform kann das zweite Verkappungsmaterial 129 eine singuläre Schicht sein, die durchgehend dieselbe Materialzusammensetzung hat, und kann TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen aufweisen. Bei einigen Ausführungsformen kann das zweite Verkappungsmaterial 129 eine gleiche Materialzusammensetzung wie das Austrittsarbeitsmaterial 125 haben. Zum Beispiel weist bei einer Ausführungsform, bei der das Austrittsarbeitsmaterial 125 TiN aufweist, das zweite Verkappungsmaterial 129 auch TiN auf. In einem anderen Beispiel weist bei einer Ausführungsform, bei der das Austrittsarbeitsmaterial 125 TiAl aufweist, das zweite Verkappungsmaterial 129 auch TiAl auf. Bei anderen Ausführungsformen kann das zweite Verkappungsmaterial 129 ein Material aufweisen, das von dem Austrittsarbeitsmaterial 125 verschieden ist.
  • Bei einer Ausführungsform ist das zweite Verkappungsmaterial 129 eine Mehrschichtstruktur, die zwei oder mehr Schichten verschiedener Materialien aufweist, und es kann mehr als ein Material aus der Gruppe von TiN, TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen aufweisen. Bei einer Ausführungsform zum Beispiel kann das zweite Verkappungsmaterial 129 hergestellt werden, indem nacheinander zwei oder mehr Materialien aus der Gruppe von TiN, TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen abgeschieden werden, wobei die abgeschiedenen Materialien voneinander verschieden sind. Bei einer Ausführungsform kann das zweite Verkappungsmaterial 129 hergestellt werden, indem nacheinander drei Materialien aus der Gruppe von TiN, TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen abgeschieden werden, wobei jedes der abgeschiedenen Materialien von den anderen abgeschiedenen Materialien verschieden ist. Bei einer Ausführungsform kann das zweite Verkappungsmaterial 129 hergestellt werden, indem nacheinander ein erstes Material, ein zweites Material und ein drittes Material aus der Gruppe von TiN, TaN, TiAlN, TiSiN, TiAl, TaAl oder dergleichen abgeschieden werden, wobei das erste abgeschiedene Material und das dritte abgeschiedene Material gleich sind, und das zweite abgeschiedene Material von dem ersten abgeschiedenen Material und dem dritten abgeschiedenen Material verschieden ist.
  • Weiter unter Bezugnahme auf 17C kann das zweite Verkappungsmaterial 129 zwischen benachbarten zweiten Nanostrukturen 54 abgeschieden werden, bis sie zusammen verschmelzen (z. B. einander physisch kontaktieren), wodurch sie einen verbliebenen Zwischenraum zwischen benachbarten zweiten Nanostrukturen 54 füllen und eine Naht 135 bilden. In einem Bereich 132 zum Beispiel, der in den 17C und 17E gezeigt ist, der ein Bereich zwischen benachbarten zweiten Nanostrukturen 54 ist, füllen die Gatematerialien 120 (die z. B. das dielektrische Grenzflächenmaterial 121, das dielektrische Gatematerial 123, das Austrittsarbeitsmaterial 125, das erste Verkappungsmaterial 127 und das zweite Verkappungsmaterial 129 umfassen) vollständig den Zwischenraum zwischen benachbarten zweiten Nanostrukturen 54. Im Ergebnis erstreckt sich das später hergestellte Füllmaterial (nachstehend in den 18A und 18B gezeigt) nicht in den Zwischenraum zwischen benachbarten zweiten Nanostrukturen 54. Mit anderen Worten der Zwischenraum zwischen benachbarten zweiten Nanostrukturen 54 ist frei von diesem später hergestellten Gateelektroden-Füllmaterial. 17F zeigt eine detaillierte Ansicht des Bereichs 132 in demselben Querschnitt wie 17E. Eine Liste der Materialien zwischen zwei benachbarten zweiten Nanostrukturen 54 in dem Bereich 132 umfasst daher in dieser Reihenfolge: das dielektrische Grenzflächenmaterial 121, das dielektrische Gatematerial 123, das Austrittsarbeitsmaterial 125, das erste Verkappungsmaterial 127, das (verschmolzene) zweite Verkappungsmaterial 129, das erste Verkappungsmaterial 127, das Austrittsarbeitsmaterial 125, das dielektrische Gatematerial 123 und das dielektrische Grenzflächenmaterial 121.
  • Weiterhin in 17C hat das zweite Verkappungsmaterial 129 in dem Bereich 131 die Dicke T5, während das (verschmolzene) zweite Verkappungsmaterial 129 in dem Bereich 132 eine Dicke T6 hat, die größer als die Dicke T5 ist. Wie vorstehend erörtert worden ist, ist das darauf zurückzuführen, dass in dem Bereich 132 der Gateschichtstapel 120 um zwei benachbarte zweite Nanostrukturen 54 verschmilzt (z. B. in physischen Kontakt kommt) und einen dickeren (verschmolzenen) Gateschichtstapel 120 bildet. Da das zweite Verkappungsmaterial 129 zwischen benachbarten zweiten Nanostrukturen 54 zusammen verschmolzen ist, ist das (verschmolzene) zweite Verkappungsmaterial 129 zwischen benachbarten zweiten Nanostrukturen 54 (z. B. in dem Bereich 132) außerdem dicker als das zweite Verkappungsmaterial 129 an anderen Stellen, wie etwa über der obersten zweiten Nanostruktur 54 (z. B. in dem Bereich 131) oder entlang Seitenwänden der zweiten Nanostrukturen 54. Da das (verschmolzene) zweite Verkappungsmaterial 129 das erste Verkappungsmaterial 127 und das Austrittsarbeitsmaterial 125 um eine zweite Nanostruktur 54 von dem ersten Verkappungsmaterial 127 und dem Austrittsarbeitsmaterial 125 um eine benachbarte zweite Nanostruktur 54 trennt, können das erste Verkappungsmaterial 127 und das Austrittsarbeitsmaterial 125 um jede jeweilige zweite Nanostruktur 54 dadurch mit einer im Wesentlichen gleichmäßigen Dicke konform bleiben (z. B. gleichmäßig innerhalb der Beschränkungen von Herstellungsprozessen). Daher ist eine Summe der Dicke T1 des Austrittsarbeitsmaterials 125 und der Dicke T2 des ersten Verkappungsmaterials 127 in dem Bereich 132 im Wesentlichen gleich der Summe der Dicke T1 des Austrittsarbeitsmaterials 125 und der Dicke T2 des ersten Verkappungsmaterials 127 in dem Bereich 131.
  • Vorteile können durch die Herstellung des ersten Verkappungsmaterials 127 um das Austrittsarbeitsmaterial 125, das jede von zwei benachbarten zweiten Nanostrukturen 54 umschließt, gefolgt von der Herstellung des zweiten Verkappungsmaterials 129 um das erste Verkappungsmaterial 127 erzielt werden. Diese Vorteile bestehen unter anderem in Folgendem: Vermeiden, dass das erste Verkappungsmaterial 127 jeder der zwei benachbarten zweiten Nanostrukturen 54 zusammen verschmilzt, und Ermöglichen einer gleichmäßigeren Dicke des ersten Verkappungsmaterials 127 und des Austrittsarbeitsmaterials 125 an allen Stellen, wodurch Schwankungen der Schwellenspannung VTH verringert werden und die Leistung der Vorrichtung verbessert wird.
  • Bei den vorstehenden Ausführungsformen, die in den 1 bis 17F gezeigt sind, können die Nanostrukturen 54 Nanolagen sein, die einen abgerundeten, rechteckigen Querschnitt aufweisen. In 17G wird eine alternative Ausführungsform dargestellt, in der die zweiten Nanostrukturen 54A, 54B, 54C und 54D Nanodrähte mit einem kreisförmigen Querschnitt mit einem Radius R1 sein können. Sofern nicht anders angegeben, bezeichnen bei dieser Ausführungsform ähnliche Bezugszahlen ähnliche Komponenten bei der in den 17A bis 17F gezeigten Ausführungsform, die durch ähnliche Prozesse hergestellt werden. Dementsprechend müssen Prozessschritte und anwendbare Materialien hier nicht wiederholt werden. Der Gateschichtstapel 120 wird um jede der zweiten Nanostrukturen 54A, 54B, 54C und 54D auf ähnliche Weise hergestellt, wie vorstehend in den 17A bis 17F beschrieben worden ist. Der Gateschichtstapel 120 umfasst das dielektrische Grenzflächenmaterial 121, das dielektrische Gatematerial 123, das Austrittsarbeitsmaterial 125, das erste Verkappungsmaterial 127 und das zweite Verkappungsmaterial 129. Weiterhin in 17G hat das zweite Verkappungsmaterial 129 in einem Bereich 133 eine Dicke T7, während das (verschmolzene) zweite Verkappungsmaterial 129 in einem Bereich 134 eine Dicke T8 hat, die größer als die Dicke T7 ist. Wie vorstehend in den 17A bis 17F erörtert worden ist, ist das darauf zurückzuführen, dass der Gateschichtstapel 120 um zwei benachbarte zweite Nanostrukturen 54 verschmilzt (z. B. in physischen Kontakt kommt) und einen dickeren (verschmolzenen) Gateschichtstapel 120 bildet. Da das zweite Verkappungsmaterial 129 zwischen benachbarten zweiten Nanostrukturen 54 zusammen verschmolzen ist, ist das (verschmolzene) zweite Verkappungsmaterial 129 zwischen benachbarten zweiten Nanostrukturen 54 (z. B. in dem Bereich 134) außerdem dicker als das zweite Verkappungsmaterial 129 an anderen Stellen, wie etwa über der obersten zweiten Nanostruktur 54 (z. B. in dem Bereich 133) oder entlang Seitenwänden der zweite Nanostrukturen 54. Da das (verschmolzene) zweite Verkappungsmaterial 129 das erste Verkappungsmaterial 127 und das Austrittsarbeitsmaterial 125 um eine zweite Nanostruktur 54 von dem ersten Verkappungsmaterial 127 und dem Austrittsarbeitsmaterial 125 um eine benachbarte zweite Nanostruktur 54 trennt, können das erste Verkappungsmaterial 127 und das Austrittsarbeitsmaterial 125 um jede jeweilige zweite Nanostruktur 54 mit einer im Wesentlichen gleichmäßigen Dicke (z. B. gleichmäßig innerhalb der Beschränkungen von Herstellungsprozessen) konform bleiben. Daher ist eine Summe einer Dicke T9 des Austrittsarbeitsmaterials 125 und einer Dicke T10 des ersten Verkappungsmaterials 127 in dem Bereich 133 im Wesentlichen gleich der Summe der Dicke T9 des Austrittsarbeitsmaterials 125 und der Dicke T10 des ersten Verkappungsmaterials 127 in dem Bereich 134.
  • Vorteile können durch die Herstellung des ersten Verkappungsmaterials 127 um das Austrittsarbeitsmaterial 125, das jede von zwei benachbarten zweiten Nanostrukturen 54 umschließt, gefolgt von der Herstellung des zweiten Verkappungsmaterials 129 um das erste Verkappungsmaterial 127 erzielt werden. Diese Vorteile bestehen unter anderem in Folgendem: Vermeiden, dass das erste Verkappungsmaterial 127 jeder der zwei benachbarten zweiten Nanostrukturen 54 zusammen verschmilzt, und Ermöglichen einer gleichmäßigeren Dicke des ersten Verkappungsmaterials 127 und des Austrittsarbeitsmaterials 125 an allen Stellen, wodurch Schwankungen der Schwellenspannung VTH verringert werden und die Leistung der Vorrichtung verbessert wird. Außerdem verringert das offenbarte Verfahren Schwankungen der Schwellenspannung VTH, wodurch die Leistung der Vorrichtung verbessert wird.
  • In den 18A und 18B werden die Gateelektroden 102 jeweils über dem Gateschichtstapel 120 abgeschieden und füllen die verbliebenen Teile der Aussparungen 98. Die Gateelektroden 102 können ein metallhaltiges Material, wie etwa Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder mehrere Schichten davon, aufweisen. Obwohl in den 18A und 18B zum Beispiel eine einschichtige Gateelektrode 102 gezeigt ist, können die Gateelektroden 102 jede Anzahl von Belagschichten und ein Füllmaterial aufweisen. Die Gateelektroden 102 können durch ALD, CVD, PVD, dergleichen oder Kombinationen davon hergestellt werden. Bei einigen Ausführungsformen können die Gateelektroden 102 durch ALD gefolgt von PVD hergestellt werden.
  • Nach dem Füllen der Aussparungen 98 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um überschüssige Teile des Gateschichtstapels 120 und des Materials der Gateelektroden 102, dessen überschüssige Teile sich über der Oberseite des ersten ILD 96 befinden, zu entfernen. Die verbliebenen Teile von Material der Gateelektroden 102 und des Gateschichtstapels 120 bilden folglich Ersatzgates der resultierenden Nano-FETs.
  • Die Herstellung des Gateschichtstapels 120 in den Bereichen 50N und dem Bereich 50P kann gleichzeitig erfolgen, sodass der Gateschichtstapel 120 in jedem Bereich aus den gleichen Materialien hergestellt wird, und die Herstellung der Gateelektroden 102 kann gleichzeitig erfolgen, sodass die Gateelektroden 102 in jedem Bereich aus den gleichen Materialien hergestellt werden. Bei einigen Ausführungsformen kann der Gateschichtstapel 120 in jedem Bereich durch unterschiedliche Prozesse hergestellt werden, sodass der Gateschichtstapel 120 verschiedene Materialien aufweisen kann, und/oder die Gateelektroden 102 in jedem Bereich können durch unterschiedliche Prozesse hergestellt werden, sodass die Gateelektroden 102 verschiedene Materialien aufweisen können. Mehrere Maskierungsschritte können verwendet werden, um entsprechende Bereiche bei der Verwendung von unterschiedlichen Prozessen zu maskieren und freizulegen.
  • In den 19A und 19B wird ein zweites ILD 106 über dem ersten ILD 96 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 106 eine fließfähige Schicht, die mit einem fließfähigen CVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 106 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, hergestellt, und kann mit jedem geeigneten Verfahren, wie etwa CVD, PECVD oder dergleichen, hergestellt werden. Gemäß einigen Ausführungsformen werden der Gateschichtstapel 120 und die Gateelektroden 102 vor der Herstellung des zweiten ILD 106 ausgespart, sodass eine Aussparung direkt zwischen gegenüberliegenden Teilen der ersten Abstandshalter 81 gebildet wird. Eine Gatemaske 104, die eine oder mehrere Schichten dielektrischen Materials, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, aufweist, wird in die Aussparung eingefüllt und dann wird ein Planarisierungsprozess durchgeführt, um überschüssige Teile des dielektrischen Materials, die sich über dem ersten ILD 96 erstrecken, zu entfernen. Später hergestellte Gatekontakte (wie etwa die Gatekontakte 114, die nachstehend unter Bezugnahme auf die 21A und 21B erörtert werden) durchdringen die Gatemaske 104, um die Oberseite der ausgesparten Gateelektroden 102 zu kontaktieren.
  • In den 20A und 20B werden Öffnungen 108 für Gatekontakte 114 (nachstehend in den 21A und 21B gezeigt) durch das zweite ILD 106 und die Gatemaske 104 hergestellt, und Öffnungen 109 für Source-/Drain-Kontakte 112 (nachstehend in den 21A und 21B gezeigt) werden durch das zweite ILD 106 und das erste ILD 96 hergestellt. Die Öffnungen 108 und 109 können unter Verwendung geeigneter Fotolithografie- und Ätzverfahren hergestellt werden. Die Öffnungen 108 können Oberflächen der Gatestrukturen freilegen und die Öffnungen 109 können Oberflächen der epitaxialen Source-/Drain-Bereiche 92 freilegen. Silizid-Bereiche 110 werden über den epitaxialen Source-/Drain-Bereichen 92 hergestellt, indem zunächst ein Metall (nicht separat dargestellt) abgeschieden wird, das mit den Halbleitermaterialien der darunterliegenden epitaxialen Source-/Drain-Bereiche 92 (z. B. Silizium, Silizium-Germanium, Germanium) reagieren kann, um Silizid- oder Germanid-Bereiche über den freiliegenden Teilen der epitaxialen Source-/Drain-Bereiche 92 zu bilden, wie etwa Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere schwer schmelzende Metalle, Seltenerdmetalle oder deren Legierungen, und dann ein thermischer Temperprozess durchgeführt wird, um die ersten Silizid-Bereiche 110 herzustellen. Die nicht in Reaktion getretenen Teile des abgeschiedenen Metalls werden dann z. B. durch einen Ätzprozess entfernt.
  • In den 21A und 21B werden ein Belag, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material in den Öffnungen 108 und 109 hergestellt. Der Belag kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 106 zu entfernen. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Gatekontakte 114 in den Öffnungen 108 und die Source-/Drain-Kontakte 112 in den Öffnungen 109. Die Gatekontakte 114 sind physisch und elektrisch mit den Gateelektroden 102 gekoppelt, und die Source-/Drain-Kontakte 112 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 92 gekoppelt.
  • Die Ausführungsformen der vorliegenden Erfindung haben einige Vorzüge. Die Ausführungsformen umfassen die Herstellung eines ersten Verkappungsmaterials um das Austrittsarbeitsmaterial einer ersten Nanolage eines Nano-FETs und die Herstellung des ersten Verkappungsmaterials um das Austrittsarbeitsmaterial einer zweiten Nanolage des Nano-FET. Dann wird ein zweites Verkappungsmaterial um das erste Verkappungsmaterial der ersten Nanolage des Nano-FETs hergestellt, und das zweite Verkappungsmaterial wird um das erste Verkappungsmaterial der zweiten Nanolage des Nano-FETs hergestellt. Die erste und die zweite Nanolage sind benachbart zueinander. Das zweite Verkappungsmaterial umschließt das erste Verkappungsmaterial und das Austrittsarbeitsmaterial, das wiederum die erste Nanolage umschließt. Das zweite Verkappungsmaterial umschließt das erste Verkappungsmaterial und das Austrittsarbeitsmaterial, das wiederum die zweite Nanolage umschließt. Das zweite Verkappungsmaterial um die erste Nanolage des Nano-FETs verschmilzt mit dem zweiten Verkappungsmaterial um die zweite Nanolage des Nano-FETs. Eine oder mehrere der hier offenbarten Ausführungsformen können vermeiden, dass das erste Verkappungsmaterial um das Austrittsarbeitsmaterial der ersten Nanolage und das erste Verkappungsmaterial um das Austrittsarbeitsmaterial der zweiten Nanolage zusammen verschmelzen, und sie ermöglichen eine gleichmäßigere Dicke des ersten Verkappungsmaterials und des Austrittsarbeitsmaterials an allen Stellen. Außerdem verringert das offenbarte Verfahren Schwankungen einer Schwellenspannung VTH, wodurch die Leistung der hergestellten Vorrichtung verbessert wird.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: Source-/Drain-Bereiche über einem Substrat; Nanolagen zwischen den Source-/Drain-Bereichen; und eine Gatestruktur über dem Substrat und zwischen den Source-/Drain-Bereichen, wobei die Gatestruktur Folgens umfasst: ein dielektrisches Gatematerial um jede der Nanolagen; ein Austrittsarbeitsmaterial um das dielektrische Gatematerial; ein erstes Verkappungsmaterial um das Austrittsarbeitsmaterial; ein zweites Verkappungsmaterial um das erste Verkappungsmaterial, wobei das zweite Verkappungsmaterial an einer ersten Stelle zwischen den Nanolagen dicker als an einer zweiten Stelle entlang einer Seitenwand der Nanolagen ist; und ein Gatefüllmaterial über dem zweiten Verkappungsmaterial. Bei einer Ausführungsform weisen das Austrittsarbeitsmaterial und das zweite Verkappungsmaterial jeweils Titannitrid, Tantalnitrid, Titanaluminiumnitrid, Titansiliziumnitrid, Titanaluminium, Tantalaluminium oder eine Kombination davon auf. Bei einer Ausführungsform sind das Austrittsarbeitsmaterial und das zweite Verkappungsmaterial verschieden. Bei einer Ausführungsform sind das Austrittsarbeitsmaterial und das zweite Verkappungsmaterial gleich. Bei einer Ausführungsform sind an der ersten Stelle eine Oberseite und eine Unterseite des zweiten Verkappungsmaterials in physischem Kontakt mit dem ersten Verkappungsmaterial. Bei einer Ausführungsform beträgt ein Verhältnis einer ersten Dicke des ersten Verkappungsmaterials an der ersten Stelle zu einer zweiten Dicke des ersten Verkappungsmaterials über der obersten Nanolage 0,25 bis 2. Bei einer Ausführungsform ist der Zwischenraum zwischen einer Unterseite einer obersten Nanolage und einer Oberseite einer zweiten Nanolage unterhalb der obersten Nanolage frei von dem Gatefüllmaterial.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: eine Gatestruktur über einem Halbleitersubstrat; Source-/Drain-Bereiche über dem Halbleitersubstrat und auf gegenüberliegenden Seiten der Gatestruktur; und eine erste Kanalschicht und eine zweite Kanalschicht, die zwischen den Source-/Drain-Bereichen und über dem Halbleitersubstrat angeordnet sind, wobei die erste Kanalschicht zwischen der zweiten Kanalschicht und dem Halbleitersubstrat ist, wobei die Gatestruktur Folgendes aufweist: ein dielektrisches Gatematerial um die erste Kanalschicht und um die zweite Kanalschicht; ein Austrittsarbeitsmaterial um das dielektrische Gatematerial; ein erstes Verkappungsmaterial um das Austrittsarbeitsmaterial, wobei das erste Verkappungsmaterial ein Halbleitermaterial aufweist, wobei ein erster Teil des ersten Verkappungsmaterials um die erste Kanalschicht angeordnet ist, wobei ein zweiter Teil des ersten Verkappungsmaterials um die zweite Kanalschicht angeordnet ist; ein zweites Verkappungsmaterial um das erste Verkappungsmaterial, wobei das zweite Verkappungsmaterial den ersten Teil des ersten Verkappungsmaterials physisch von dem zweiten Teil des ersten Verkappungsmaterials trennt; und ein Gatefüllmaterial. Bei einer Ausführungsform weist die Halbleitervorrichtung weiterhin Folgendes auf: innere Abstandshalter zwischen ersten Endteilen der ersten Kanalschicht und zweiten Endteilen der zweiten Kanalschicht, wobei das dielektrische Gatematerial, das Austrittsarbeitsmaterial, das erste Verkappungsmaterial und das zweite Verkappungsmaterial einen Zwischenraum zwischen den inneren Abstandshaltern vollständig füllen. Bei einer Ausführungsform weist das erste Verkappungsmaterial Silizium auf. Bei einer Ausführungsform weisen die erste Kanalschicht und die zweite Kanalschicht jeweils einen Nanodraht mit einem kreisförmigen Querschnitt auf. Bei einer Ausführungsform weist das Austrittsarbeitsmaterial Titannitrid oder Titanaluminium auf, das erste Verkappungsmaterial weist Silizium auf und das zweite Verkappungsmaterial weist Titannitrid oder Titanaluminium auf. Bei einer Ausführungsform sind das Austrittsarbeitsmaterial und das zweite Verkappungsmaterial gleich. Bei einer Ausführungsform weist das zweite Verkappungsmaterial mindestens drei Materialien auf, die verschieden voneinander sind. Bei einer Ausführungsform weist die Halbleitervorrichtung weiterhin Folgendes auf: ein dielektrisches Grenzflächenmaterial zwischen dem dielektrischen Gatematerial und der ersten Kanalschicht und zwischen dem dielektrischen Gatematerial und der zweiten Kanalschicht, wobei das dielektrische Grenzflächenmaterial, das dielektrische Gatematerial, das Austrittsarbeitsmaterial, das erste Verkappungsmaterial und das zweite Verkappungsmaterial einen Zwischenraum zwischen der ersten Kanalschicht und der zweiten Kanalschicht füllen.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte: Herstellen von Source-/Drain-Bereichen über einem Substrat; Herstellen einer ersten Nanolage und einer zweiten Nanolage, die über dem Substrat angeordnet sind, wobei die erste Nanolage zwischen dem Substrat und der zweiten Nanolage angeordnet ist; Abscheiden eines dielektrischen Gatematerials um die erste Nanolage und die zweite Nanolage; Abscheiden eines Austrittsarbeitsmaterials um das dielektrische Gatematerial, wobei ein erster Teil des Austrittsarbeitsmaterials sich entlang einer ersten Oberfläche der ersten Nanolage, die von dem Substrat abgewandt ist, erstreckt und ein zweiter Teil des Austrittsarbeitsmaterials sich entlang einer zweiten Oberfläche der zweiten Nanolage, die dem Substrat zugewandt ist, erstreckt; Herstellen eines ersten Verkappungsmaterials um das Austrittsarbeitsmaterial; Herstellen eines zweiten Verkappungsmaterials um das erste Verkappungsmaterial; wobei das erste Verkappungsmaterial und das zweite Verkappungsmaterial einen Spalt zwischen dem ersten Teil und dem zweiten Teil des Austrittsarbeitsmaterials füllen; und Herstellen eines Gatefüllmaterials über der ersten Nanolage und der zweiten Nanolage. Bei einer Ausführungsform ist der Spalt zwischen dem ersten Teil und dem zweiten Teil des Austrittsarbeitsmaterials frei von dem Gatefüllmaterial. Bei einer Ausführungsform weist das erste Verkappungsmaterial Silizium auf. Bei einer Ausführungsform weist das zweite Verkappungsmaterial Titannitrid oder Titanaluminium auf. Bei einer Ausführungsform umfasst das Verfahren weiterhin die folgenden Schritte: Herstellen eines dielektrischen Grenzflächenmaterials um die erste Nanolage und die zweite Nanolage durch Umwandeln eines äußeren Teils der ersten Nanolage und der zweiten Nanolage in ein Oxid durch einen thermischen Oxidationsprozess.

Claims (20)

  1. Halbleitervorrichtung mit: Source-/Drain-Bereichen (92) über einem Substrat (50); Nanolagen (54) zwischen den Source-/Drain-Bereichen (92); und einer Gatestruktur über dem Substrat (50) und zwischen den Source-/Drain-Bereichen (92), wobei die Gatestruktur Folgendes umfasst: ein dielektrisches Gatematerial (123) um jede der Nanolagen (54); ein Austrittsarbeitsmaterial (125) um das dielektrische Gatematerial (123); ein erstes Verkappungsmaterial (127) um das Austrittsarbeitsmaterial (125); ein zweites Verkappungsmaterial (129) um das erste Verkappungsmaterial (127), wobei das zweite Verkappungsmaterial (129) an einer ersten Stelle zwischen den Nanolagen (54) dicker als an einer zweiten Stelle entlang einer Seitenwand der Nanolagen (54) ist, wobei eine Oberseite und eine Unterseite des zweiten Verkappungsmaterials (129) an der ersten Stelle mit dem ersten Verkappungsmaterial (127) in physischem Kontakt sind; und ein Gatefüllmaterial über dem zweiten Verkappungsmaterial (129).
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Austrittsarbeitsmaterial (125) und das zweite Verkappungsmaterial (129) jeweils Titannitrid, Tantalnitrid, Titanaluminiumnitrid, Titansiliziumnitrid, Titanaluminium, Tantalaluminium oder eine Kombination davon aufweisen.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Austrittsarbeitsmaterial (125) und das zweite Verkappungsmaterial (129) verschieden sind.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Austrittsarbeitsmaterial (125) und das zweite Verkappungsmaterial (129) gleich sind.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste Verkappungsmaterial (127) Silizium aufweist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis einer ersten Dicke des ersten Verkappungsmaterials (127) an der ersten Stelle zu einer zweiten Dicke des ersten Verkappungsmaterials (127) über der obersten Nanolage (25) 0,25 bis 2 beträgt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Zwischenraum zwischen einer Unterseite einer obersten Nanolage (25) und einer Oberseite einer zweiten Nanolage unterhalb der obersten Nanolage (25) frei von dem Gatefüllmaterial ist.
  8. Halbleitervorrichtung mit: einer Gatestruktur über einem Halbleitersubstrat; Source-/Drain-Bereichen (92) über dem Halbleitersubstrat und auf gegenüberliegenden Seiten der Gatestruktur; und einer ersten Kanalschicht und einer zweiten Kanalschicht, die zwischen den Source-/Drain-Bereichen (92) und über dem Halbleitersubstrat angeordnet sind, wobei die erste Kanalschicht zwischen der zweiten Kanalschicht und dem Halbleitersubstrat ist, wobei die Gatestruktur Folgendes umfasst: ein dielektrisches Gatematerial (123) um die erste Kanalschicht und um die zweite Kanalschicht; ein Austrittsarbeitsmaterial (125) um das dielektrische Gatematerial (123); ein erstes Verkappungsmaterial (127) um das Austrittsarbeitsmaterial (125), wobei das erste Verkappungsmaterial (127) ein Halbleitermaterial aufweist, wobei ein erster Teil des ersten Verkappungsmaterials (127) um die erste Kanalschicht angeordnet ist, wobei ein zweiter Teil des ersten Verkappungsmaterial (127) um die zweite Kanalschicht angeordnet ist; ein zweites Verkappungsmaterial (129) um das erste Verkappungsmaterial (127), wobei das zweite Verkappungsmaterial (129) den ersten Teil des ersten Verkappungsmaterials (127) physisch von dem zweiten Teil des ersten Verkappungsmaterials (127) trennt; und ein Gatefüllmaterial.
  9. Halbleitervorrichtung nach Anspruch 8, die weiterhin Folgendes aufweist: innere Abstandshalter zwischen ersten Endteilen der ersten Kanalschicht und zweiten Endteilen der zweiten Kanalschicht, wobei das dielektrische Gatematerial (123), das Austrittsarbeitsmaterial (125), das erste Verkappungsmaterial (127) und das zweite Verkappungsmaterial (129) einen Zwischenraum zwischen den inneren Abstandshaltern vollständig füllen.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei das erste Verkappungsmaterial (127) Silizium aufweist.
  11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei die erste Kanalschicht und die zweite Kanalschicht jeweils einen Nanodraht mit einem kreisförmigen Querschnitt aufweisen.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei das Austrittsarbeitsmaterial (125) Titannitrid oder Titanaluminium aufweist, das erste Verkappungsmaterial (127) Silizium aufweist und das zweite Verkappungsmaterial (129) Titannitrid oder Titanaluminium aufweist.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, wobei das Austrittsarbeitsmaterial (125) und das zweite Verkappungsmaterial (129) gleich sind.
  14. Halbleitervorrichtung nach einem der Ansprüche 8 bis 13, wobei das zweite Verkappungsmaterial (129) mindestens drei Materialien aufweist, die verschieden voneinander sind.
  15. Halbleitervorrichtung nach einem der Ansprüche 8 bis 14, die weiterhin Folgendes umfasst: ein dielektrisches Grenzflächenmaterial (121) zwischen dem dielektrischen Gatematerial (123) und der ersten Kanalschicht und zwischen dem dielektrischen Gatematerial (123) und der zweiten Kanalschicht, wobei das dielektrische Grenzflächenmaterial (121), das dielektrische Gatematerial (123), das Austrittsarbeitsmaterial (125), das erste Verkappungsmaterial (127) und das zweite Verkappungsmaterial (129) einen Zwischenraum zwischen der ersten Kanalschicht und der zweiten Kanalschicht füllen.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen von Source-/Drain-Bereichen (92) über einem Substrat (50); Herstellen einer ersten Nanolage (54) und einer zweiten Nanolage (54), die über dem Substrat (50) angeordnet sind, wobei die erste Nanolage (54) zwischen dem Substrat (50) und der zweiten Nanolage (54) angeordnet ist; Abscheiden eines dielektrischen Gatematerials (123) um die erste Nanolage (54) und die zweite Nanolage (54); Abscheiden eines Austrittsarbeitsmaterials (125) um das dielektrische Gatematerial (123), wobei ein erster Teil des Austrittsarbeitsmaterials (125) sich entlang einer ersten Oberfläche der ersten Nanolage (54), die von dem Substrat (50) abgewandt ist, erstreckt, und ein zweiter Teil des Austrittsarbeitsmaterials (125) sich entlang einer zweiten Oberfläche der zweiten Nanolage (54), die dem Substrat (50) zugewandt ist, erstreckt; Herstellen eines ersten Verkappungsmaterials (127) um das Austrittsarbeitsmaterial (125); Herstellen eines zweiten Verkappungsmaterials (129) um das erste Verkappungsmaterial (127); wobei das erste Verkappungsmaterial (127) und das zweite Verkappungsmaterial (129) einen Spalt zwischen dem ersten Teil und dem zweiten Teil des Austrittsarbeitsmaterials (125) füllen, wobei der Spalt zwischen dem ersten Teil und dem zweiten Teil des Austrittsarbeitsmaterials (125) frei von dem Gatefüllmaterial ist; und Herstellen eines Gatefüllmaterials über der ersten Nanolage (54) und der zweiten Nanolage (54).
  17. Verfahren nach Anspruch 16, wobei das Austrittsarbeitsmaterial (125) und das zweite Verkappungsmaterial (129) verschieden sind.
  18. Verfahren nach Anspruch 16 oder 17, wobei das erste Verkappungsmaterial (127) Silizium aufweist.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das zweite Verkappungsmaterial (129) Titannitrid oder Titanaluminium aufweist.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das weiterhin Folgendes umfasst: Herstellen eines dielektrischen Grenzflächenmaterials (121) um die erste Nanolage (54) und die zweite Nanolage (54) durch Umwandeln eines äußeren Teils der ersten Nanolage (54) und der zweiten Nanolage (54) in ein Oxid durch einen thermischen Oxidationsprozess.
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