TW202133337A - 半導體裝置及其形成方法 - Google Patents

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Abstract

一方法包含在基底上形成第一鰭和第二鰭；在第一鰭和第二鰭上方形成虛設閘極材料；使用第一蝕刻製程蝕刻虛設閘極材料，以在第一鰭與第二鰭之間形成凹口，其中在第一蝕刻製程期間，凹口的側壁上形成犧牲材料；以絕緣材料填充凹口；使用第二蝕刻製程移除虛設閘極材料和犧牲材料；以及分別在第一鰭和第二鰭上方形成第一取代閘極和第二取代閘極，其中第一取代閘極透過絕緣材料與第二取代閘極隔開。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造一般透過依序在半導體基底上方沉積絕緣層或介電層、導電層和半導體材料層，並透過使用微影製程將各種材料層圖案化，以形成半導體基底上的電路組件和元件。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻、電容等等)的集成密度，使得更多的組件集成於既定面積中。然而，當降低最小部件的尺寸，出現了應解決的附加問題。
在一些實施例中，提供半導體裝置的形成方法，此方法包含形成第一鰭和第二鰭突出半導體基底；形成虛設閘極延伸於第一鰭和第二鰭上方；在虛設閘極上方形成圖案化遮罩，圖案化遮罩包含在第一鰭與第二鰭之間的開口；通過圖案化遮罩中的開口蝕刻虛設閘極，以在虛設閘極中形成凹口，其中蝕刻包含電漿蝕刻製程，電漿蝕刻製程使用包含一個或複數個蝕刻氣體和一個或複數個聚合物形成氣體的製程氣體，且其中在蝕刻期間，製程氣體與虛設閘極的材料反應，以形成沉積於凹口的側壁上的反應產物；沉積絕緣材料以填充凹口，絕緣材料覆蓋反應產物；移除虛設閘極和反應產物；以及分別形成第一閘極結構和第二閘極結構延伸於第一鰭和第二鰭上方，其中絕緣材料從第一閘極結構延伸至第二閘極結構。
在一些其他實施例中，提供半導體裝置的形成方法，此方法包含在基底上形成第一鰭和第二鰭；在第一鰭和第二鰭上方形成虛設閘極材料；使用第一蝕刻製程蝕刻虛設閘極材料，以在第一鰭與第二鰭之間形成凹口，其中在第一蝕刻製程期間，凹口的側壁上形成犧牲材料；以絕緣材料填充凹口；使用第二蝕刻製程移除虛設閘極材料和犧牲材料；以及分別在第一鰭和第二鰭上方形成第一取代閘極和第二取代閘極，其中第一取代閘極透過絕緣材料與第二取代閘極隔開。
在另外一些實施例中，提供半導體裝置，半導體裝置包含複數個第一鰭，從基底突出；複數個第二鰭，從基底突出；第一閘極堆疊物，延伸於複數個第一鰭上方；第二閘極堆疊物，延伸於複數個第二鰭上方；其中第一閘極堆疊物與第二閘極堆疊物縱向對齊；以及隔離區，延伸於第一閘極堆疊物與第二閘極堆疊物之間，隔離區將第一閘極堆疊物和第二閘極堆疊物電性隔離，其中靠近隔離區的頂表面的第一閘極堆疊物與第二閘極堆疊物之間的第一距離小於靠近隔離區的底表面的第一閘極堆疊物與第二閘極堆疊物之間的第二距離。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
依據各種實施例提供半導體裝置及其形成方法。特別來說，隔離區形成於鰭式場效電晶體裝置的相鄰閘極之間。鰭式場效電晶體裝置在閘極後製製程中形成，其中虛設閘極在製造的中間步驟中由多晶矽形成。凹口透過使用蝕刻製程形成於相鄰鰭之間的虛設閘極中，且在蝕刻製程期間，犧牲材料形成於凹口的側壁上。控制蝕刻製程，使得犧牲材料造成凹口具有頂部寬度小於底部寬度。隔離材料沉積於凹口中，以形成具有頂部寬度小於底部寬度的閘極隔離區。透過形成具有此錐形輪廓的閘極隔離區，在後續製程步驟期間可更完全地移除材料或殘留物。此外，可以較大效率和一致性在閘極隔離區附近沉積取代閘極材料。
在各種視圖和顯示的實施例中，使用相似的參考符號來標註相似的元件。在一些顯示的實施例中，使用鰭式場效電晶體(FinFETs)作為範例來解釋本發明實施例的概念。其他類型的電晶體(例如平面電晶體、全繞式閘極(Gate-All-Around，GAA)電晶體或類似物)也可採用本發明實施例。本文討論的實施例提供範例，以使得能夠進行或使用本發明實施例的主題，且本領域技術人員將容易理解可進行修改，同時保持在不同實施例的考慮範圍內。以下圖式中的相似參考符號和文字代表相似的組件。雖然可以特定順序討論方法實施例，但是可以其他邏輯順序進行其他方法實施例。本文討論的一些實施例以使用閘極後製製程形成鰭式場效電晶體的背景下討論。在其他實施例中，可使用閘極先製製程。再者，一些實施例考慮了用於平面裝置的方面，例如平面場效電晶體。
第1圖顯示依據一些實施例的初始結構的透視圖。初始結構包含晶圓10，晶圓10更包含基底20。基底20可為半導體基底，例如塊狀(bulk)半導體、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，基底20可為摻雜(例如摻雜p型或n型摻雜物)或未摻雜。基底20可為晶圓，例如矽晶圓。一般來說，絕緣層上覆半導體基底為形成於絕緣層上的半導體材料層。絕緣層可為例如埋置氧化(Buried Oxide，BOX)層、氧化矽層或類似物。絕緣層提供於基底上，一般為矽基底或玻璃基底。也可使用其他基底，例如多層或漸變(gradient)基底。在一些實施例中，基底20的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或前述之組合。
在第1圖中，顯示鰭24形成於基底20中。鰭24為半導體條帶，且可被稱為“半導體條帶”或“條帶”。依據本發明一些實施例，鰭24為原始基底20的一部分，因此鰭24的材料相同於基底20的材料。在一些實施例中，透過蝕刻基底20的一部分以形成凹口來形成鰭24。此蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似方法或前述之組合。此蝕刻可為非等向性。鰭24可透過任何合適的方法圖案化。舉例來說，鰭24可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物將鰭24圖案化。在一些實施例中，遮罩(或其他層)可保留在鰭24上。
在一些實施例中，鰭24可透過磊晶成長製程形成。舉例來說，介電層可形成於基底20的頂表面上方，且可蝕刻出通過介電層的溝槽，以暴露出下方的基底20。同質磊晶結構可磊晶成長於溝槽中，且可將介電層凹陷，使得同質磊晶結構從介電層突出，以形成鰭。此外，在一些實施例中，異質磊晶結構可用於鰭24。舉例來說，可將第1圖中的鰭24凹陷，並在凹陷的鰭24上方磊晶成長不同於鰭24的材料。在這些實施例中，鰭24包括凹陷的材料以及設置於凹陷的材料上方的磊晶成長材料。因此，鰭24可由不同於基底20的半導體材料形成。依據一些實施例，鰭24由矽、鍺、化合物半導體(包含磷化矽、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或前述之組合形成。
在另一實施例中，介電層可形成於基底20的頂表面上方，且可蝕刻出通過介電層的溝槽。接著，異質磊晶結構可透過使用不同於基底20的材料磊晶成長於溝槽中，且可將介電層凹陷，使得異質磊晶結構從介電層突出，以形成鰭24。在磊晶成長同質磊晶或異質磊晶結構的一些實施例中，磊晶成長材料可在成長期間原位(in situ)摻雜，其可免除之前或後續的佈植，但是可一起使用原位摻雜和佈植摻雜。
如第1圖所示，淺溝槽隔離(Shallow Trench Isolation，STI)區22可形成於鰭24之間。淺溝槽隔離區22可包括材料例如氧化物(例如氧化矽)、氮化物、類似物或前述之組合，且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遠端電漿系統中的基於化學氣相沉積的材料沉積，並後固化使其轉變為另一材料，例如氧化物)、類似方法或前述之組合形成。可使用透過任何合適製程形成的其他材料。當形成此材料之後，可進行退火製程。雖然顯示的淺溝槽隔離區22為單一層，但是在一些實施例中，可使用多層。舉例來說，在一些實施例中，可沿基底20和鰭24的表面先形成襯墊(未顯示)。之後，可在襯墊上方形成例如上述討論的填充材料。
在形成淺溝槽隔離區22的材料之後，可進行平坦化製程以移除淺溝槽隔離區22的材料，並暴露出鰭24。平坦化製程可例如為化學機械研磨(chemical mechanical polish，CMP)、回蝕刻製程、前述之組合或類似方法。平坦化製程可暴露出鰭24，使得在完成平坦化製程之後，鰭24的頂表面與淺溝槽隔離區22的頂表面齊平。在遮罩保留在鰭24上的實施例中，平坦化製程可暴露出遮罩或移除遮罩，使得在完成平坦化製程之後，遮罩或鰭24的頂表面與淺溝槽隔離區22的頂表面齊平。
第2圖顯示依據一些實施例之介電虛設鰭25的形成，其中透過蝕刻鰭24的其中一者以形成凹口，接著以介電材料填充凹口來形成介電虛設鰭25。在其他實施例中，可透過在淺溝槽隔離區22中蝕刻凹口，並以介電材料填充凹口來形成介電虛設鰭25。在這些實施例中，被蝕刻的凹口的底部可在基底20的頂表面之上、與基底20的頂表面齊平或在基底20的頂表面之下。介電材料可包括高介電常數介電材料、氧化矽、氮化矽、類似物或前述之組合。在一些實施例中，選擇介電虛設鰭25的材料相對於淺溝槽隔離區22的材料具有低蝕刻選擇性。介電虛設鰭25的底表面可高於、齊平於或低於淺溝槽隔離區22的底表面。介電虛設鰭25的頂表面可與鰭24或淺溝槽隔離區22的表面齊平。
請參照第3圖，將淺溝槽隔離區22凹陷。可將淺溝槽隔離區22凹陷，使得鰭24和介電虛設鰭25的頂部突出高於淺溝槽隔離區22的剩下部分的頂表面22A，以分別形成突出鰭24’和25’。淺溝槽隔離區22的頂表面可具有如圖示的平坦表面、凸面、凹面(例如凹陷)或前述之組合。淺溝槽隔離區22可透過使用合適的蝕刻製程凹陷，例如對淺溝槽隔離區22的材料有選擇性的蝕刻製程(例如相較於鰭24或介電虛設鰭25的材料，以較快速率蝕刻淺溝槽隔離區22的材料)。可例如使用乾蝕刻製程來進行此蝕刻，例如使用HF3 和NH3 作為蝕刻氣體的製程。依據本發明其他實施例，使用濕蝕刻製程進行淺溝槽隔離區22的凹陷。舉例來說，可使用稀釋氫氟酸(dilute hydrofluoric，dHF)進行氧化物移除。
參照第3圖，虛設閘極堆疊物30形成於突出鰭24’和25’的頂表面和側壁上。每個虛設閘極堆疊物30可包含虛設閘極介電質32和在虛設閘極介電質32上方的虛設閘極電極34。每個虛設閘極堆疊物30也可包含在虛設閘極電極34上方的遮罩層36。遮罩層36可包括一層或多層。
虛設閘極介電質32可包括例如氧化矽、氮化矽、前述之組合或類似物，且可依據合適的技術沉積或熱成長。虛設閘極電極34可沉積於虛設閘極介電質32上方，且接著透過化學機械研磨來平坦化。遮罩層36可沉積於虛設閘極電極34上方。虛設閘極電極34可為導電或非導電材料，且可選自包含非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。虛設閘極電極34可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積或本領域已知用於沉積所選材料的其他技術來沉積。虛設閘極電極34可由蝕刻隔離區時具有高蝕刻選擇性的其他材料製成。遮罩層36可包含例如氮化矽、氮氧化矽或類似物。可以注意的是，顯示的虛設閘極介電質32覆蓋鰭24和淺溝槽隔離區22，但是在其他實施例中，可沉積虛設閘極介電質32使得虛設閘極介電質32不延伸至淺溝槽隔離區22的表面上。
遮罩層36可由氮化矽、氧化矽、氮碳化矽或前述之多層形成。虛設閘極堆疊物30可橫跨單一個或複數個突出鰭24’和25’及/或淺溝槽隔離區22。虛設閘極堆疊物30也具有長度方向垂直於突出鰭24’的長度方向。
接著，閘極間隙壁38形成於虛設閘極堆疊物30的側壁上。在一些實施例中，進行熱氧化或沉積，接著進行非等向性蝕刻可形成閘極間隙壁38。依據本發明一些實施例，閘極間隙壁38由介電材料形成，例如氮化矽、氧化矽、氮碳化矽、氮氧化矽、氮碳氧化矽或類似物，且可為單一層結構或包含多個介電層的多層結構。在形成閘極間隙壁38之後，可進行輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未明確顯示)的佈植。在一些實施例中，一層或多層閘極間隙壁38在植入輕摻雜源極/汲極區之後形成。
在以上顯示的實施例中，鰭可透過任何合適的方法圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸將鰭圖案化。
依據一些實施例，在第4圖中，可進行蝕刻步驟(以下簡稱為源極/汲極凹陷)來蝕刻突出鰭24’未被虛設閘極堆疊物30和閘極間隙壁38覆蓋的部分。此凹陷可為不蝕刻突出鰭24’在虛設閘極堆疊物30和閘極間隙壁38正下方的部分的非等向性蝕刻製程。凹陷鰭24的頂表面可低於淺溝槽隔離區22的頂表面22A。突出鰭24’被蝕刻部分所留下的空間可稱為凹口40。在蝕刻製程中，不蝕刻突出鰭25’。舉例來說，可使用例如NF3 和NH3 、HF和NH3 或類似物的選擇性蝕刻來蝕刻突出鰭24’。
依據一些實施例，請參照第5A-5B圖，形成磊晶源極/汲極區42。磊晶源極/汲極區42可例如透過從凹口40選擇性成長半導體材料來形成，以得到第5A圖所示的結構。依據一些實施例，磊晶源極/汲極區42包含矽鍺、矽、矽碳、鍺、類似物或前述之組合。取決於最終鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，在磊晶成長製程期間，可原位摻雜p型或n型雜質。舉例來說，當最終鰭式場效電晶體為p型鰭式場效電晶體時，可成長矽鍺、鍺、鍺錫、硼摻雜矽鍺(SiGeB)、硼摻雜鍺、類似物或前述之組合。相反地，當最終鰭式場效電晶體為n型鰭式場效電晶體時，可成長磷化矽(SiP)、碳化矽(SiC)、磷摻雜碳化矽(SiCP)或類似物。依據本發明其他實施例，磊晶源極/汲極區42由第III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層形成。磊晶源極/汲極區42也可具有從鰭24的各自表面凸起的表面，且可具有刻面。
第5B圖顯示依據本發明其他實施例之磊晶源極/汲極區42的形成，其中未將第4圖所示的突出鰭24’凹陷，且磊晶源極/汲極區42成長於突出鰭24’上。取決於最終鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，第5B圖的磊晶源極/汲極區42的材料可相似於第5A圖所示的磊晶源極/汲極區42的材料。在一些情況中，磊晶源極/汲極區42可被視為也包含突出鰭24’。可進行(或不進行)佈植以將n型雜質或p型雜質植入磊晶源極/汲極區42。後續圖式顯示由第5B圖的結構所形成的結構，但是本文描述的實施例和技術可用於第5A圖所示的結構或其他結構、實施例或裝置。
在第6圖中，第一層間介電質(interlayer dielectric，ILD)48沉積於第5B圖所示的結構上方。第一層間介電質48可由介電材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)、可流動化學氣相沉積(FCVD)。介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)或類似物。可使用透過任何合適製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)46設置於第一層間介電質48與磊晶源極/汲極區42、遮罩層36及閘極間隙壁38之間。接觸蝕刻停止層46可包括介電材料，例如氮化矽、氧化矽、氮氧化矽、氮碳化矽或類似物，且具有與上方的第一層間介電質48的材料不同的蝕刻速率。可進行平坦化製程(例如化學機械研磨製程或機械研磨製程)，使第一層間介電質48、虛設閘極堆疊物30和閘極間隙壁38的頂表面彼此齊平，如第6圖所示。
第7A-20C圖顯示閘極隔離製程(第11A-16B圖)以及之後形成接點的製程(第20A-20C圖)。後續製程的圖式編號可包含字母“A”、“B”或“C”。除非另有說明，否則有著字母“A”的圖式為從與第6圖含有線A-A的垂直面相同的垂直面所得到，有著字母“B”的圖式為從與第6圖含有線B-B的垂直面相同的垂直面所得到，有著字母“C”的圖式為從與第6圖含有線C-C的垂直面相同的垂直面所得到。第18C、19C和20C圖為從與第6圖含有線D-D的垂直面相同的垂直面所得到。
舉例來說，依據一些實施例，第7A、7B和7C圖顯示第6圖所示的結構的剖面示意圖。第7A圖沿剖面A-A顯示，第7B圖沿剖面B-B顯示，第7C圖沿剖面C-C顯示。
依據一些實施例，在第8A、8B和8C圖中，遮罩層50(例如硬遮罩)沉積於第6、7A、7B和7C圖顯示的結構上方，且光阻結構52形成於遮罩層50上方。遮罩層50可包括氮化矽、氮氧化矽、氮碳化矽、氮碳氧化矽、氧化矽、類似物或前述之組合。遮罩層50可透過化學氣相沉積、物理氣相沉積、原子層沉積(atomic layer deposition，ALD)、旋塗介電質製程、類似方法或前述之組合形成。在一些實施例中，遮罩層50形成具有厚度在約20nm與約120nm之間。在一些實施例中，光阻結構52使用旋塗技術或類似方法形成，且可形成具有厚度在約5nm與約20nm之間。這些為範例，也可能是其他厚度或技術。
在一些實施例中，光阻結構52為三層光阻結構。在這些實施例中，光阻結構52包含頂部光阻層、中間層和底部層(未個別標註於第8A、8B和8C圖)。由於先進半導體製造過程達到光微影製程的極限，因此需要更薄的頂部光阻層來達到較小的製程窗口。然而，薄的頂部光阻層可能不夠堅固以承受目標層(例如遮罩層50)的蝕刻。三層的光阻結構52可提供相對薄的頂部光阻層。中間層可包含抗反射材料(例如背側抗反射塗佈(backside anti-reflective coating，BARC)層)，以幫助頂部光阻層加工的曝光和聚焦。透過具有中間層，薄的頂部光阻層僅用以將中間層圖案化。底部層可包含硬遮罩材料，例如透過O2 、N2 /H2 電漿或類似物可輕易移除的含碳材料。使用中間層來將底部層圖案化。在一些實施例中，中間層對底部層具有高蝕刻選擇性，且在一些實施例中，底部層比中間層更厚10倍以上。因此，三層的光阻結構52允許下方層(例如遮罩層50)進行穩固的圖案化，同時仍提供相對薄的頂部光阻層。
依據一些實施例，在第9、10A、10B和10C圖中，將光阻結構52圖案化，以形成暴露出遮罩層50的一個或多個閘極隔離開口56。第9圖顯示具有一個閘極隔離開口56的結構的透視圖，且第10A-10C圖顯示此結構的剖面示意圖。閘極隔離開口56後續用以形成閘極隔離區60(請參照第15A-15C圖)。如此一來，閘極隔離開口56可謂於一個或多個虛設閘極堆疊物30上方(請參照第10A圖)及/或一個或多個介電虛設鰭25上方(請參照第10B和10C圖)。可使用合適的光微影技術將光阻結構52圖案化以形成閘極隔離開口56。在將光阻結構52圖案化之後，可對圖案化的光阻結構52進行修整製程。在一實施例中，修整製程為使用包含O2 、CO2 、N2 /H2 、H2 、類似物、前述之組合或適用於修整光阻的任何其他氣體的製程氣體的非等向性電漿蝕刻製程。
在光阻結構52為三層光阻結構的實施例中，三層的光阻結構52的頂部光阻層可透過使用任何合適的光微影技術來圖案化。舉例來說，光罩(未顯示)可設置於頂部光阻層上方，可接著將光罩暴露於輻射，例如雷射光束。可使用浸沒式微影系統進行頂部光阻層的曝光，以增加解析度，並縮小最小可達到間距。可進行烘烤或固化操作，使頂部光阻層硬化，且可使用顯影劑以移除頂部光阻層的曝光或未曝光部分，移除頂部光阻層的曝光或未曝光部分取決於使用正光阻或負光阻。在將三層的光阻結構52的頂部光阻層圖案化之後，可對三層的光阻結構52的頂部光阻層進行修整製程。在修整製程之後，可將中間層和底部層圖案化，留下有著閘極隔離開口56的圖案化三層的光阻結構52，如第9和10A-10C圖所示。
依據一些實施例，第11A、11B和11C圖顯示使用圖案化的光阻結構52作為蝕刻遮罩，將閘極隔離開口56延伸通過遮罩層50並進入虛設閘極堆疊物30。如第11B和11C圖所示，閘極隔離開口56可延伸通過虛設閘極電極34到達介電虛設鰭25。介電虛設鰭25可透過閘極隔離開口56暴露出來，或介電虛設鰭25可保持被虛設閘極介電質32覆蓋。在此方式中，閘極隔離開口56將第9和10A-10C圖所示的結構的虛設閘極堆疊物30分隔為兩個隔開且電性隔離的虛設閘極堆疊物30。用以形成隔開的虛設閘極堆疊物30之閘極隔離開口56的形成可因此被稱為“閘極切割(gate-cut)”製程。應當理解的是，單一個虛設閘極堆疊物30可透過形成額外的閘極隔離開口56分隔為多於兩個的虛設閘極堆疊物30，這些閘極隔離開口56可同時形成。在一些實施例中，閘極隔離開口56可從虛設閘極電極34的頂表面延伸深度D1，深度D1在約15nm與約300nm之間。這些為範例，也可能是其他尺寸(例如深度)或技術。
閘極隔離開口56可透過使用一個或多個合適的蝕刻製程延伸通過遮罩層50並進入虛設閘極堆疊物30，此蝕刻製程例如為非等向性乾蝕刻製程，以下將更詳細地描述。在一些實施例中，蝕刻製程也可在閘極隔離開口56的側壁上形成犧牲材料54，以下將更詳細地描述。
在一些實施例中，閘極隔離開口56具有大致垂直的側壁或具有大致一致的寬度。舉例來說，閘極隔離開口56可具有在閘極隔離開口56的頂部處或靠近頂部的上部寬度W1約等於在閘極隔離開口56的底部處或靠近底部的下部寬度W2。在一些實施例中，閘極隔離開口56具有傾斜側壁或具有錐形側壁，如第11B和11C圖所示。舉例來說，閘極隔離開口56可具有上部寬度W1大於閘極隔離開口56的下部寬度W2。在一些實施例中，閘極隔離開口56的下部寬度W2可小於、約等於或大於對應的介電虛設鰭25的寬度。
在一些實施例中，用以將閘極隔離開口56延伸至虛設閘極電極34中的蝕刻製程也在閘極隔離開口56的側壁上形成犧牲材料54。犧牲材料54可由在蝕刻製程期間沉積於側壁上的反應產物形成。在一些實施例中，這些反應產物可由被蝕刻材料與在蝕刻製程期間使用的各種製程氣體之間的化學反應形成。舉例來說，犧牲材料54可包括例如氧化物、氮化物、聚合物、類似物、前述之組合。在一些實施例中，犧牲材料54由在蝕刻製程期間使用的製程氣體之間的反應及/或製程氣體與虛設閘極電極34的材料之間的反應的產物形成。舉例來說，犧牲材料54可包括反應產物，例如SiOx 、SiNx 、SiBrx Oy 、SiOx Cly 、類似物或前述之組合。這些範例的反應產物可由涉及蝕刻劑氣體例如Cl2 、HBr、N2 或類似物及/或製程氣體例如O2 、CO2 、SO2 、HBr、N2 或類似物及/或例如前述這些虛設閘極電極34的材料的反應形成。這些範例以外的其他氣體、反應或反應產物可用於形成犧牲材料54。一些其他範例製程氣體可用於以下描述的蝕刻製程中。
在蝕刻製程期間，犧牲材料54可形成於暴露表面上，包含形成於已存在的犧牲材料54上。因此，與在蝕刻製程期間相對較晚形成的區域相比，在蝕刻製程期間較早形成的閘極隔離開口56的區域可以具有較厚的犧牲材料54堆積。此導致犧牲材料54的較厚部分靠近閘極隔離開口56的頂部，犧牲材料54的厚度隨著閘極隔離開口56向下的深度而縮小。此顯示於第11B和11C圖，其顯示閘極隔離開口56的上部具有比閘極隔離開口56的下部更厚的犧牲材料54。在一些實施例中，閘極隔離開口56的上部可具有犧牲材料54的厚度T1在約1nm與約10nm之間。這些為範例，也可能是其他厚度或技術。
在一些實施例中，可形成犧牲材料54使得犧牲材料54的存在將閘極隔離開口56的上部寬度W1縮小為小於上部寬度W1的寬度W3。在一些範例中，閘極隔離開口56的寬度W3可約等於或小於下部寬度W2。舉例來說，增加至閘極隔離開口56的側壁的犧牲材料54的整體厚度(例如2×T1)可大於閘極隔離開口56的上部寬度W1與下部寬度W2之間的差值(W1-W2)。在此方式中，犧牲材料54的存在可形成靠近上部區域比靠近下部區域較窄的閘極隔離開口56。在一些情況中，犧牲材料54的存在也可縮小下部寬度W2。透過控制在閘極隔離開口56的側壁上犧牲材料54的寬度或分布，可控制後續形成的閘極隔離區60(請參照第15A-15C圖)的形狀。
在一些實施例中，使閘極隔離開口56延伸並形成犧牲材料54的蝕刻製程包括電漿蝕刻製程。在一些實施例中，電漿蝕刻製程包含一個或多個製程氣體，製程氣體可包含一個或多個蝕刻氣體及/或一個或多個聚合物形成氣體。舉例來說，在一些實施例中，蝕刻氣體可包含Cl2 、BCl3 、Ar、CH4 、C2 H2 、CF4 、C2 F2 、C4 F6 、C6 F8 、CHF3 、CH3 F、HBr、SiCl4 、SF6 、NF3 、N2 、CO2 、O2 、類似物或前述之組合。在一些實施例中，聚合物形成氣體可包含氣體例如SiCl4 、C4 F6 、C4 F8 、CHF3 、C2 H2 、CH3 F、CH4 、HBr、O2 、SO2 、CO2 、N2 、類似物或前述之組合。製程氣體的壓力可在約3mTorr與約300mTorr之間的範圍內，或可為其他壓力。製程溫度可在約0 °C與約120 °C之間的範圍內，或可為其他溫度。在一些實施例中，電漿蝕刻製程可包含以功率在約0W與約2500W之間產生的電漿。然而，在其他實施例中，可使用任何其他合適的製程氣體、蝕刻技術或製程參數。在一些實施例中，可在電漿蝕刻製程期間消耗光阻結構52的一些或全部。電漿蝕刻製程可包含多個循環，這些循環使用有效蝕刻閘極隔離開口56的各種蝕刻劑和形成犧牲材料56。可使用其他製程氣體和製程條件，且這些製程氣體和製程條件在本發明實施例考慮的範圍內。
在一些實施例中，可控制製程氣體的類型、比例或流量，以控制在閘極隔離開口56的側壁上形成犧牲材料54。舉例來說，在電漿蝕刻製程期間的較大比例或較大流量的聚合物形成氣體可形成具有較大厚度(例如厚度T1)的犧牲材料54，可縮小寬度W3。在一些實施例中，可控制或改變蝕刻製程期間的製程氣體的類型、比例或流量，以控制犧牲材料54的形成。可以此方式控制在閘極隔離開口56中的犧牲材料54的厚度的變化，進而可控制犧牲材料54的表面相對於垂直面的角度，或可控制在閘極隔離開口56中的犧牲材料54的厚度輪廓。
第12和13圖顯示依據一些實施例之閘極隔離開口56。第12和13圖所示的閘極隔離開口56的剖面示意圖相似於第11B圖。第12圖顯示一實施例，其中閘極隔離開口56的底部延伸至介電虛設鰭25的頂部下方。如第12圖所示，蝕刻製程可移除虛設閘極介電質32的一部分。在一些實施例中，閘極隔離開口56可從介電虛設鰭25的頂表面向下延伸距離D2，距離D2在約0nm與約100nm之間。在一些實施例中，閘極隔離開口56可延伸至淺溝槽隔離區22或進入淺溝槽隔離區22中。閘極隔離開口56也可具有底部寬度W4，底部寬度W4大於介電虛設鰭25的寬度。在一些實施例中，閘極隔離開口56可具有底部寬度W4在約10nm與約70nm之間。這些為範例，也可能是其他尺寸、形狀或大小。
第13圖顯示一實施例，其中閘極隔離開口56延伸至淺溝槽隔離區22中。第13圖也顯示一實施例，其中不存在介電虛設鰭25，但是在此實施例和本文描述的其他實施例中，介電虛設鰭25或鰭24可存在於閘極隔離開口56下方。在一些實施例中，閘極隔離開口56可從虛設閘極電極34的頂表面向下延伸距離D3，距離D3在約20nm與約400nm之間。在一些實施例中，閘極隔離開口56可完全延伸通過淺溝槽隔離區22並進入基底20中。這些為範例，也可能是其他尺寸、形狀或大小。
依據一些實施例，在第14A、14B和14C圖中，介電材料60’形成於閘極隔離開口56中以及此結構上方。介電材料60’可為氧化物(例如氧化矽)、氮化物(例如氮化矽或氮氧化矽)、類似物或前述之組合。介電材料60’可由化學氣相沉積、高密度電漿化學氣相沉積、可流動化學氣相沉積、類似方法或前述之組合形成。這些或其他介電材料可透過任何合適的製程形成。介電材料60’可為不同於犧牲材料54的材料，使得相對於介電材料60’，可選擇性蝕刻犧牲材料54。
依據一些實施例，在第15A、15B和15C圖中，進行平坦化製程以形成閘極隔離區60。平坦化製程移除結構多餘的介電材料60’，在閘極隔離開口56中介電材料60’的剩下部分形成閘極隔離區60。在一些實施例中，平坦化製程包括蝕刻製程，例如濕蝕刻製程或乾蝕刻製程、化學機械研磨製程、機械研磨製程、類似方法或前述之組合。在平坦化製程之後，可暴露出閘極隔離區60和犧牲材料54的表面，且閘極隔離區60和犧牲材料54的表面可與虛設閘極電極34或第一層間介電質48齊平。閘極隔離區60提供虛設閘極堆疊物30之間以及後續形成的取代閘極(請參照第18A-18C圖)之間的隔離。
依據一些實施例，在第16A和16B圖中，移除虛設閘極介電質32、虛設閘極電極34和犧牲材料54。第16A圖顯示第15A圖的標示的結構的放大部分。在一些實施例中，虛設閘極介電質32、虛設閘極電極34和犧牲材料54透過使用非等向性乾蝕刻製程移除。舉例來說，蝕刻製程可包含使用選擇性蝕刻虛設閘極介電質32、虛設閘極電極34和犧牲材料54而不蝕刻閘極隔離區60、第一層間介電質48或閘極間隙壁38的反應氣體的乾蝕刻製程。在一些實施例中，可使用濕蝕刻製程或氧化物移除製程。在一些實施例中，移除在晶粒的第一區域(例如核心邏輯區)中的凹口90的虛設閘極介電質32，並保留在晶粒的第二區域(例如輸入/輸出區)中的凹口90的虛設閘極介電質32。虛設閘極介電質32和虛設閘極電極34的移除形成暴露出對應鰭24的通道區的凹口90。在移除期間，虛設閘極介電質32可用作蝕刻虛設閘極電極34時的蝕刻停止層。在移除虛設閘極電極34之後，可接著選擇性地移除虛設閘極介電質32。
如第16B圖所示，在移除虛設閘極介電質32、虛設閘極電極34和犧牲材料54之後，保留閘極隔離區60。剩下的閘極隔離區60可具有大致的尺寸和輪廓對應於包含犧牲材料54的閘極隔離開口56的部分。對於具有不同形狀和尺寸的閘極隔離開口56(例如第12和13圖所示的閘極隔離開口56)也是如此。透過控制閘極隔離開口56的蝕刻及犧牲材料54的形成，可控制閘極隔離區60的形狀和尺寸。由於犧牲材料54的存在，閘極隔離區60可形成具有頂部寬度W5約等於或小於底部寬度W6。因此，閘極隔離區60可形成具有垂直側壁，或可形成具有傾斜側壁或漸縮的寬度。在一些實施例中，頂部寬度W5可在約1nm與約70nm之間，且底部寬度W6可在約10nm與約70nm之間。在一些情況中，底部寬度W6可約等於對應於閘極隔離開口56的下部寬度W2。閘極隔離區60的底部寬度W6可小於、約等於或大於對應的介電虛設鰭25的寬度。這些為範例，也可能是其他尺寸、形狀或大小。
在一些情況中，在非等向性蝕刻或後續沉積步驟期間，形成具有頂部寬度大於底部寬度的閘極隔離區可導致由於較大的頂部寬度產生的“屏蔽”效應。此屏蔽效應可導致在蝕刻步驟或清潔步驟期間殘留物不完全從閘極隔離區或介電虛設鰭的表面上移除。舉例來說，殘留物可包含氧化物、聚合物、光阻結構52或遮罩層50的材料、後續沉積材料的殘留物(例如後續沉積的抗反射塗層或其他材料)、類似物或前述之組合。此殘留物的存在可導致不期望的鰭式場效電晶體裝置中的臨界電壓變動量(voltage threshold shift)、在後續沉積步驟中不完全或低效的金屬填充以及降低的裝置效能。透過具有頂部寬度W5小於底部寬度W6的閘極隔離區60，如第16B圖所示，可縮小或消除屏蔽效應，以允許較佳的殘留物移除或完全的殘留物移除，以及改善的金屬填充。因此，形成本文描述的閘極隔離區60可改善裝置效能、一致性和可靠性。
在第17A和17B圖中，形成閘極介電層92和閘極電極94作為取代閘極。閘極介電層92順應性沉積於凹口90中，例如沉積於鰭24的頂表面和側壁上以及閘極間隙壁38的側壁上。閘極介電層92也可形成於第一層間介電質48的頂表面上。依據一些實施例，閘極介電層92包括氧化矽、氮化矽或前述之多層。在一些實施例中，閘極介電層92包含高介電常數(high-k)介電材料，且在這些實施例中，閘極介電層92可具有介電常數值大於約7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb和前述之組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(ALD)、電漿輔助化學氣相沉積和類似方法。在虛設閘極介電質32的一部分保留於凹口90中的實施例中，閘極介電層92包含虛設閘極介電質32的材料(例如SiO2 )。
閘極電極94各自沉積於閘極介電層92上方，並填充凹口90的剩下部分。閘極電極94可包含含金屬材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述之組合或前述之多層。舉例來說，雖然第17B圖顯示單一層的閘極電極94，但是閘極電極94可包括任何數量的襯墊層94A、任何數量的功函數調整層94B和填充材料94C，如第17A圖所示。在填充凹口90之後，可進行平坦化製程(例如化學機械研磨)來移除閘極介電層92和閘極電極94的材料的多餘部分，其中多餘部分在第一層間介電質48的頂表面上方。閘極電極94和閘極介電層92的剩下部分因此形成最終鰭式場效電晶體的取代閘極。閘極電極94和閘極介電層92可被統稱為“取代閘極堆疊物”。取代閘極堆疊物可沿鰭24的通道區的側壁延伸。閘極隔離區60將取代閘極堆疊物隔開並電性隔離。
閘極介電層92在晶圓10的不同區域可同時形成，使得在每一區域中的閘極介電層92由相同材料形成，且閘極電極94的形成可同時發生，使得在每一區域中的閘極電極94由相同材料形成。在一些實施例中，在每一區域中的閘極介電層92可由個別的製程形成，使得閘極介電層92可為不同材料，及/或每一區域中的閘極電極94可由個別的製程形成，使得閘極電極94可為不同材料。當使用個別的製程時，可使用各種遮罩步驟以遮蔽及暴露出合適的區域。
依據一些實施例，在第18A、18B和18C圖中，硬遮罩62形成於閘極堆疊物上方。第18C圖(及後續的第19C和20C圖)沿第6圖的剖面D-D顯示。在一些實施例中，硬遮罩62由氮化矽、氮氧化矽、碳氧化矽、氮碳氧化矽、類似物或前述之組合形成。硬遮罩62的形成可包含使用一個或多個蝕刻製程將閘極堆疊物(包含閘極介電層92及對應的下方閘極電極94)凹陷以形成凹口，使得凹口在閘極堆疊物正上方及在閘極間隙壁38的兩側部分之間。接著，將介電材料填充至凹口中，進行平坦化製程以移除介電材料的多餘部分。介電材料的剩下部分為硬遮罩62。後續形成的閘極接點110(第20A-20C圖)穿透硬遮罩62，以接觸凹陷的閘極電極94的頂表面。
第21和22圖顯示依據其他實施例的閘極隔離區60。第21和22圖顯示的閘極隔離區60的剖面示意圖相似於第18B圖。第21圖顯示閘極隔離區60延伸至淺溝槽隔離區22中的實施例，例如閘極隔離區60可從第13圖所示的實施例的閘極隔離開口56形成。相似於第13圖，第21圖也顯示沒有介電虛設鰭25存在的實施例。在一些實施例中，閘極隔離區60可延伸完全通過淺溝槽隔離區22並進入基底20中。
第22圖顯示形成虛設鰭24D而非形成介電虛設鰭25。虛設鰭24D可以相似於其他鰭24的方式形成。如第22圖所示，閘極隔離區60延伸於虛設鰭24D上方並延伸至淺溝槽隔離區22中。在一些實施例中，閘極隔離開口56的底部可形成為虛設鰭24D的頂部向下延伸，並接著填充介電材料60’，以形成閘極隔離區60。虛設鰭24D的上部可在蝕刻閘極隔離開口56期間移除。在一些實施例中，閘極隔離開口56可延伸至淺溝槽隔離區22或進入淺溝槽隔離區22中，或可延伸通過淺溝槽隔離區22並進入基底20中。
請參照第19A、19B和19C圖，第二層間介電質108沉積於第一層間介電質48上方。在一些實施例中，第二層間介電質108為透過可流動化學氣相沉積方法形成的可流動膜。在一些實施例中，第二層間介電質108由介電材料形成，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃或類似物，且可透過任何合適的方法沉積，例如化學氣相沉積或電漿輔助化學氣相沉積。
依據一些實施例，在第20A、20B和20C圖中，閘極接點110和源極/汲極接點112形成通過第二層間介電質108和第一層間介電質48。用於源極/汲極接點112的開口形成通過第一層間介電質48和第二層間介電質108，且用於閘極接點110的開口形成通過第二層間介電質108和硬遮罩62。開口可透過使用合適的光微影和蝕刻技術形成。襯墊(例如擴散阻障層、黏著層或類似物)和導電材料形成於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可進行平坦化製程(例如化學機械研磨)以從第二層間介電質108的表面移除多餘的材料。剩下的襯墊和導電材料在開口中形成源極/汲極接點112和閘極接點110。可進行退火製程，以在磊晶源極/汲極區42與源極/汲極接點112之間的界面形成矽化物。源極/汲極接點112物理及電性耦接至磊晶源極/汲極區42，而閘極接點110物理及電性耦接至閘極電極94。源極/汲極接點112和閘極接點110可在不同的製程中形成，或在相同的製程中形成。雖然顯示為在相同的剖面中形成，但應當理解的是，每個源極/汲極接點112和閘極接點110可在不同剖面中形成，其可避免接點短路。
雖然未明確顯示，本領域技術人員將容易理解可對第20A、20B和20C圖的結構進行進一步的加工步驟。舉例來說，各種金屬間介電質(Inter-Metal Dielectrics，IMD)及其對應的金屬化結構可形成於第二層間介電質108上方。
本發明實施例可達成許多優點。透過在蝕刻閘極隔離開口期間控制犧牲材料的形成，可控制閘極隔離開口的形狀或輪廓。舉例來說，可形成具有頂部寬度比底部寬度更小的閘極隔離開口。以絕緣材料填充這些閘極隔離開口可形成具有頂部寬度比底部寬度更小的閘極隔離區。透過閘極隔離區具有較窄的上部，在蝕刻或清潔步驟期間，材料較能完全從閘極隔離區或下部結構移除。此改善了製程的可靠性和裝置的可靠性，並減少不期望的效應，例如臨界電壓變動量。此外，本文描述的閘極隔離區可使得閘極堆疊物材料能夠以較佳的填充效率沉積。因此，本文描述的技術使得裝置效能改善，並改善製程的可靠性。
在一些實施例中，一方法包含形成第一鰭和第二鰭突出半導體基底；形成虛設閘極延伸於第一鰭和第二鰭上方；在虛設閘極上方形成圖案化遮罩，圖案化遮罩包含在第一鰭與第二鰭之間的開口；通過圖案化遮罩中的開口蝕刻虛設閘極，以在虛設閘極中形成凹口，其中蝕刻包含電漿蝕刻製程，電漿蝕刻製程使用包含一個或複數個蝕刻氣體和一個或複數個聚合物形成氣體的製程氣體，且其中在蝕刻期間，製程氣體與虛設閘極的材料反應，以形成沉積於凹口的側壁上的反應產物；沉積絕緣材料以填充凹口，絕緣材料覆蓋反應產物；移除虛設閘極和反應產物；以及分別形成第一閘極結構和第二閘極結構延伸於第一鰭和第二鰭上方，其中絕緣材料從第一閘極結構延伸至第二閘極結構。在一實施例中，其中反應產物形成具有在靠近凹口的頂部的側壁上的第一厚度大於靠近凹口的底部的側壁上的第二厚度。在一實施例中，第一厚度在約1nm與約10nm之間的範圍內。在一實施例中，反應產物為包括矽的聚合物。在一實施例中，反應產物包含SiOx 、SiNx 、SiBrx Oy 或SiOx Cly 的至少一者。在一實施例中，聚合物包含O2 、CO2 、SO2 、N2 或HBr的至少一者。在一實施例中，絕緣材料包含氮化矽。在一實施例中，此方法包含在虛設閘極上形成硬遮罩層，其中凹口延伸通過硬遮罩層。在一實施例中，在相同步驟中移除虛設閘極和反應產物。
在一些實施例中，一方法包含在基底上形成第一鰭和第二鰭；在第一鰭和第二鰭上方形成虛設閘極材料；使用第一蝕刻製程蝕刻虛設閘極材料，以在第一鰭與第二鰭之間形成凹口，其中在第一蝕刻製程期間，凹口的側壁上形成犧牲材料；以絕緣材料填充凹口；使用第二蝕刻製程移除虛設閘極材料和犧牲材料；以及分別在第一鰭和第二鰭上方形成第一取代閘極和第二取代閘極，其中第一取代閘極透過絕緣材料與第二取代閘極隔開。在一實施例中，第一蝕刻製程包含使用蝕刻氣體和聚合物形成氣體的電漿蝕刻製程。在一實施例中，犧牲材料形成具有在靠近凹口的側壁的上部上的第一厚度大於靠近凹口的側壁的下部上的第二厚度。在一實施例中，絕緣材料的頂表面具有比絕緣材料的底表面更小的寬度。在一實施例中，犧牲材料為氧化矽。在一實施例中，此方法包含在第一鰭與第二鰭之間形成虛設鰭，其中凹口暴露出虛設鰭，且其中在第二蝕刻製程之後，絕緣材料保留在虛設鰭上。
在一些實施例中，一裝置包含複數個第一鰭，從基底突出；複數個第二鰭，從基底突出；第一閘極堆疊物，延伸於複數個第一鰭上方；第二閘極堆疊物，延伸於複數個第二鰭上方；其中第一閘極堆疊物與第二閘極堆疊物縱向對齊；以及隔離區，延伸於第一閘極堆疊物與第二閘極堆疊物之間，隔離區將第一閘極堆疊物和第二閘極堆疊物電性隔離，其中靠近隔離區的頂表面的第一閘極堆疊物與第二閘極堆疊物之間的第一距離小於靠近隔離區的底表面的第一閘極堆疊物與第二閘極堆疊物之間的第二距離。在一實施例中，此裝置包含介電鰭從隔離區的底表面朝基底延伸，其中介電鰭的底表面在第一閘極堆疊物的底表面下方。在一實施例中，隔離區延伸至基底中。在一實施例中，第一閘極堆疊物延伸至隔離區的底表面之下。在一實施例中，第一距離在1nm與70nm之間。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:晶圓 20:基底 22:淺溝槽隔離區 22A:頂表面 24:鰭 24D:虛設鰭 25:介電虛設鰭 24’,25’:突出鰭 30:虛設閘極堆疊物 32:虛設閘極介電質 34:虛設閘極電極 36,50:遮罩層 38:閘極間隙壁 40,90:凹口 42:磊晶源極/汲極區 46:接觸蝕刻停止層 48:第一層間介電質 52:光阻結構 54:犧牲材料 56:閘極隔離開口 60’:介電材料 60:閘極隔離區 62:硬遮罩 92:閘極介電層 94:閘極電極 94A:襯墊層 94B:功函數調整層 94C:填充材料 108:第二層間介電質 110:閘極接點 112:源極/汲極接點 D1:深度 D2,D3:距離 T1:厚度 W1:上部寬度 W2:下部寬度 W3:寬度 W4:底部寬度 W5:頂部寬度 W6:底部寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1-4、5A、5B、6、7A、7B、7C、8A、8B、8C、9、10A、10B和10C圖顯示依據一些實施例之形成鰭式場效電晶體(Fin Field-Effect Transistors，FinFET)裝置的中間階段的透視圖和剖面示意圖。 第11A、11B和11C圖顯示依據一些實施例之形成鰭式場效電晶體裝置的閘極隔離區的開口的中間階段的剖面示意圖。 第12和13圖顯示依據其他實施例之形成鰭式場效電晶體裝置的閘極隔離區的開口的中間階段的剖面示意圖。 第14A、14B、14C、15A、15B、15C、16A和16B圖顯示依據一些實施例之形成鰭式場效電晶體裝置的閘極隔離區的中間階段的剖面示意圖。 第17A、17B、18A、18B、18C、19A、19B、19C、20A、20B和20C圖顯示依據一些實施例之形成具有閘極隔離區的鰭式場效電晶體裝置的中間階段的剖面示意圖。 第21和22圖顯示依據其他實施例之形成鰭式場效電晶體裝置的閘極隔離區的中間階段的剖面示意圖。
10:晶圓
20:基底
22:淺溝槽隔離區
24:鰭
25:介電虛設鰭
60:閘極隔離區
62:硬遮罩
94:閘極電極
108:第二層間介電質
110:閘極接點

Claims (20)

  1. 一種半導體裝置的形成方法，包括: 形成一第一鰭和一第二鰭突出一半導體基底； 形成一虛設閘極延伸於該第一鰭和該第二鰭上方； 在該虛設閘極上方形成一圖案化遮罩，該圖案化遮罩包括在該第一鰭與該第二鰭之間的一開口； 通過該圖案化遮罩中的該開口蝕刻該虛設閘極，以在該虛設閘極中形成一凹口，其中蝕刻包括一電漿蝕刻製程，該電漿蝕刻製程使用包括一個或複數個蝕刻氣體和一個或複數個聚合物形成氣體的一製程氣體，且其中在蝕刻期間，該製程氣體與該虛設閘極的材料反應，以形成沉積於該凹口的側壁上的一反應產物； 沉積一絕緣材料以填充該凹口，該絕緣材料覆蓋該反應產物； 移除該虛設閘極和該反應產物；以及 分別形成一第一閘極結構和一第二閘極結構延伸於該第一鰭和該第二鰭上方，其中該絕緣材料從該第一閘極結構延伸至該第二閘極結構。
  2. 如請求項1之半導體裝置的形成方法，其中該反應產物形成具有在靠近該凹口的頂部的側壁上的一第一厚度大於靠近該凹口的底部的側壁上的一第二厚度。
  3. 如請求項2之半導體裝置的形成方法，其中該第一厚度在約1nm與約10nm之間的範圍內。
  4. 如請求項1之半導體裝置的形成方法，其中該反應產物為包括矽的一聚合物。
  5. 如請求項4之半導體裝置的形成方法，其中該反應產物包括SiOx 、SiNx 、SiBrx Oy 或SiOx Cly 的至少一者。
  6. 如請求項1之半導體裝置的形成方法，其中該一個或複數個聚合物包括O2 、CO2 、SO2 、N2 或HBr的至少一者。
  7. 如請求項1之半導體裝置的形成方法，其中該絕緣材料包括氮化矽。
  8. 如請求項1之半導體裝置的形成方法，更包括在該虛設閘極上形成一硬遮罩層，其中該凹口延伸通過該硬遮罩層。
  9. 如請求項1之半導體裝置的形成方法，其中在相同步驟中移除該虛設閘極和該反應產物。
  10. 一種半導體裝置的形成方法，包括: 在一基底上形成一第一鰭和一第二鰭； 在該第一鰭和該第二鰭上方形成一虛設閘極材料； 使用一第一蝕刻製程蝕刻該虛設閘極材料，以在該第一鰭與該第二鰭之間形成一凹口，其中在該第一蝕刻製程期間，該凹口的側壁上形成一犧牲材料； 以一絕緣材料填充該凹口； 使用一第二蝕刻製程移除該虛設閘極材料和該犧牲材料；以及 分別在該第一鰭和該第二鰭上方形成一第一取代閘極和一第二取代閘極，其中該第一取代閘極透過該絕緣材料與該第二取代閘極隔開。
  11. 如請求項10之半導體裝置的形成方法，其中該第一蝕刻製程包括使用一蝕刻氣體和一聚合物形成氣體的一電漿蝕刻製程。
  12. 如請求項10之半導體裝置的形成方法，其中該犧牲材料形成具有在靠近該凹口的側壁的上部上的一第一厚度大於靠近該凹口的側壁的下部上的一第二厚度。
  13. 如請求項10之半導體裝置的形成方法，其中該絕緣材料的頂表面具有比該絕緣材料的底表面更小的寬度。
  14. 如請求項10之半導體裝置的形成方法，其中該犧牲材料為氧化矽。
  15. 如請求項10之半導體裝置的形成方法，更包括在該第一鰭與該第二鰭之間形成一虛設鰭，其中該凹口暴露出該虛設鰭，且其中在該第二蝕刻製程之後，該絕緣材料保留在該虛設鰭上。
  16. 一種半導體裝置，包括: 複數個第一鰭，從一基底突出； 複數個第二鰭，從該基底突出； 一第一閘極堆疊物，延伸於複數個第一鰭上方； 一第二閘極堆疊物，延伸於複數個第二鰭上方；其中該第一閘極堆疊物與該第二閘極堆疊物縱向對齊；以及 一隔離區，延伸於該第一閘極堆疊物與該第二閘極堆疊物之間，該隔離區將該第一閘極堆疊物和該第二閘極堆疊物電性隔離，其中靠近該隔離區的一頂表面的該第一閘極堆疊物與該第二閘極堆疊物之間的一第一距離小於靠近該隔離區的一底表面的該第一閘極堆疊物與該第二閘極堆疊物之間的一第二距離。
  17. 如請求項16之半導體裝置，更包括一介電鰭從該隔離區的該底表面朝該基底延伸，其中該介電鰭的底表面在該第一閘極堆疊物的底表面下方。
  18. 如請求項16之半導體裝置，其中該隔離區延伸至該基底中。
  19. 如請求項16之半導體裝置，其中該第一閘極堆疊物延伸至該隔離區的該底表面之下。
  20. 如請求項16之半導體裝置，其中該第一距離在1nm與70nm之間。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504797B2 (en) * 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device and resulting device
US11688643B2 (en) * 2021-04-30 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5102720B2 (ja) * 2008-08-25 2012-12-19 東京エレクトロン株式会社 基板処理方法
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102312346B1 (ko) * 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9899266B2 (en) * 2016-05-02 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10468527B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
KR102601000B1 (ko) * 2018-09-11 2023-11-13 삼성전자주식회사 반도체 장치 및 제조방법
US11011626B2 (en) * 2019-05-07 2021-05-18 International Business Machines Corporation Fin field-effect transistor with reduced parasitic capacitance and reduced variability
US10832916B1 (en) * 2019-07-15 2020-11-10 International Business Machines Corporation Self-aligned gate isolation with asymmetric cut placement

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