KR20210053197A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

방법은 반도체 기판 상에 제1 핀 및 제2 핀을 형성하는 단계; 제1 핀 및 제2 핀 위에 더미 게이트 물질을 형성하는 단계; 제1 핀과 제2 핀 사이에 리세스를 형성하기 위하여 제1 에칭 공정 - 제1 에칭 공정 동안 리세스의 측벽 상에 희생 물질이 형성됨 -을 사용하여 더미 게이트 물질을 에칭하는 단계; 리세스를 절연 물질로 채우는 단계; 제2 에칭 공정을 사용하여 더미 게이트 물질 및 희생 물질을 제거하는 단계; 제1 핀 위에 제1 대체 게이트를 형성하고 제2 핀 위에 제2 대체 게이트를 형성하는 단계를 포함하고, 제1 대체 게이트는 절연 물질에 의해 제2 대체 게이트로부터 분리된다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2019년 10월 29일에 출원된 미국 가출원 번호 제62/927,324호의 이익을 주장하며, 이에 의해 이 출원은 본 명세서에 참조로 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 물질의 절연층 또는 유전체층, 전도층 및 반도체층을 순차적으로 퇴적하고, 그 위에 회로 부품 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 물질층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 크기를 지속적으로 감소시킴으로써 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 부품을 주어진 영역 내에 통합할 수 있게 한다. 그러나 최소 피처 크기가 줄어들면 해결해야 할 추가 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처가 축적대로 그려지지 않는다는 것을 유의한다. 사실, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1-4, 5a, 5b, 6a, 6b, 6c, 7a, 7b, 7c, 8a, 8b, 8c, 9, 10a, 10b 및 10c는 일부 실시예에 따라, FinFET(Fin Field-Effect Transistor) 디바이스의 형성에 있어서 중간 단계의 투시도 및 단면도를 도시한다.
도 11a, 11b 및 11c는 일부 실시예에 따라 FinFET 디바이스의 게이트 격리 영역(isolation region)을 위한 개구의 형성에 있어서 중간 단계의 단면도를 도시한다.
도 12 및 도 13은 다른 실시예에 따른 FinFET 디바이스의 게이트 격리 영역을 위한 개구의 형성에 있어서 중간 단계의 단면도를 도시한다.
도 14a, 14b, 14c, 15a, 15b, 15c, 16a 및 16b는 일부 실시예에 따라 FinFET 디바이스의 게이트 격리 영역의 형성에 있어서 중간 단계의 단면도를 도시한다.
도 17a, 17b, 18a, 18b, 18c, 19a, 19b, 19c, 20a, 20b 및 20c는 일부 실시예에 따라 게이트 격리 영역을 갖는 FinFET 디바이스의 형성에 있어서 중간 단계의 단면도를 도시한다.
도 21 및 22는 다른 실시예에 따른 FinFET 디바이스의 게이트 격리 영역의 형성에 있어서 중간 단계의 단면도를 도시한다.
본 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 부품 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따라 반도체 디바이스 및 그 형성 방법이 제공된다. 특히, 격리 영역은 FinFET 디바이스의 이웃하는 게이트 사이에 형성된다. FinFET 디바이스는 게이트-라스트(gate-last) 공정으로 형성되며, 더미 게이트는 제조 중간 단계에서 폴리 실리콘으로 형성된다. 에칭 공정을 사용하여 이웃하는 핀 사이의 더미 게이트에 리세스가 형성되고, 에칭 공정 동안 리세스의 측벽 상에 희생 물질(sacrificial material)이 형성된다. 에칭 공정은 희생 물질이 리세스가 하단 폭(bottom width)보다 작은 상단 폭(top width)을 갖게 하도록 제어된다. 격리 물질은 하단 폭보다 작은 상단 폭을 갖는 게이트 격리 영역을 형성하기 위해 리세스 내에 퇴적된다. 이 테이퍼된 프로파일을 갖는 게이트 격리 영역을 형성함으로써, 물질 또는 잔류물은 후속 공정 단계에서 보다 완전하게 제거될 수 있다. 추가적으로, 대체 게이트 물질은 더 큰 충진 효율(filling efficiency) 및 균일성을 갖는 게이트 격리 영역 근처에 퇴적될 수 있다.
다양한 도면 및 예시적인 실시예 도처에서, 유사한 요소를 표기하기 위해 유사한 참조 번호가 사용된다. 일부 예시된 실시예에서, FinFET(Fin Field-Effect Transistor)의 형성은 본 개시의 개념을 설명하기 위한 예로서 사용된다. 평면 트랜지스터, GAA(Gate-All-Around) 트랜지스터 등과 같은 다른 유형의 트랜지스터도 본 개시의 실시예를 또한 채택할 수 있다. 본 명세서에서 논의된 실시예는 본 개시의 대상(subject matter)을 만들거나 사용할 수 있는 예를 제공하기 위한 것이며, 당업자는 상이한 실시예들의 고려되는 범위 내에 있으면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 아래 도면에서 유사한 참조 번호와 문자는 유사한 부품을 지칭한다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다. 본 명세서에서 논의되는 일부 실시예는 게이트-라스트 공정을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트(gate-first) 공정이 사용될 수 있다. 또한, 일부 실시예는 평면 FET와 같은 평면 디바이스에서 사용되는 측면을 고려한다.
도 1은 일부 실시예에 따른 초기 구조물의 사시도를 도시한다. 초기 구조물은 웨이퍼(10)를 포함하고, 웨이퍼(10)는 기판(20)을 더 포함한다. 기판(20)은 (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체층 상에 형성된 반도체 물질의 층이다. 절연체층은 예를 들어, 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(20)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 혼정 반도체; 또는 그 조합을 포함할 수 있다.
도 1에서, 핀(24)이 기판(20)에 형성된 것으로 도시되어 있다. 핀(24)은 반도체 스트립이고, "반도체 스트립(24)" 또는 "스트립(24)"으로 지칭될 수 있다. 본 개시의 일부 실시예에 따르면, 핀(24)은 원래 기판(20)의 일부이고, 따라서 핀(24)의 물질은 기판(20)의 물질과 동일하다. 일부 실시예에서, 핀(24)은 리세스를 형성하기 위하여 기판(20)의 부분을 에칭함으로써 형성된다. 에칭은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등,또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 핀(24)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(24)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어 단일 직접 포토리소그래피 공정을 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체 정렬 공정을 사용하여 패터닝된 희생층과 함께 형성된다. 그 다음 희생층이 제거되고, 그 후 나머지 스페이서는 핀(24)을 패터닝하는 데 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(24) 상에 남아 있을 수 있다.
일부 실시예에서, 핀(24)은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체층은 기판(20)의 상단 표면 위에 형성될 수 있고, 트렌치는 유전체층을 통하여 에칭되어 밑에 있는 기판(20)을 노출시킬 수 있다. 호모에피택셜 구조물은 트렌치에서 에피택셜 성장될 수 있고, 유전체층은 호모에피택셜 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 리세싱될 수 있다. 추가적으로, 일부 실시예에서, 헤테로에피택셜 구조물이 핀(24)에 대하여 사용될 수 있다. 예를 들어, 도 1의 핀(24)은 리세싱될 수 있고, 핀(24)과 상이한 물질은 리세싱된 핀(24) 위에 에피택셜 성장될 수 있다. 이러한 실시예에서, 핀(24)은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜 성장된 물질을 포함한다. 따라서, 핀(24)은 기판(20)의 물질과 상이한 반도체 물질로 형성될 수 있다. 일부 실시예에 따르면, 핀(24)은 실리콘; 게르마늄; 실리콘 인화물, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 혼정 반도체; 또는 그 조합으로 형성된다.
추가 실시예에서, 유전체층은 기판(20)의 상단 표면 위에 형성될 수 있고, 트렌치는 유전체층을 통하여 에칭될 수 있다. 이어서, 헤테로에피택셜 구조물은 기판(20)과 상이한 물질을 사용하여 트렌치에서 에피택셜 성장될 수 있고, 유전체층은 헤테로에피택셜 구조물이 핀(24)을 형성하기 위해 유전체층으로부터 돌출되도록 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장된 물질은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전 및 후속 주입을 제거할 수 있지만, 인 시츄 및 주입 도핑이 함께 사용될 수 있다.
도 1에 도시된 바와 같이, STI(Shallow Trench Isolation) 영역(22)은 핀(24) 사이에 형성될 수 있다. STI 영역(22)은 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합과 같은 물질을 포함할 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition, HDP-CVD), 유동성 CVD(flowable CVD, FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 물질 퇴적 및 산화물과 같은 다른 물질로 변환하기 위한 후경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 물질이 사용될 수 있다. 물질이 형성되면 어닐링 공정이 수행될 수 있다. STI 영역(22)이 단일 층으로 도시되어 있지만, 일부 실시예는 다중 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(도시되지 않음)가 먼저 기판(20) 및 핀(24)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은 충진 물질이 라이너 위에 형성될 수 있다.
STI 영역(22)의 물질을 형성한 후, STI 영역(22)의 물질을 제거하고 핀(24)을 노출시키기 위해 평탄화 공정이 수행될 수 있다. 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP), 에치-백 공정, 이들의 조합 등일 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 핀(24) 및 STI 영역(22)의 상단 표면이 수평이 되도록 핀(24)을 노출시킬 수 있다. 마스크가 핀(24) 상에 남아 있는 실시예에서, 평탄화 공정은 마스크를 노출시키거나 마스크를 제거하여 마스크 또는 핀(24) 각각의 상단 표면 및 STI 영역(22)이 평탄화 공정이 완료된 후 수평이 되도록 할 수 있다.
도 2는 일부 실시예에 따른 유전체 더미 핀(25)의 형성을 도시하며, 이는 리세스를 형성하기 위하여 핀(24) 중 하나를 에칭한 다음, 리세스를 유전체 물질로 채움으로써 형성될 수 있다. 다른 실시예에서, 유전체 더미 핀(25)은 STI 영역(22) 내의 리세스를 에칭하고 리세스를 유전체 물질로 채움으로써 형성될 수 있다. 이들 실시예에서, 에칭된 리세스의 하단은 기판(20)의 상단 표면 위에 있을 수 있고, 기판(20)의 상단 표면과 수평을 이루거나, 기판(20)의 상단 표면 아래에 있을 수 있다. 유전체 물질은 고유전(high-k) 유전체 물질, 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 유전체 더미 핀(25)의 물질은 STI 영역(22)의 물질에 비해 낮은 에칭 선택비를 갖도록 선택된다. 유전체 더미 핀(25)의 하단 표면(bottom surface)은 STI 영역(22)의 하단 표면보다 높거나, 수평이거나, 낮을 수 있다. 유전체 더미 핀(25)의 상단 표면(top surface)은 핀(24) 또는 STI 영역(22)의 표면과 수평일 수 있다.
도 3을 참조하면, STI 영역(22)이 리세싱된다. STI 영역(22)은 핀(24) 및 유전체 더미 핀(25)의 상단 부분이 STI 영역(22)의 나머지 부분의 상단 표면(22A)보다 높게 돌출되어 각각 돌출 핀(24' 및 25')을 형성하도록 리세싱될 수 있다. STI 영역(22)의 상단 표면은 도시된 바와 같이 평평한 표면, 볼록한 표면, 오목한 표면(예를 들어, 디싱) 또는 이들의 조합을 가질 수 있다. STI 영역(22)은 STI 영역(22)의 물질에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다(예를 들어, 핀(24) 또는 유전체 더미 핀(25)의 물질보다 빠른 속도로 STI 영역(22)의 물질을 에칭한다). 에칭은 예를 들어, 에칭 가스로서 HF3 및 NH3를 사용하는 공정과 같은 건식 에칭 공정을 사용하여 수행될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역(22)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 예를 들어, 희석된 불화 수소(dilute hydrofluoric, dHF) 산을 사용한 산화물 제거가 사용될 수 있다.
또한 도 3을 참조하면, 더미 게이트 스택(30)이 돌출 핀(24' 및 25')의 상단 표면 및 측벽 상에 형성된다. 각각의 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위에 형성된 더미 게이트 전극(34)을 포함할 수 있다. 각각의 더미 게이트 스택(30)은 또한 더미 게이트 전극(34) 위에 마스크층(36)을 포함할 수 있다. 마스크층(36)은 하나 이상의 층을 포함할 수 있다.
더미 게이트 유전체(32)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등을 포함할 수 있고, 허용 가능한 기법에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트 전극(34)은 더미 게이트 유전체(32) 위에 퇴적된 다음 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크층(36)은 더미 게이트 전극(34) 위에 퇴적될 수 있다. 더미 게이트 전극(34)은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(34)은 물리적 기상 증착(physical vapor deposition, PVD), CVD, 스퍼터 퇴적, 또는 선택된 물질을 퇴적하기 위해 당 업계에 공지되고 사용되는 다른 기법에 의해 퇴적될 수 있다. 더미 게이트 전극(34)은 격리 영역의 에칭으로부터 높은 에칭 선택비를 갖는 다른 물질로 제조될 수 있다. 마스크층(36)은 예를 들어, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 더미 게이트 유전체(32)는 핀(24) 및 STI 영역(22)을 덮는 것으로 도시되어 있지만, 다른 실시예에서 더미 게이트 유전체(32)는 더미 게이트 유전체(32)가 STI 영역(22)의 표면 상에 연장되지 않도록 퇴적될 수 있다는 것을 유의한다.
마스크층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(30)은 하나 또는 복수의 돌출 핀(24', 25') 및/또는 STI 영역(22)을 가로 질러 교차할 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(24')의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 일부 실시예에서, 열 산화 또는 퇴적에 이은 이방성 에칭이 게이트 스페이서(38)를 형성할 수 있다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 실리콘 산화질화물, 실리콘 산화탄화질화물 등과 같은 유전체 물질로 형성되고, 단층 구조물 또는 다중 유전체층을 포함하는 다층 구조물일 수 있다. 게이트 스페이서(38)의 형성 후에, 저농도로 도핑된 소스/드레인(lightly doped source/drain, LDD) 영역(명확하게 도시되지 않음)에 대한 주입이 수행될 수 있다. 일부 실시예에서, 게이트 스페이서(38)의 하나 이상의 층은 LDD 영역의 주입 후에 형성된다.
상기 예시된 실시예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어 단일 직접 포토리소그래피 공정을 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체 정렬 공정을 사용하여 패터닝된 희생층과 함께 형성된다. 그런 다음 희생층이 제거되고 이후 나머지 스페이서 또는 맨드릴이 핀을 패터닝하는 데 사용될 수 있다.
도 4에서, 본 개시의 일부 실시예에 따라 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 덮이지 않은 돌출 핀(24')의 부분을 에칭하기 위해 에칭 단계(이하 소스/드레인 리세싱라고 함)가 수행될 수 있다. 리세싱은 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있는 돌출 핀(24')의 부분을 에칭하지 않는 이방성 에칭 공정일 수 있다. 리세싱된 핀(24)의 상단 표면은 STI 영역(22)의 상단 표면(22A)보다 낮을 수 있다. 돌출 핀(24')의 에칭된 부분에 의해 남겨진 공간은 리세스(40)로 지칭된다. 에칭 공정에서, 유전체 더미 핀(25')은 에칭되지 않는다. 예를 들어, 돌출 핀(24')은 NF3 및 NH3, HF 및 NH3 등과 같은 선택적 에칭을 사용하여 에칭될 수 있다.
도 5a-b로 돌아 가면, 일부 실시예에 따라 에피택셜 소스/드레인 영역(42)이 형성된다. 에피택셜 소스/드레인 영역(42)은 예를 들어, 리세스(40)로부터 반도체 물질(들)를 선택적으로 성장시킴으로써 형성될 수 있으며, 그 결과 도 5a에 도시된 구조물이 된다. 일부 실시예에 따르면, 에피택셜 소스/드레인 영역(42)은 실리콘 게르마늄, 실리콘, 실리콘 탄소, 게르마늄 등 또는 이들의 조합을 포함한다. 생성된 FinFET가 p 형 FinFET인지 n 형 FinFET인지에 따라 에피택셜 성장 공정 동안 p 형 또는 n 형 불순물이 인 시추 도핑될 수 있다. 예를 들어, 생성된 FinFET가 p- 타입 FinFET인 경우, 실리콘 게르마늄, 게르마늄, 게르마늄 주석, 붕소 도핑된 실리콘 게르마늄(boron-doped silicon germanium, SiGeB), 붕소 도핑된 게르마늄 등 또는 이들의 조합이 성장될 수 있다. 생성된 FinFET가 n 형 FinFET인 경우, 실리콘 인화물(SiP), 실리콘 탄화물(SiC), 인 도핑된(phosphorous-doped) 실리콘 탄화물(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예들에 따르면, 에피택셜 소스/드레인 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V 화합물 반도체로 형성된다. 에피택셜 소스/드레인 영역(42)은 또한 핀(24)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
도 5b는 본 개시의 대안적인 실시예들에 따른 에피택셜 소스/드레인 영역들(42)의 형성을 예시하며, 여기서 도 4에 도시된 바와 같은 돌출 핀(24')은 리세싱되지 않고 에피택셜 소스/드레인 영역들(42)은 돌출 핀(24') 상에서 성장된다. 도 5b의 에피택셜 소스/드레인 영역(42)의 물질은 결과적인 FinFET가 p 형 또는 n 형 FinFET인지 여부에 따라 도 5a에 도시된 바와 같이 에피택셜 소스/드레인 영역(42)의 물질과 유사할 수 있다. 경우에 따라, 에피택셜 소스/드레인 영역(42)은 또한 돌출 핀(24')을 포함하는 것으로 간주될 수 있다. n 형 불순물 또는 p 형 불순물로 에피택셜 소스/드레인 영역(42)을 주입하기 위해 주입이 수행될 수 있다(또는 수행되지 않을 수 있다). 후속 도면은 도 5b에 도시된 구조물로부터 형성된 구조물을 도시하지만, 여기에 설명된 실시예 및 기법은 도 5a에 도시된 구조물 또는 다른 구조물, 실시예 또는 디바이스와 함께 사용될 수 있다.
도 6에서, 제1 층간 유전체(interlayer dielectric, ILD)(48)가 도 5b에 도시된 구조물 위에 퇴적된다. 제1 ILD(48)는 유전체 물질로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD, PECVD) 또는 유동성 CVD(flowable CVD, FCVD)와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예에서, CESL(contact etch stop layer)(46)은 제1 ILD(48)와 에피택셜 소스/드레인 영역(42), 마스크층(36) 및 게이트 스페이서(38) 사이에 배치된다. CESL(46)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 실리콘 탄화질화물 등과 같은 유전체 물질을 포함할 수 있고, 위에 놓인 제1 ILD(48)의 물질과 상이한 에칭 속도(etch rate)를 갖는다. CMP 공정 또는 기계적 연마 공정과 같은 평탄화 공정이 수행되어, ILD(48), 더미 게이트 스택(30) 및 게이트 스페이서(38)의 상단 표면을 도 6에 도시된 바와 같이 서로 수평으로 할 수 있다.
도 7a 내지 20c는 게이트 격리 공정(도 11A-16b)에 이어 콘택트 형성 공정(도 20a-20c)을 도시한다. 후속 공정의 도면 번호에는 문자 "a", "b" 또는 "c"가 포함될 수 있다. 달리 명시하지 않는 한, 문자 "a"가 있는 번호를 가진 도면은 도 6의 A-A 선을 포함하는 수직면과 동일한 수직면으로부터 얻어지고, 문자 "b"가 있는 번호를 가진 도면은 도 6의 B-B 선을 포함하는 수직면과 동일한 수직면으로부터 얻어지고, 문자 "c"가 있는 번호를 가진 도면은 도 6의 C-C 선을 포함하는 수직면과 동일한 수직면으로부터 얻어진다. 도 18c, 19c 및 20c는 도 6의 D-D 선을 포함하는 수직면과 동일한 수직면으로부터 얻어진다.
예를 들어, 도 7a, 7b 및 7c는 일부 실시예에 따라 도 6에 도시된 구조물의 단면도를 도시한다. 도 7a는 단면 A-A를 따라 도시되고, 도 7b는 단면 B-B를 따라 도시되며, 도 7c는 단면 C-C를 따라 도시된다.
도 8a, 8b 및 8c에서, 하드 마스크와 같은 마스크층(50)이 도 6, 7a, 7b 및 7c에 도시된 구조물 위에 퇴적되고, 일부 실시예에 따라 포토레지스트 구조물(52)이 마스크층(50) 위에 형성된다. 마스크층(50)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물, 실리콘 산화물 등, 또는 이들의 조합을 포함할 수 있다. 마스크층(50)은 CVD, PVD, ALD, 스핀-온-유전체 공정 등 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 마스크층(50)은 약 20 nm 내지 약 120 nm 사이의 두께를 갖도록 형성된다. 일부 실시예에서, 포토레지스트 구조물(52)은 스핀-온 기법 등을 사용하여 형성되고, 약 5 nm 내지 약 20 nm 사이의 두께를 갖도록 형성될 수 있다. 이들은 예이며 다른 두께 또는 기법이 가능한다.
일부 실시예에서, 포토레지스트 구조물(52)은 3 층(tri-layer) 포토레지스트 구조물이다. 이들 실시예에서, 3 층 포토레지스트 구조물(52)은 상단 포토레지스트층, 중간층 및 하단층(도 8a, 8b 및 8c에서 개별적으로 라벨링되지 않음)을 포함한다. 고급 반도체 제조 공정이 포토리소그래피 공정의 한계에 도달함에 따라 더 작은 공정 윈도우를 달성하기 위해 더 얇은 상단 포토레지스트층이 필요하게 되었다. 그러나, 얇은 상단 포토레지스트층은 타겟층(예를 들어, 마스크층(50))의 에칭을 지원하기에 충분히 견고(robust)하지 않을 수 있다. 3 층 포토레지스트 구조물(52)은 비교적 얇은 상단 포토레지스트층을 제공할 수 있다. 중간층은 반사 방지 물질(예를 들어, 후면 반사 방지 코팅(backside anti-reflective coating, BARC)층)를 포함하여 상단 포토레지스트층 처리의 노광 및 초점을 지원할 수 있다. 중간층을 가짐으로써 얇은 상단 포토레지스트층은 중간층을 패터닝하는 데만 사용된다. 하단층은 O2, N2/H2 플라즈마 등에 의해 쉽게 제거되는 탄소 함유 물질과 같은 하드 마스크 물질을 포함할 수 있다. 중간층은 하단층을 패터닝하는 데 사용된다. 일부 실시예에서, 중간층은 하단층에 대해 높은 에칭 선택비를 가지며, 일부 실시예에서, 하단층은 중간층보다 10 배보다 더 두껍다. 따라서, 3 층 포토레지스트 구조물(52)은 상대적으로 얇은 상단 포토레지스트층을 여전히 제공하면서 밑에 놓인(underlying) 층(예를 들어, 마스크층(50))의 견고한 패터닝을 허용한다.
일부 실시예에 따라, 도 9, 10a, 10b 및 10c에서, 포토레지스트 구조물(52)은 마스크층(50)을 노출시키는 하나 이상의 게이트 격리 개구(56)를 형성하도록 패터닝된다. 도 9는 하나의 게이트 격리 개구(56)를 갖는 구조물의 사시도를 도시하고, 도 10a-10c는 구조물의 단면도를 도시한다. 게이트 격리 개구(56)는 후속적으로 게이트 격리 영역(60)을 형성하는데 사용된다(도 15a-15c 참조). 이와 같이, 게이트 격리 개구(56)는 하나 이상의 더미 게이트 스택(30)(도 10a 참조) 및/또는 하나 이상의 유전체 더미 핀(25)(도 10b 및 10c 참조) 위에 위치될 수 있다.
포토레지스트 구조물(52)은 허용 가능한 포토리소그래피 기법을 사용하여 게이트 격리 개구(56)를 형성하도록 패터닝될 수 있다. 포토레지스트 구조물(52)이 패터닝된 후, 패터닝된 포토레지스트 구조물(52) 상에 트리밍 공정이 수행될 수 있다. 실시예에서, 트리밍 공정은 O2, CO2, N2/H2, H2 등, 이들의 조합, 또는 포토레지스트를 트리밍하기에 적합한 임의의 다른 가스를 포함하는 공정 가스를 사용하는 이방성 플라즈마 에칭 공정이다.
포토레지스트 구조물(52)이 3 층 포토레지스트 구조물인 실시예에서, 3 층 포토레지스트(52)의 상단 포토레지스트층은 임의의 적절한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 예를 들어, 포토마스크(미도시)가 상단 포토레지스트층 위에 배치될 수 있으며, 이것은 그 다음 예를 들어 레이저 빔으로부터의 방사선에 노출될 수 있다. 상단 포토레지스트층의 노출은 해상도를 증가시키고 달성 가능한 최소 피치를 감소시키기 위해 침지(immersion) 리소그래피 시스템을 사용하여 수행될 수 있다. 베이킹 또는 경화 작업을 수행하여 상단 포토레지스트층을 경화시킬 수 있으며, 현상액을 사용하여 포지티브 또는 네거티브 레지스트가 사용되는지 여부에 따라 상단 포토레지스트층의 노출된 부분 또는 노출되지 않은 부분을 제거할 수 있다. 3 층 포토레지스트 구조물(52)의 상단 포토레지스트층을 패터닝한 후, 3 층 포토레지스트 구조물(52)의 상단 포토레지스트층에 대하여 트리밍 공정이 수행될 수 있다. 트리밍 공정 후, 중간 및 하단층이 패터닝되어, 도 9 및 10a-10c에 도시된 바와 같이, 게이트 격리 개구(56)를 갖는 패터닝된 3 층 포토레지스트 구조물(52)을 남길 수 있다.
도 11a, 11b 및 11c는 일부 실시예에 따라 에칭 마스크로서 패터닝된 포토레지스트 구조물(52)을 사용하여, 마스크층(50)을 통하여 더미 게이트 스택(30) 내로 게이트 격리 개구(56)를 연장하는 것을 도시한다. 도 11b 및 11c에 도시된 바와 같이, 게이트 격리 개구(56)는 더미 게이트 전극(34)을 통하여 유전체 더미 핀(25)까지 연장될 수 있다. 유전체 더미 핀(25)은 게이트 격리 개구(56)에 의해 노출될 수 있거나, 유전체 더미 핀(25)은 더미 게이트 유전체(32)에 의해 덮인 채로 유지될 수 있다. 이러한 방식으로, 게이트 격리 개구(56)는 도 9 및 10a-c에 도시된 구조물의 더미 게이트 스택(30)을 2 개의 별개의 전기적으로 분리된 더미 게이트 스택(30)으로 분리한다. 따라서 별도의 더미 게이트 스택(30)을 형성하기 위한 게이트 격리 개구(56)의 형성은 "게이트-컷(gate-cut)" 공정으로 간주될 수 있다. 단일 더미 게이트 스택(30)은 동시에 형성될 수 있는 추가 게이트 격리 개구(56)의 형성에 의해 3 개 이상의 더미 게이트 스택(30)으로 분리될 수 있음을 이해해야 한다. 일부 실시예에서, 게이트 격리 개구(56)는 더미 게이트 전극(34)의 상단 표면으로부터 약 15 nm와 약 300 nm 사이에 있는 깊이(D1)를 연장할 수 있다. 이는 예이며 다른 치수(예를 들어 깊이) 또는 기법이 가능하다.
게이트 격리 개구(56)는 이하에서 더 상세히 설명되는 등방성 건식 에칭 공정와 같은 하나 이상의 적절한 에칭 공정을 사용하여 마스크층(50)을 통하여 더미 게이트 스택(30)으로 연장될 수 있다. 일부 실시예에서, 에칭 공정은 또한 아래에서 더 상세히 설명되는 게이트 격리 개구(56)의 측벽 상에 희생 물질(54)을 형성할 수 있다.
일부 실시예에서, 게이트 격리 개구(56)는 실질적으로 수직인 측벽을 갖거나 실질적으로 균일한 폭을 갖는다. 예를 들어, 게이트 격리 개구(56)는 게이트 격리 개구(56)의 하단에서 또는 그 근처에서의 하부(lower) 폭(W2)과 거의 동일한 게이트 격리 개구(56)의 상단에서 또는 그 근처에서의 상부(upper) 폭(W1)을 가질 수 있다. 일부 실시예에서 도 11b 및 11c에 도시된 바와 같이, 게이트 격리 개구(56)는 각진 측벽을 갖거나 테이퍼된 폭을 갖는다. 예를 들어, 게이트 격리 개구(56)는 하부 폭(W2)보다 더 큰 상부 폭(W1)을 가질 수 있다. 일부 실시예에서, 게이트 격리 개구(56)의 하부 폭(W2)은 대응하는 유전체 더미 핀(25)의 폭보다 작거나, 거의 같거나, 더 클 수 있다.
일부 실시예에서, 게이트 격리 개구(56)를 더미 게이트 전극(34)으로 연장하는 데 사용되는 에칭 공정은 또한 게이트 격리 개구(56)의 측벽 상에 희생 물질(54)을 형성한다. 희생 물질(54)은 에칭 공정 동안 측벽 상에 퇴적되는 반응 생성물로부터 형성될 수 있다. 일부 실시예에서, 이러한 반응 생성물은 에칭된 물질과 에칭 공정 동안 사용되는 다양한 공정 가스 사이의 화학 반응에 의해 형성될 수 있다. 예를 들어, 희생 물질(54)은 예를 들어 산화물, 질화물, 폴리머 등, 이들의 조합을 포함할 수 있다. 일부 실시예에서, 희생 물질(54)은 에칭 공정 동안 사용되는 공정 가스 사이의 반응 및/또는 공정 가스와 더미 게이트 전극(34)의 물질 사이의 반응으로부터 생성물로서 형성된다. 예를 들어, 희생층(54)은 SiOx, SiNx, SiBrxOy, SiOxCly 등, 또는 이들의 조합과 같은 반응 생성물을 포함할 수 있다. 이러한 예와 같은 반응 생성물은 Cl2, HBr, N2 등과 같은 에칭 가스 및/또는 O2, CO2, SO2, HBr, N2 등과 같은 폴리머 가스 및/또는 전술한 것과 같은 더미 게이트 전극(34)의 물질을 수반하는 반응으로부터 형성될 수 있다. 이들 예 이외의 다른 가스, 반응 또는 반응 생성물이 희생 물질(54)을 형성하는데 사용될 수 있다. 에칭 공정에서 사용될 수 있는 공정 가스의 몇몇 다른 예가 아래에 설명된다.
에칭 공정 동안, 희생 물질(54)은 기존의 희생 물질(54)을 포함하여 노출된 표면 상에 형성될 수 있다. 따라서 에칭 공정 동안 비교적 일찍 형성된 게이트 격리 개구(56)의 영역은 에칭 공정 동안 비교적 늦게 형성된 영역보다 희생 물질(54)의 더 두꺼운 빌드-업을 가질 수 있다. 이것은 희생 물질(54)의 가장 두꺼운 부분이 게이트 격리 개구(56)의 상단 근처에 있게 할 수 있고, 희생 물질(54)의 두께는 게이트 격리 개구(56)의 깊이에 따라 감소한다. 이것은 게이트 격리 개구(56)의 하부 영역보다 더 두꺼운 희생 물질(54)을 갖는 게이트 격리 개구(56)의 상부 영역을 도시하는 도 11b 및 11c에 도시되어 있다. 일부 실시예에서, 게이트 격리 개구(56)의 상부 영역은 약 1 nm 내지 약 10 nm 사이에 있는 희생 물질(54)의 두께(T1)를 가질 수 있다. 이들은 예이며 다른 두께 또는 기법이 가능하다.
일부 실시예에서, 희생 물질(54)의 존재가 게이트 격리 개구(56)의 상단 폭(W1)을 상단 폭(W1)보다 작은 폭(W3)으로 감소시키도록 희생 물질(54)이 형성될 수 있다. 경우에 따라, 게이트 격리 개구(56)의 폭(W3)은 하부 폭(W2)과 거의 동일하거나 그보다 작을 수 있다. 예를 들어, 게이트 격리 개구(56)의 측벽에 추가된 희생 물질(54)의 전체 두께(예를 들어 2 × T1)는 게이트 격리 개구(56)의 상단 폭(W1)과 하부 폭(W2)의 차이(W1 - W2)보다 클 수 있다. 이러한 방식으로, 희생 물질(54)의 존재는 하부 영역 근처보다 상부 영역 근처에서 더 좁은 게이트 격리 개구(56)를 형성할 수 있다. 경우에 따라, 희생 물질(54)의 존재는 또한 하부 폭(W2)을 감소시킬 수 있다. 게이트 격리 개구(56)의 측벽 상의 희생 물질(54)의 두께 또는 분포를 제어함으로써, 후속적으로 형성되는 게이트 격리 영역(60)(도 15a-c 참조)의 형상이 제어될 수 있다.
일부 실시예에서, 게이트 격리 개구(56)를 연장하고 희생 물질(54)을 형성하는 에칭 공정은 플라즈마 에칭 공정을 포함한다. 일부 실시예에서, 플라즈마 에칭 공정은 하나 이상의 에칭 가스 및/또는 하나 이상의 폴리머 형성 가스를 포함할 수 있는 하나 이상의 공정 가스를 포함한다. 예를 들어, 일부 실시예에서, 에칭 가스는 Cl2, BCl3, Ar, CH4, C2H2, CF4, C2F2, C4F6, C6F8, CHF3, CH3F, HBr, SiCl4, SF6, NF3, N2, CO2, O2 등 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 폴리머 형성 가스는 SiCl4, C4F6, C4F8, CHF3, C2H2, CH3F, CH4, HBr, O2, SO2, CO2, N2 등 또는 이들의 조합과 같은 가스를 포함할 수 있다. 공정 가스의 압력은 약 3 mTorr 내지 약 300 mTorr 사이의 범위에 있을 수 있거나 다른 압력일 수 있다. 공정 온도는 약 0 ℃ 내지 약 120 ℃의 범위에 있을 수 있거나 다른 온도일 수 있다. 일부 실시예에서, 플라즈마 에칭 공정은 약 0 와트 내지 약 2500 와트 사이의 전력으로 생성된 플라즈마를 포함할 수 있다. 그러나, 임의의 다른 적절한 공정 가스, 에칭 기법 또는 공정 파라미터가 다른 실시예에서 사용될 수 있다. 일부 실시예에서, 포토레지스트 구조물(52)의 일부 또는 전부는 플라즈마 에칭 공정 동안 소모될 수 있다. 플라즈마 에칭 공정은 게이트 격리 개구(56)의 에칭 및 희생 물질(56)의 형성에 효과적인 다양한 에칭제를 사용하는 다중 사이클을 포함할 수 있다. 다른 공정 가스 또는 공정 조건이 사용될 수 있고 본 개시의 범위 내에서 고려된다.
일부 실시예에서, 공정 가스의 유형, 비율 또는 유량은 게이트 격리 개구(56)의 측벽 상의 희생 물질(54)의 형성을 제어하도록 제어될 수 있다. 예를 들어, 플라즈마 에칭 공정 동안 더 큰 비율 또는 더 큰 유량의 폴리머 형성 가스는 더 큰 두께(예를 들어, T1)를 갖는 희생 물질(54)을 형성할 수 있으며, 이는 폭(W3)을 감소시킬 수 있다. 일부 실시예에서, 공정 가스의 유형, 비율 또는 유량은 희생 물질(54)의 형성을 제어하기 위해 에칭 공정 동안 제어되거나 변경될 수 있다. 게이트 격리 개구(56) 내에서 희생 물질(54)의 두께의 변화는 이러한 방식으로 제어될 수 있고, 따라서 수직에 대해 희생 물질(54)의 표면이 만드는 각도가 제어될 수 있거나, 게이트 격리 개구(56) 내의 희생 물질(54)의 두께 프로파일이 제어될 수 있다.
도 12 및 13은 대안적인 실시예에 따른 게이트 격리 개구(56)를 도시한다. 도 12 및 13에 도시된 게이트 격리 개구(56)는 도 11b와 유사한 단면도로 도시된다. 도 12는 게이트 격리 개구(56)의 하단이 유전체 더미 핀(25)의 상단 아래로 연장되는 실시예를 도시한다. 도 12에 도시된 바와 같이, 에칭 공정은 더미 게이트 유전체(32)의 일부를 제거할 수 있다. 일부 실시예에서, 게이트 격리 개구(56)는 약 0 nm와 약 100 nm 사이에 있는 유전체 더미 핀(25)의 상단 표면 아래로 거리(D2)를 연장할 수 있다. 일부 실시예에서, 게이트 격리 개구(56)는 STI 영역(22)으로 또는 STI 영역(22) 내로 연장될 수 있다. 게이트 격리 개구(56)는 또한 유전체 더미 핀(25)의 폭보다 큰 하단 폭(W4)을 가질 수 있다. 일부 실시예에서, 게이트 격리 개구(56)는 약 10 nm와 약 70 nm 사이의 하단 폭(W4)을 가질 수 있다. 이들은 예이며 다른 크기, 형상 또는 치수가 가능하다.
도 13은 게이트 격리 개구(56)가 STI 영역(22) 내로 연장되는 실시예를 도시한다. 도 13은 또한 유전체 더미 게이트(25)가 존재하지 않지만 본 실시예 및 본 명세서에 설명된 다른 실시예에서 유전체 더미 게이트(25) 또는 핀(24)이 게이트 격리 개구(56) 아래에 존재할 수 있는 실시예를 도시한다. 일부 실시예에서, 게이트 격리 개구(56)는 약 20 nm와 약 400 nm 사이에 있는 더미 게이트 전극(34)의 상단 표면 아래로 거리(D3)를 연장할 수 있다. 일부 실시예에서, 게이트 격리 개구(56)는 STI 영역(22)을 통하여 기판(20) 내로 완전히 연장될 수 있다. 이들은 예이며, 다른 크기, 형상 또는 치수가 가능하다.
일부 실시예에 따라, 도 14a, 14b 및 14c에서, 유전체 물질(60')이 게이트 격리 개구(56) 내에 그리고 구조물 위에 형성된다. 유전체 물질(60')은 실리콘 산화물과 같은 산화물, 실리콘 질화물 또는 실리콘 산화질화물 등과 같은 질화물, 또는 이들의 조합일 수 있다. 유전체 물질(60')은 CVD, HDP-CVD, FCVD 등, 또는 이들의 조합과 같은 적절한 공정에 의해 형성될 수 있다. 이들 또는 다른 유전체 물질은 임의의 허용 가능한 공정에 의해 형성될 수 있다. 유전체 물질(60')은 희생 물질(54)이 유전체 물질(60')로부터 선택적으로 에칭될 수 있도록 희생 물질(54)과 상이한 물질일 수 있다.
도 15a, 15b 및 15c에서, 일부 실시예에 따라 게이트 격리 영역(60)을 형성하기 위해 평탄화 공정이 수행된다. 평탄화 공정은 구조물의 표면으로부터 과잉 유전체 물질(60')를 제거하며, 게이트 격리 개구(56) 내의 유전체 물질(60')의 나머지 부분이 게이트 격리 영역(60)을 형성한다. 일부 실시예에서, 평탄화 공정은 습식 에칭 공정 또는 건식 에칭 공정, CMP 공정, 기계적 연삭 공정 등 또는 이들의 조합과 같은 에칭 공정을 포함한다. 게이트 격리 영역(60)과 희생 물질(54)의 표면은 평탄화 공정 후에 노출될 수 있으며, 더미 게이트 전극(34) 또는 제1 ILD(48)와 수평을 이룰 수 있다. 게이트 격리 영역(60)은 더미 게이트 스택(30) 사이 및 이후에 형성된 대체 게이트(도 18a-c 참조) 사이의 격리를 제공한다.
도 16a 및 16b에서, 일부 실시예에 따라, 더미 게이트 유전체(32), 더미 게이트 전극(34) 및 희생 물질(54)이 제거된다. 도 16a는 도 15a에 도시된 바와 같은도 15a의 구조물의 확대된 부분을 도시하고, 도 17a, 18a, 19a 및 20a는 또한 이 확대된 부분을 도시한다. 일부 실시예에서, 더미 게이트 유전체(32), 더미 게이트 전극(34) 및 희생 물질(54)은 이방성 건식 에칭 공정을 사용하여 제거된다. 예를 들어, 에칭 공정은 게이트 격리 영역(60), 제1 ILD(48), 또는 게이트 스페이서(38)를 에칭하지 않고 더미 게이트 유전체(32), 더미 게이트 전극(34) 및 희생 물질(54)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정 또는 산화물 제거 공정이 사용될 수 있다. 일부 실시예에서, 더미 게이트 유전체(32)는 다이의 제1 영역(예를 들어, 코어 로직 영역)의 리세스(90)로부터 제거되고 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스(90)에 남아 있다. 더미 게이트 유전체(32) 및 더미 게이트 전극(34)의 제거는 각각의 핀(24)의 채널 영역을 노출시키는 리세스(90)를 형성한다. 제거하는 동안, 더미 게이트 유전체(32)는 더미 게이트 전극(34)이 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그런 다음 더미 게이트 유전체(32)는 더미 게이트 전극(34)의 제거 후에 선택적으로 제거될 수 있다.
도 16b에 도시된 바와 같이, 게이트 격리 영역(60)은 더미 게이트 유전체(32), 더미 게이트 전극(34) 및 희생 물질(54)의 제거 후에도 남아 있다. 나머지 게이트 격리 영역(60)은 희생 물질(54)을 포함하는 대응하는 게이트 격리 개구(56)의 부분으로서 대략적인 치수 및 프로파일을 가질 수 있다. 이것은 또한 도 12 및 13에 도시된 것과 같이 상이한 형상 또는 크기를 갖는 게이트 격리 개구(56)의 경우에 해당한다. 게이트 격리 개구(56)의 에칭 및 희생 물질(54)의 형성을 제어함으로써, 게이트 격리 영역(60)의 형상 및 크기가 제어될 수 있다. 희생 물질(54)의 존재로 인하여, 게이트 격리 영역(60)은 하단 폭(W6)과 거의 동일하거나 그보다 작은 상단 폭(W5)을 갖도록 형성될 수 있다. 따라서, 게이트 격리 영역(60)은 수직 측벽을 갖도록 형성될 수 있거나, 각진 측벽 또는 테이퍼된 폭을 갖도록 형성될 수 있다. 일부 실시예에서, 상단 폭(W5)은 약 1 nm 내지 약 70 nm 사이일 수 있고, 하단 폭(W6)은 약 10 nm 내지 약 70 nm 사이일 수 있다. 하단 폭(W6)은 경우에 따라 대응하는 게이트 격리 개구(56)의 하부 폭(W2)과 거의 동일할 수 있다. 게이트 격리 영역(60)의 하단 폭(W6)은 대응하는 유전체 더미 핀(25)의 폭보다 작거나, 거의 동일하거나, 더 클 수 있다. 이들은 예이며, 다른 크기, 형상 또는 치수가 가능하다.
경우에 따라, 하단 폭보다 큰 상단 폭을 갖는 게이트 격리 영역을 형성하는 것은 더 큰 상단 폭으로 인하여 이방성 에칭 또는 후속 퇴적 단계 동안 "섀도잉(shadowing)" 효과가 발생하도록 초래할 수 있다. 이러한 섀도잉 효과는 게이트 격리 영역 또는 유전체 더미 핀의 표면 상의 잔류물이 에칭 단계 또는 세정 단계 동안 불완전하게 제거되도록 초래할 수 있다. 예를 들어, 잔류물은 산화물, 폴리머, 포토레지스트 구조물(52) 또는 마스크층(50)으로부터의 물질, 후속적으로 퇴적된 물질(예를 들어, 후속적으로 퇴적된 반사 방지 코팅 또는 다른 물질)로부터의 잔류물 등, 또는 이들의 조합을 포함할 수 있다. 이 잔류물이 있으면 FinFET 디바이스에서 바람직하지 않은 전압 임계 값 이동(shift), 후속 퇴적 단계에서 불완전하거나 비효율적인 금속 충진(fill), 및 디바이스 성능 저하를 초래할 수 있다. 도 16b에 도시된 바와 같이, 하단 폭(W6)보다 작은 상단 폭(W5)을 갖는 게이트 격리 영역(60)을 형성함으로써, 섀도잉 효과가 감소되거나 제거될 수 있고, 더 큰 잔류물 제거 또는 완전한 잔류물 제거를 허용하고 개선된 금속 충진을 허용한다 . 따라서, 본 명세서에 설명된 게이트 격리 영역(60)의 형성은 디바이스 성능, 일관성 및 신뢰성을 향상시킬 수 있다.
도 17a 및 17b에서, 게이트 유전체층(92) 및 게이트 전극(94)은 대체 게이트를 위해 형성된다. 게이트 유전체층(92)은 예를 들어 핀(24)의 상단 표면 및 측벽 상에서 그리고 게이트 스페이서(38)의 측벽 상에서 리세스(90)에 컨포멀하게 퇴적된다. 게이트 유전체층(92)은 또한 제1 ILD(48)의 상단 표면 상에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체층(92)은 고유전 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체층(92)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납의 실리케이트 및 이들의 조합을 포함할 수 있다. 게이트 유전체층(92)의 형성 방법은 MBD(Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체(32)의 일부가 리세스(90)에 남아 있는 실시예에서, 게이트 유전체층(92)은 더미 게이트 유전체(32)의 물질(예를 들어, SiO2)을 포함한다.
게이트 전극(94)은 게이트 유전체층(92) 위에 각각 퇴적되고, 리세스(90)의 나머지 부분을 채운다. 게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 그 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(94)이 도 17b에 도시되어 있지만, 게이트 전극(94)은 도 17a에 도시된 바와 같이 임의의 수의 라이너층(94A), 임의의 수의 일 함수 튜닝층(94B) 및 충진 물질(94C)를 포함할 수 있다. 리세스(90)를 채운 후, CMP와 같은 평탄화 공정을 수행하여 게이트 유전체층(92)의 과잉 부분 및 게이트 전극(94)의 물질을 제거할 수 있으며, 과잉 부분은 ILD(48)의 상단 표면 위에 있다. 따라서 게이트 전극(94) 및 게이트 유전체층(92)의 물질의 나머지 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체층(92)은 총괄하여 "대체 게이트 스택" 또는 "게이트 스택"으로 지칭될 수 있다. 대체 게이트 스택은 핀(24)의 채널 영역의 측벽을 따라 연장될 수 있다. 게이트 격리 영역(60)은 대체 게이트 스택을 분리하고 전기적으로 격리한다.
웨이퍼(10)의 상이한 영역에서 게이트 유전체층(92)의 형성은 각 영역의 게이트 유전체층(92)이 동일한 물질로 형성되도록 동시에 발생할 수 있고, 게이트 전극(94)의 형성은 각 영역의 게이트 전극(94)이 동일한 물질로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체층(92)은 별개의 공정에 의해 형성되어, 게이트 유전체층(92)이 상이한 물질일 수 있고/있거나, 각 영역의 게이트 전극(94)이 별개의 공정에 의해 형성되어, 게이트 전극(94)이 상이한 물질일 수 있다. 다양한 마스킹 단계를 사용하여 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출할 수 있다.
일부 실시예에 따라, 도 18a, 18b 및 18c에서, 하드 마스크(62)가 게이트 스택 위에 형성된다. 도 18c(및 후속하는 도 19c 및 20c)는 도 6에 도시된 바와 같이 단면 D-D를 따라 도시되어 있다. 일부 실시예에서, 하드 마스크(62)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 산탄화물, 실리콘 산화탄화질화물 등 또는 이들의 조합으로 형성된다. 하드 마스크(62)의 형성은 하나 이상의 에칭 공정을 사용하여 게이트 스택(게이트 유전체층(92) 및 대응하는 위에 놓인 게이트 전극(94)을 포함함)을 리세싱하여 리세스를 형성하는 것을 포함할 수 있어서, 리세스가 게이트 스택 바로 위에 그리고 게이트 스페이서(38)의 대향 부분 사이에 형성된다. 그 다음, 유전체 물질이 리세스 내에 채워지고, 유전체 물질의 과잉 부분을 제거하기 위해 평탄화 공정이 수행된다. 유전체 물질의 나머지 부분은 하드 마스크(62)이다. 이후에 형성된 게이트 콘택트(110)(도 20a-20c)는 하드 마스크(62)를 관통하여 리세싱된 게이트 전극(94)의 상단 표면과 접촉한다.
도 21 및 22로 돌아가면, 게이트 격리 영역(60)이 대안적인 실시예에 따라 도시되어 있다. 도 21 및 22에 도시된 게이트 격리 영역(60)은 도 18b와 유사한 단면도로 도시된다. 도 21은 도 13에 도시된 실시예의 게이트 격리 개구(56)로부터 형성될 수 있는 것과 같이, 게이트 격리 영역(60)이 STI 영역(22) 내로 연장되는 실시예를 도시한다. 도 21은 또한 도 13과 유사하게, 유전체 더미 게이트(25)가 존재하지 않는 실시예를 도시한다. 일부 실시예에서, 게이트 격리 영역(60)은 STI 영역(22)을 통하여 기판(20) 내로 완전히 연장될 수 있다.
도 22는 유전체 더미 핀(25) 대신에 더미 핀(24D)이 형성되는 실시예를 도시한다. 더미 핀(24D)은 다른 핀(24)과 유사한 방식으로 형성될 수 있다. 도 22에 도시된 바와 같이, 게이트 격리 영역(60)은 더미 핀(24D) 위로 연장되고 STI 영역(22) 내로 연장한다. 일부 실시예에서, 게이트 격리 개구(56)의 하단은 게이트 격리 영역(60)을 형성하기 위하여, 더미 핀(24D)의 상단 아래로 연장된 후 유전체 물질(60')로 채워져서 형성될 수 있다. 더미 핀(24D)의 상부는 게이트 격리 개구(56)의 에칭 동안 제거될 수 있다. 게이트 격리 개구(56)는 일부 실시예에서, STI 영역(22)으로 또는 STI 영역(22) 내로 연장될 수 있거나, STI 영역(22)을 통과하여 기판(20) 내로 연장될 수 있다.
도 19a, 19b 및 19c로 돌아가면, 제2 ILD(108)가 제1 ILD(48) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(108)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
일부 실시예에 따라, 도 20a, 20b 및 20c에서, 게이트 콘택트(110) 및 소스/드레인 콘택트(112)는 제2 ILD(108) 및 제1 ILD(48)를 관통하여 형성된다. 소스/드레인 콘택트(112)를 위한 개구는 제1 및 제2 ILD(48, 108)를 관통하여 형성되고, 게이트 콘택트(110)를 위한 개구는 제2 ILD(108) 및 하드 마스크(62)를 관통하여 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 형성될 수 있다. 확산 장벽층, 접착층 등과 같은 라이너 및 전도성 물질이 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(108)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구에서 소스/드레인 콘택트(112) 및 게이트 콘택트(110)를 형성한다. 어닐링 공정이 에피택셜 소스/드레인 영역(42)과 소스/드레인 콘택트(112) 사이의 계면에서 규화물을 형성하기 위해 수행될 수 있다. 소스/드레인 콘택트(112)는 에피택셜 소스/드레인 영역(42)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택트(110)는 게이트 전극(94)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택트(112) 및 게이트 콘택트(110)는 상이한 공정으로 형성될 수 있거나 동일한 공정으로 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되었지만, 소스/드레인 콘택트(112) 및 게이트 콘택트(110) 각각은 콘택트의 단락을 방지할 수 있는 상이한 단면으로 형성될 수 있음을 이해해야 한다.
명시적으로 도시되지는 않았지만, 당업자는 추가 처리 단계가 도 20a, 20b 및 20c의 구조물에 대하여 수행될 수 있음을 용이하게 이해할 것이다. 예를 들어, 다양한 금속 간 유전체(Inter-Metal Dielectrics, IMD) 및 그에 대응하는 금속 배선이 제2 ILD(108) 위에 형성될 수 있다.
실시예는 이점을 얻을 수 있다. 게이트 격리 개구의 에칭 동안 희생 물질의 형성을 제어함으로써, 게이트 격리 개구의 형상 또는 프로파일이 제어될 수 있다. 예를 들어, 게이트 격리 개구는 하단 폭보다 작은 상단 폭을 갖도록 형성될 수 있다. 이러한 게이트 격리 개구를 절연 물질로 채우면 하단 폭보다 작은 상단 폭을 갖는 게이트 격리 영역을 형성할 수 있다. 더 좁은 상부를 갖는 게이트 격리 영역을 형성함으로써, 에칭 또는 세정 단계 동안 더미 진(dummy gin)과 같은 밑에 있는 구조물 또는 게이트 격리 영역으로부터 물질이 보다 완전하게 제거될 수 있다. 이는 공정 신뢰성 및 디바이스 신뢰성을 개선하고 전압 임계 값 이동과 같은 바람직하지 않은 영향을 줄일 수 있다. 추가로, 본 명세서에 설명된 바와 같이 형성된 게이트 격리 영역은 게이트 스택 물질이 더 큰 충진 효율로 퇴적되도록 할 수 있다. 따라서, 여기에 설명된 기법은 개선된 디바이스 성능 및 개선된 처리 신뢰성을 허용할 수 있다.
일부 실시예에서, 방법은 반도체 기판으로부터 돌출된 제1 핀 및 제2 핀을 형성하는 단계; 상기 제1 핀 및 상기 제2 핀 위로 연장되는 더미 게이트를 형성하는 단계; 상기 제1 핀과 상기 제2 핀 사이의 개구를 포함하는 패터닝된 마스크를 상기 더미 게이트 위에 형성하는 단계; 상기 더미 게이트 내에 리세스를 형성하기 위하여 상기 패터닝된 마스크 내의 개구를 통하여 상기 더미 게이트를 에칭하는 단계로서, 상기 에칭은 플라즈마 에칭 공정을 포함하고, 상기 플라즈마 에칭 공정은 하나 이상의 에칭 가스 및 하나 이상의 폴리머 형성 가스를 포함하는 공정 가스를 사용하며, 상기 에칭 동안 상기 공정 가스는 상기 더미 게이트의 물질과 반응하여 상기 리세스의 측벽 상에 퇴적되는 반응 생성물을 형성하는 것인, 상기 에칭 단계; 상기 리세스를 채우기 위해 반응 생성물을 덮는 절연 물질을 퇴적하는 단계; 상기 더미 게이트 및 상기 반응 생성물을 제거하는 단계; 및 상기 제1 핀 위로 연장되는 제1 게이트 구조물 및 상기 제2 핀 위로 연장되는 제2 게이트 구조물을 형성하는 단계를 포함하고, 상기 절연 물질은 상기 제1 게이트 구조물로부터 상기 제2 게이트 구조물로 연장된다. 실시예에서, 상기 반응 생성물이 상기 리세스의 하단 근처의 측벽 상의 반응 생성물의 제2 두께보다 더 큰 상기 리세스의 상단 근처의 측벽 상의 제1 두께를 갖도록 형성된다. 실시예에서, 상기 제1 두께는 1 nm 내지 10 nm 사이의 범위에 있다. 실시예에서, 상기 반응 생성물은 실리콘을 포함하는 폴리머이다. 실시예에서, 상기 반응 생성물이 SiOx, SiNx, SiBrxOy, 또는 SiOxCly 중 적어도 하나를 포함한다. 실시예에서, 상기 폴리머 형성 가스가 O2, CO2, SO2, N2 또는 HBr 중 적어도 하나를 포함한다. 실시예에서, 상기 절연 물질은 실리콘 질화물을 포함한다. 실시예에서, 상기 방법은 상기 더미 게이트 상에 하드 마스크층을 형성하는 단계를 더 포함하고, 상기 리세스는 상기 하드 마스크층을 통하여 연장된다. 실시예에서, 상기 더미 게이트 및 상기 반응 생성물은 동일한 단계에서 제거된다.
일부 실시예에서, 방법은 기판 상에 제1 핀 및 제2 핀을 형성하는 단계; 상기 제1 핀 및 상기 제2 핀 위에 더미 게이트 물질을 형성하는 단계; 제1 핀과 제2 핀 사이에 리세스를 형성하기 위하여 제1 에칭 공정 - 상기 제1 에칭 공정 동안 희생 물질이 상기 리세스의 측벽 상에 형성됨 - 을 사용하여 상기 더미 게이트 물질을 에칭하는 단계; 상기 리세스를 절연 물질로 채우는 단계; 제2 에칭 공정을 사용하여 상기 더미 게이트 물질 및 상기 희생 물질을 제거하는 단계; 및 상기 제1 핀 위에 제1 대체 게이트를 형성하고 상기 제2 핀 위에 제2 대체 게이트를 형성하는 단계를 포함하고, 상기 제1 대체 게이트는 상기 절연 물질에 의해 상기 제2 대체 게이트로부터 분리된다. 실시예에서, 상기 제1 에칭 공정은 에칭 가스 및 폴리머 형성 가스를 사용하는 플라즈마 에칭 공정을 포함한다. 실시예에서, 상기 희생 물질은 상기 리세스의 측벽의 하부보다 상기 리세스의 측벽의 상부에서 더 큰 두께를 갖도록 형성된다. 실시예에서, 상기 절연 물질의 상단 표면은 상기 절연 물질의 하단 표면보다 더 작은 폭을 갖는다. 실시예에서, 상기 희생 물질은 실리콘 산화물이다. 실시예에서, 상기 방법은 상기 제1 핀과 상기 제2 핀 사이에 더미 핀을 형성하는 단계를 더 포함하고, 상기 리세스는 상기 더미 핀을 노출시키고, 상기 절연 물질은 상기 제2 에칭 공정 후에 상기 더미 핀 상에 남아 있다.
일부 실시예에서, 디바이스는 기판으로부터 돌출된 제1 핀들; 상기 기판으로부터 돌출된 제2 핀들; 상기 제1 핀들 위로 연장되는 제1 게이트 스택; 상기 제2 핀들 위로 연장되는 제2 게이트 스택; 및 상기 제1 게이트 스택 및 상기 제2 게이트 스택 사이에 연장되는 격리 영역을 포함하고, 상기 제1 게이트 스택은 상기 제2 게이트 스택과 종방향으로 정렬되고, 상기 격리 영역은 상기 제2 게이트 스택으로부터 상기 제1 게이트 스택을 전기적으로 격리하고, 상기 격리 영역의 상단 표면 근처의 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 제1 거리는 상기 격리 영역의 하단 표면 근처의 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 제2 거리보다 작다. 실시예에서, 디바이스는 상기 격리 영역의 하단 표면으로부터 상기 기판을 향하여 연장되는 유전체 핀을 더 포함하고, 상기 유전체 핀의 하단 표면은 상기 제1 게이트 스택의 하단 표면 아래에 있다. 실시예에서, 상기 격리 영역은 상기 기판 내로 연장된다. 실시예에서, 상기 제1 게이트 스택은 상기 격리 영역의 하단 표면 아래로 연장된다. 실시예에서, 상기 제1 거리는 1 nm 내지 70 nm 사이에 있다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 선택을 할 수 있음을 인식해야 한다.
<부기>
1. 방법에 있어서,
반도체 기판으로부터 돌출되는 제1 핀 및 제2 핀을 형성하는 단계;
상기 제1 핀 및 상기 제2 핀 위로 연장되는 더미 게이트를 형성하는 단계;
상기 제1 핀과 상기 제2 핀 사이의 개구를 포함하는 패터닝된 마스크를 상기 더미 게이트 위에 형성하는 단계;
상기 더미 게이트 내에 리세스를 형성하기 위하여 상기 패터닝된 마스크 내의 상기 개구를 통하여 상기 더미 게이트를 에칭하는 단계 - 상기 에칭하는 단계는 플라즈마 에칭 공정을 포함하고, 상기 플라즈마 에칭 공정은, 하나 이상의 에칭 가스 및 하나 이상의 폴리머 형성 가스를 포함하는 공정 가스를 사용하고, 상기 에칭하는 단계 동안 상기 공정 가스는 상기 더미 게이트의 물질과 반응하여, 상기 리세스의 측벽 상에 퇴적되는 반응 생성물을 형성함 - ;
상기 리세스를 채우기 위해 절연 물질을 퇴적시키는 단계 - 상기 절연 물질은 상기 반응 생성물을 덮음 - ;
상기 더미 게이트 및 상기 반응 생성물을 제거하는 단계; 및
상기 제1 핀 위로 연장되는 제1 게이트 구조물 및 상기 제2 핀 위로 연장되는 제2 게이트 구조물을 형성하는 단계 - 상기 절연 물질은 상기 제1 게이트 구조물로부터 상기 제2 게이트 구조물로 연장됨 -
를 포함하는, 방법.
2. 제1항에 있어서, 상기 반응 생성물은, 상기 리세스의 하단 근처의 측벽 상의 상기 반응 생성물의 제2 두께보다 더 큰 상기 리세스의 상단 근처의 측벽 상의 제1 두께를 가지면서 형성되는, 방법.
3. 제2항에 있어서, 상기 제1 두께는 1 nm와 10 nm 사이의 범위에 있는, 방법.
4. 제1항에 있어서, 상기 반응 생성물은 실리콘을 포함하는 폴리머인, 방법.
5. 제4항에 있어서, 상기 반응 생성물은 SiOx, SiNx, SiBrxOy, 및 SiOxCly 중 적어도 하나를 포함하는, 방법.
6. 제1항에 있어서, 상기 폴리머 형성 가스는 O2, CO2, SO2, N2, 및 HBr 중 적어도 하나를 포함하는, 방법.
7. 제1항에 있어서, 상기 절연 물질은 실리콘 질화물을 포함하는, 방법.
8. 제1항에 있어서, 상기 더미 게이트 상에 하드 마스크층을 형성하는 단계를 더 포함하고, 상기 리세스는 상기 하드 마스크층을 통하여 연장되는, 방법.
9. 제1항에 있어서, 상기 더미 게이트 및 상기 반응 생성물은 동일한 단계에서 제거되는, 방법.
10. 방법에 있어서,
기판 상에 제1 핀 및 제2 핀을 형성하는 단계;
상기 제1 핀 및 상기 제2 핀 위에 더미 게이트 물질을 형성하는 단계;
상기 제1 핀과 상기 제2 핀 사이에 리세스를 형성하기 위하여 제1 에칭 공정을 사용하여 상기 더미 게이트 물질을 에칭하는 단계 - 상기 제1 에칭 공정 동안 상기 리세스의 측벽 상에 희생 물질이 형성됨 - ;
상기 리세스를 절연 물질로 채우는 단계;
제2 에칭 공정을 사용하여 상기 더미 게이트 물질 및 상기 희생 물질을 제거하는 단계; 및
상기 제1 핀 위에 제1 대체 게이트를 형성하고 상기 제2 핀 위에 제2 대체 게이트를 형성하는 단계 - 상기 제1 대체 게이트는 상기 절연 물질에 의해 상기 제2 대체 게이트로부터 분리됨 -
를 포함하는, 방법.
11. 제10항에 있어서, 상기 제1 에칭 공정은 에칭 가스 및 폴리머 형성 가스를 사용하는 플라즈마 에칭 공정을 포함하는, 방법.
12. 제10항에 있어서, 상기 희생 물질은 상기 리세스의 측벽의 하부 상에서보다 상기 리세스의 측벽의 상부 상에서 더 큰 두께를 가지면서 형성되는, 방법.
13. 제10항에 있어서, 상기 절연 물질의 상단 표면은, 상기 절연 물질의 하단 표면보다 더 작은 폭을 갖는, 방법.
14. 제10항에 있어서, 상기 희생 물질은 실리콘 산화물인, 방법.
15. 제10항에 있어서, 상기 제1 핀과 상기 제2 핀 사이에 더미 핀을 형성하는 단계를 더 포함하고, 상기 리세스는 상기 더미 핀을 노출시키고, 상기 절연 물질은 상기 제2 에칭 공정 후에 상기 더미 핀 상에 남아 있는, 방법.
16. 디바이스에 있어서,
기판으로부터 돌출되는 복수의 제1 핀;
상기 기판으로부터 돌출되는 복수의 제2 핀;
상기 복수의 제1 핀 위로 연장되는 제1 게이트 스택;
상기 복수의 제2 핀 위로 연장되는 제2 게이트 스택 - 상기 제1 게이트 스택은 상기 제2 게이트 스택과 종방향으로 정렬됨 - ; 및
상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에서 연장되는 격리 영역 - 상기 격리 영역은 상기 제2 게이트 스택으로부터 상기 제1 게이트 스택을 전기적으로 격리하고, 상기 격리 영역의 상단 표면 근처의 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 제1 거리는 상기 격리 영역의 하단 표면 근처의 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 제2 거리보다 더 작음 -
을 포함하는, 디바이스.
17. 제16항에 있어서, 상기 격리 영역의 하단 표면으로부터 상기 기판을 향하여 연장되는 유전체 핀을 더 포함하고, 상기 유전체 핀의 하단 표면은 상기 제1 게이트 스택의 하단 표면 아래에 있는, 디바이스.
18. 제16항에 있어서, 상기 격리 영역은 상기 기판 내로 연장되는, 디바이스.
19. 제16항에 있어서, 상기 제1 게이트 스택은 상기 격리 영역의 하단 표면 아래로 연장되는, 디바이스.
20. 제16항에 있어서, 상기 제1 거리는 1 nm와 70 nm 사이인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판으로부터 돌출되는 제1 핀 및 제2 핀을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위로 연장되는 더미 게이트를 형성하는 단계;
    상기 제1 핀과 상기 제2 핀 사이의 개구를 포함하는 패터닝된 마스크를 상기 더미 게이트 위에 형성하는 단계;
    상기 더미 게이트 내에 리세스를 형성하기 위하여 상기 패터닝된 마스크 내의 상기 개구를 통하여 상기 더미 게이트를 에칭하는 단계 - 상기 에칭하는 단계는 플라즈마 에칭 공정을 포함하고, 상기 플라즈마 에칭 공정은, 하나 이상의 에칭 가스 및 하나 이상의 폴리머 형성 가스를 포함하는 공정 가스를 사용하고, 상기 에칭하는 단계 동안 상기 공정 가스는 상기 더미 게이트의 물질과 반응하여, 상기 리세스의 측벽 상에 퇴적되는 반응 생성물을 형성함 - ;
    상기 리세스를 채우기 위해 절연 물질을 퇴적시키는 단계 - 상기 절연 물질은 상기 반응 생성물을 덮음 - ;
    상기 더미 게이트 및 상기 반응 생성물을 제거하는 단계; 및
    상기 제1 핀 위로 연장되는 제1 게이트 구조물 및 상기 제2 핀 위로 연장되는 제2 게이트 구조물을 형성하는 단계 - 상기 절연 물질은 상기 제1 게이트 구조물로부터 상기 제2 게이트 구조물로 연장됨 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 반응 생성물은, 상기 리세스의 하단 근처의 측벽 상의 상기 반응 생성물의 제2 두께보다 더 큰 상기 리세스의 상단 근처의 측벽 상의 제1 두께를 가지면서 형성되는, 방법.
  3. 제1항에 있어서, 상기 더미 게이트 상에 하드 마스크층을 형성하는 단계를 더 포함하고, 상기 리세스는 상기 하드 마스크층을 통하여 연장되는, 방법.
  4. 방법에 있어서,
    기판 상에 제1 핀 및 제2 핀을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에 더미 게이트 물질을 형성하는 단계;
    상기 제1 핀과 상기 제2 핀 사이에 리세스를 형성하기 위하여 제1 에칭 공정을 사용하여 상기 더미 게이트 물질을 에칭하는 단계 - 상기 제1 에칭 공정 동안 상기 리세스의 측벽 상에 희생 물질이 형성됨 - ;
    상기 리세스를 절연 물질로 채우는 단계;
    제2 에칭 공정을 사용하여 상기 더미 게이트 물질 및 상기 희생 물질을 제거하는 단계; 및
    상기 제1 핀 위에 제1 대체 게이트를 형성하고 상기 제2 핀 위에 제2 대체 게이트를 형성하는 단계 - 상기 제1 대체 게이트는 상기 절연 물질에 의해 상기 제2 대체 게이트로부터 분리됨 -
    를 포함하는, 방법.
  5. 제4항에 있어서, 상기 절연 물질의 상단 표면은, 상기 절연 물질의 하단 표면보다 더 작은 폭을 갖는, 방법.
  6. 제4항에 있어서, 상기 제1 핀과 상기 제2 핀 사이에 더미 핀을 형성하는 단계를 더 포함하고, 상기 리세스는 상기 더미 핀을 노출시키고, 상기 절연 물질은 상기 제2 에칭 공정 후에 상기 더미 핀 상에 남아 있는, 방법.
  7. 디바이스에 있어서,
    기판으로부터 돌출되는 복수의 제1 핀;
    상기 기판으로부터 돌출되는 복수의 제2 핀;
    상기 복수의 제1 핀 위로 연장되는 제1 게이트 스택;
    상기 복수의 제2 핀 위로 연장되는 제2 게이트 스택 - 상기 제1 게이트 스택은 상기 제2 게이트 스택과 종방향으로 정렬됨 - ; 및
    상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에서 연장되는 격리 영역 - 상기 격리 영역은 상기 제2 게이트 스택으로부터 상기 제1 게이트 스택을 전기적으로 격리하고, 상기 격리 영역의 상단 표면 근처의 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 제1 거리는 상기 격리 영역의 하단 표면 근처의 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 제2 거리보다 더 작음 -
    을 포함하는, 디바이스.
  8. 제7항에 있어서, 상기 격리 영역의 하단 표면으로부터 상기 기판을 향하여 연장되는 유전체 핀을 더 포함하고, 상기 유전체 핀의 하단 표면은 상기 제1 게이트 스택의 하단 표면 아래에 있는, 디바이스.
  9. 제7항에 있어서, 상기 격리 영역은 상기 기판 내로 연장되는, 디바이스.
  10. 제7항에 있어서, 상기 제1 게이트 스택은 상기 격리 영역의 하단 표면 아래로 연장되는, 디바이스.
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