CN113488474A - 一种高密度静态随机存储器比特单元结构及其工艺方法 - Google Patents
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Abstract
本发明公开了一种高密度静态随机存储器比特单元结构及其工艺方法，其可提高比特单元的高密度性能，降低功耗和成本，其包括衬底、分布于衬底表面的鳍片、分布于鳍片的栅极区、光刻胶层、接触层、读取比特线，比特单元包括鳍形场效应晶体管，栅极区长度为22nm，鳍片包括四根，且依次间隔平行分布，设相邻两根鳍片之间的鳍间距为FP、接触层间距为CPP，则比特单元有源区竖向总宽度为8*FP，有源区横向总宽度为2*CPP，比特单元有源区的最小面积为0.0739μm2，工艺方法包括：采用自对准双重图形转移工艺，获取包含有四根鳍片、且相邻两根鳍片之间的鳍间距为FP的比特单元，比特单元需要两个光刻胶层，采用光刻工艺，获取四根鳍片。
Description
技术领域
本发明涉及场效应晶体管技术领域，具体为一种高密度静态随机存储器比特单元结构及其工艺方法。
背景技术
静态随机存取存储器(SRAM)是一种用于数据随机存取的存储器装置，“静态”指存储器保持通电即可使储存数据恒常保持。静态随机存取存储器中包含有比特单元，比特单元通常用于CPU/GPU计算的缓存，目前高度集成电路芯片中的静态随机存取存储器比特单元占整个芯片面积的30％～60％左右，其中使用较多的是包含有六个晶体管的6T高密度静态随机存储器(6T HD SRAM)，6T HD SRAM的主要技术指标包括功耗、单元面积(用于判别密度特性)、工艺、单元成本等，通过上述指标可对6T HD SRAM各个工艺技术节点进行衡量。
静态随机存储器比特单元包括体硅鳍形场效应晶体管(FinFET)，例如中国台湾积体电路制造股份(TSMC) 的28nm、22nm平面晶体管(ULP)、16nm FinFET，英特尔(Intel)公司的22nm FinFET，但现有TSMC 公司的22纳米平面晶体管、Intel的22纳米FinFET的性能、功耗、成本等技术指标均较差，TSMC公司的22纳米ULP的速度性能为100％、功耗为70％、成本为89％，英特尔(Intel)公司22纳米FinFET的速度性能为105％、功耗为87％、成本为84％，对于对速度要求不高，但需存储较多数据，对密度要求较高的比特单元，TSMC公司22nm ULP的静态随机存储器比特单元、Intel公司22nm FinFET的静态随机存储器比特单元均存在结构不合理，高密度特性、功耗和/或成本较差等问题。
发明内容
针对现有技术中存在的静态随机存储器比特单元结构不合理，导致其高密度特性差、功耗和成本较高的问题，本发明提供了一种高密度静态随机存储器比特单元结构及其工艺方法，其结构设计简单合理，可提高比特单元的高密度特性，同时可降低功耗和成本。
为实现上述目的，本发明采用如下技术方案：
一种高密度静态随机存储器比特单元结构，其包括衬底、分布于所述衬底表面的鳍片、分布于所述鳍片的栅极区、光刻胶层、接触层、读取比特线，所述比特单元包括鳍形场效应晶体管，所述栅极区长度为22nm；其特征在于，所述鳍片包括四根，且依次间隔平行分布，设相邻两根鳍片之间的鳍间距为FP、接触层间距为CPP，则所述比特单元的有源区竖向总宽度为8*FP，有源区横向总宽度为2*CPP，所述比特单元有源区的面积为(8*FP)*(2*CPP)，所述比特单元有源区的最小面积为0.0739μm2。
其进一步特征在于，
四根所述鳍片包括依次分布的第一鳍片、第二鳍片、第三鳍片、第四鳍片，所述第一鳍片、第四鳍片位于两侧，所述第二鳍片、第三鳍片分布于所述第一鳍片、第四鳍片之间，所述第二鳍片的尾部、第三鳍片的首部均为切割区；
所述鳍形场效应晶体管为PMOS管；
所述鳍形场效应晶体管为体硅鳍形场效应晶体管，所述衬底为Si衬底；
所述有源区竖向总宽度为所述鳍间距方向总宽度，所述鳍间距FP为42nm，则所述有源区竖向总宽度为8*FP＝336nm；
所述有源区横向总宽度为所述栅极区间距方向总宽度，所述接触层间距CPP为110nm，则所述有源区横向总宽度为2*CPP＝220nm。
一种工艺方法，将该方法用于对上述高密度静态随机存储器比特单元结构进行加工，该方法基于自对准双重图形转移工艺实现，其特征在于，采用所述自对准双重图形转移工艺，获取包含有四根鳍片、且相邻两根所述鳍片之间的鳍间距为FP的比特单元，在所述自对准双重图形转移工艺中，在衬底上做出均匀的光刻胶层，所述比特单元需要两个所述光刻胶层，采用光刻工艺，获取四根所述鳍片。
其进一步特征在于，
所述光刻工艺中，采用光罩进行鳍片切除，获取四根所述鳍片及第二鳍片的尾部、第三鳍片的首部的切割区；
所述光罩为主动垂直移动光罩。
在所述衬底上依次涂覆掩膜层、牺牲层、抗反射硅涂层，所述工艺方法包括：S1，在抗反射硅涂层表面涂覆光刻胶，形成光刻胶层；
S2，对光刻胶层进行刻蚀，缩小所述光刻胶层的面积；
S3，在刻蚀后的所述光刻胶层的表面及其侧面沉积一层厚度均匀的薄膜；
S4，对刻蚀后的所述光刻胶层进一步刻蚀，同时对所述薄膜进行刻蚀，在所述抗反射硅涂层表面形成面积较小的四个鳍形薄膜层；
S5，对所述掩膜层上方的牺牲层、抗反射硅涂层进行刻蚀，缩小所述牺牲层、抗反射硅涂层的面积；
S6，对所述薄膜层、抗反射硅涂层进一步刻蚀，去除所述薄膜层、抗反射硅涂层，获取包含有四根所述鳍片、且相邻两根所述鳍片之间的鳍间距为FP的比特单元；
所述光刻胶层包括两个，材料为多晶硅；
所述薄膜的材质为二氧化硅。
采用本发明上述结构可以达到如下有益效果：该静态随机存储器比特单元结构包括四根鳍片，相邻两个鳍片之间的鳍间距为FP、接触层间距为CPP，获取的比特单元的有源区竖向总宽度为8*FP，有源区横向总宽度为2*CPP，比特单元有源区的面积为(8*FP)*(2*CPP)，相比于现有的TSMC公司的22纳米 ULP、英特尔(Intel)公司22纳米FinFET，在缓存数据相同的前提条件下，比特单元有源区面积有效缩小，从而提高了静态随机存储器比特单元的高密度特性。
2、采用本申请比特单元结构，其速率性能可以达到157％，功耗为27％，成本为67％，相比于现有的 TSMC公司的22纳米ULP、英特尔(Intel)公司22纳米FinFET，本申请比特单元有源区面积有效缩小，单位面积内通过的电流有效提升，功耗和成本大大降低，因此，采用申请比特单元结构及工艺方法，使其在高密度特性、低功耗、低成本三个方面同时得到了优化。
附图说明
图1为TSMC公司包含有22纳米ULP的静态随机存储器比特单元的鳍片分布的俯视结构示意图；
图2为英特尔(Intel)公司包含有22纳米FinFET的静态随机存储器比特单元的鳍片分布的俯视结构示意图；
图3为本发明包含有22纳米FinFET的静态随机存储器比特单元的鳍片分布的俯视结构示意图；
图4为本发明静态随机存储器比特单元的俯视结构示意图；
图5为本发明静态随机存储器比特单元工艺方法流程图；
图6为TSMC公司、英特尔(Intel)公司与本申请包含有22纳米晶体管的静态随机存储器比特单元尺寸结构及其效能、功耗、成本对比图。
具体实施方式
见图3和图4，一种高密度静态随机存储器比特单元结构，其包括衬底、分布于衬底表面的鳍片1、分布于鳍片1的栅极区2、光刻胶层14、接触层4、读取比特线5，衬底为硅，该比特单元包括22nm鳍形场效应晶体管6，鳍形场效应晶体管6为PMOS管，包括两根鳍片、栅极区、接触层、读取比特线的部分区域；鳍片1包括四根：第一鳍片、第二鳍片、第三鳍片、第四鳍片，且依次间隔平行分布，其中，第二鳍片的尾部、第三鳍片的首部均为切割区。设相邻两根鳍片1之间的鳍间距为FP、接触层间距为CPP，则比特单元的有源区竖向总宽度为8*FP，有源区竖向总宽度即鳍间距方向总宽度为8*FP，鳍间距FP为 42nm，则有源区竖向总宽度为8*FP＝336nm；见图3和图4，有源区竖向总宽度8*FP＝1.25FP+3.75FP+3.00FP，或有源区竖向总宽度8*FP＝1.25FP+1.75FP+2.00FP+1.75FP+1.25FP，有源区横向总宽度为2*CPP，有源区横向总宽度即栅极区间距方向总宽度为2*CPP，接触层间距CPP为110nm，则有源区横向总宽度为 2*CPP＝220nm，计算获取比特单元有源区的面积为(8*FP)*(2*CPP)，即336nm*220nm＝0.0739μm2。
将本申请包含有22纳米体硅鳍形场效应晶体管的静态随机存储器比特单元，与现有的TSMC公司包含有22纳米ULP的静态随机存储器比特单元、英特尔(Intel)公司包含有22纳米FinFET的静态随机存储器比特单元的性能、功耗、成本进行对比，图1为TSMC公司包含有22纳米ULP的静态随机存储器比特单元的鳍片分布情况，该比特单元中，有源区竖向总宽度为8FP1，8FP1＝2.0FP1+2.0FP1+2.0FP1+2.0FP1，有源区横向总宽度为2*CPP1，CPP1＝114.8，则2*CPP1＝229.6nm，有源区面积为0.113μm2；图2为英特尔(Intel)公司包含有22纳米FinFET的静态随机存储器比特单元的鳍片分布情况，该比特单元中，有源区竖向总宽度为8.5FP2，FP2＝60nm， 8.5FP2＝2.25FP2+2.0FP2+2.0FP2+2.25FP2，有源区横向总宽度为2*CPP2，CPP2为90nm，则2*CPP2＝180nm，有源区面积为0.092μm2，可见本申请的静态随机存储器比特单元的鳍间距减小，但有源区面积小于TSMC 公司和英特尔(Intel)公司静态随机存储器比特单元的有源区面积，从而使其单位面积内数据存储量增大，即密度增大，满足了22纳米体硅鳍形场效应晶体管的静态随机存储器比特单元的高密度要求。TSMC 公司、英特尔(Intel)公司与本申请22纳米晶体管的静态随机存储器比特单元尺寸结构及其效能、功耗、成本对比情况见图6，TSMC公司22nm平面场效应晶体管(ULP)、英特尔(Intel)公司的22nmFinFET 以及本申请22nm体硅鳍形场效应晶体管均是基于28HPC+通过光学微缩加工工艺优化获得。
TSMC 22nm ULP、Intel 22nm FinFET、本申请22nmFinFET工艺的6T静态随机存储器比特单元的单位晶圆工艺成本、速度、功耗、有效区面积等均以28nmHPC+为基准，从图6可以看出，本申请中比特单元的最小面积是0.0739μm2，是28nmHPC+的58％，单位晶圆工艺成本是28nmHPC+的114％，比特单元工艺成本是28nmHPC+的67％，鳍片宽度为8nm、鳍片高度为55nm，其实现的比特单元的功耗是28nmHPC+的 27％，因此相比于TSMC 22nm ULP和Intel22nm FinFET，本申请比特单元的有源区面积缩小，高密度特性提高，同时在高密度、低功耗、低成本三个方面同时达到优化。
一种用于加工上述高密度静态随机存储器比特单元的方法，该方法基于自对准双重图形转移工艺实现，比特单元包括衬底10、分布于衬底10的掩膜层11、牺牲层12(SOC层)、抗反射硅涂层13，该方法包括以下步骤：第一，在抗反射硅涂层13表面涂覆光刻胶，形成光刻胶层14(光刻胶层包括两个 Mandrel，材料为多晶硅)，见图5中的5a；第二，使用反应离子刻蚀工艺对光刻胶层14进行刻蚀，获取面积较小的光刻胶层140，以便于后续的刻蚀；见图5中的5b；第三，在光刻胶层140的表面及其侧面沉积一层厚度相对比较均匀的薄膜15(薄膜15的材质为二氧化硅)，见图5中的5c；第四，使用反应离子刻蚀工艺对光刻胶层140及薄膜15进行刻蚀，在抗反射硅涂层13表面形成面积较小的四个鳍形薄膜层150，见图5中的5d；第五，使用反应离子刻蚀工艺对掩膜层11上方的牺牲层12、抗反射硅涂层 13进行刻蚀，缩小牺牲层12、抗反射硅涂层13的面积，见图5中的5e；第六，使用腐蚀液将刻蚀后的薄膜层150、抗反射硅涂层13去除，获取包含有四根鳍片、且相邻两根鳍片之间的鳍间距为FP的比特单元，见图5中的5f。本申请中，比特单元需要两个光刻胶层，采用光刻工艺，即采用光刻机的光罩进行鳍片切除，获取四根鳍片，并对第二鳍片尾部、第三鳍片首部的切割区进行切除。现有的TSMC公司、Intel 公司的比特单元22nm FinFET的鳍制作工艺中，需要四个均匀的光刻胶层产生均匀的八根鳍的方式，因此在后续光刻时，需切除至少四根鳍片(图1、图2中虚线构成的鳍片为需要切除的鳍片)，且需要两个光罩，而在本申请工艺方法中，整个比特单元只需要两个光刻胶层形成四根鳍片，只需一个光罩(ARV) 对多余鳍片及其中两根鳍片的端部和尾部进行切除，因此，相比于TSMC公司、Intel公司的比特单元22nm FinFET的鳍制作工艺，本申请加工工艺大大简化，节约了材料，降低了投入成本。
以上的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。
Claims (10)
1.一种高密度静态随机存储器比特单元结构，其包括衬底、分布于所述衬底表面的鳍片、分布于所述鳍片的栅极区、光刻胶层、接触层、读取比特线，所述比特单元包括鳍形场效应晶体管，所述栅极区长度为22nm；其特征在于，所述鳍片包括四根，且依次间隔平行分布，设相邻两根鳍片之间的鳍间距为FP、接触层间距为CPP，则所述比特单元的有源区竖向总宽度为8*FP，有源区横向总宽度为2*CPP，所述比特单元有源区的面积为(8*FP)*(2*CPP)，所述比特单元有源区的最小面积为0.0739μm2。
2.根据权利要求1所述的一种高密度静态随机存储器比特单元结构，其特征在于，四根所述鳍片包括依次分布的第一鳍片、第二鳍片、第三鳍片、第四鳍片，所述第一鳍片、第四鳍片位于两侧，所述第二鳍片、第三鳍片分布于所述第一鳍片、第四鳍片之间，所述第二鳍片的尾部、第三鳍片的首部均为切割区。
3.根据权利要求2所述的一种高密度静态随机存储器比特单元结构，其特征在于，所述鳍形场效应晶体管为体硅鳍形场效应晶体管，所述衬底为硅衬底。
4.根据权利要求3所述的一种高密度静态随机存储器比特单元结构，其特征在于，所述有源区竖向总宽度为所述鳍间距方向总宽度，所述鳍间距FP为42nm，则所述有源区竖向总宽度为8*FP＝336nm；所述有源区横向总宽度为所述栅极区间距方向总宽度，所述接触层间距CPP为110nm，则所述有源区横向总宽度为2*CPP＝220nm。
5.一种工艺方法，将该方法应用于权利要求1～4任一项所述的高密度静态随机存储器比特单元结构的加工，该方法基于自对准双重图形转移工艺实现，其特征在于，采用所述自对准双重图形转移工艺，获取包含有四根鳍片、且相邻两根所述鳍片之间的鳍间距为FP的所述比特单元，在所述自对准双重图形转移工艺中，在衬底上做出均匀的光刻胶层，所述比特单元需要两个所述光刻胶层，采用光刻工艺，获取四根所述鳍片。
6.根据权利要求5所述的工艺方法，其特征在于，所述光刻工艺中，采用光罩进行鳍片切除，获取四根所述鳍片及第二鳍片的首部、第三鳍片的尾部。
7.根据权利要求6所述的工艺方法，在所述衬底上依次涂覆掩膜层、牺牲层、抗反射硅涂层，其特征在于，所述工艺方法包括：S1，在所述抗反射硅涂层表面涂覆光刻胶，形成光刻胶层；
S2，对光刻胶层进行刻蚀，缩小所述光刻胶层的面积；
S3，在刻蚀后的所述光刻胶层的表面及其侧面沉积一层厚度均匀的薄膜；
S4，对刻蚀后的所述光刻胶层进一步刻蚀，同时对所述薄膜进行刻蚀，在所述抗反射硅涂层表面形成四个鳍形薄膜层；
S5，对所述掩膜层上方的牺牲层、抗反射硅涂层进行刻蚀，缩小所述牺牲层、抗反射硅涂层的面积；
S6，对所述薄膜层、抗反射硅涂层进一步刻蚀，去除所述薄膜层、抗反射硅涂层，获取包含有四根所述鳍片、且相邻两根所述鳍片之间的鳍间距为FP的比特单元。
8.根据权利要求7所述的工艺方法，其特征在于，所述光刻胶层包括两个，材料为多晶硅。
9.根据权利要求8所述的工艺方法，其特征在于，所述薄膜的材质为二氧化硅。
10.根据权利要求9所述的工艺方法，其特征在于，所述光罩为主动垂直移动光罩。
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