CN117082852A - Sram存储单元结构及其形成方法 - Google Patents

Abstract

一种SRAM存储单元结构及其形成方法，其中结构包括：位于所述第一镜像区上的第一鳍部和第二鳍部，所述第一鳍部、所述第二鳍部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向相互垂直；位于所述第一镜像区上的第一栅极和第二栅极，所述第一栅极横跨所述第一鳍部，所述第二栅极横跨所述第一鳍部和所述第二鳍部；位于所述第一栅极在与所述第二栅极相邻一侧的所述第一鳍部和所述第二鳍部内具有第一源漏层；位于所述第二栅极在远离所述第一栅极一侧的所述第一鳍部和所述第二鳍部内具有第二源漏层，所述第二源漏层与所述第一源漏层呈非镜像结构，有利于降低SRAM存储单元面积，提高器件β比率和γ比率。

Description

SRAM存储单元结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种SRAM存储单元结构及其形成方法。

背景技术

随着微电子技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。相比于动态随机存取存储器(Dynamic Random Access Memory，DRAM)，静态随机读写存储器(Static Random-Access Memory，SRAM)不需要刷新电路即能保存内标存储的数据，而且，不像动态随机存取存储器那样每隔一段时间需要固定刷洗充电，否则内部数据会消失，因此，静态随机读写存储器具有更好的性能。静态随机读写存储器近年来得到了长足的发展，作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。

然而，现有技术形成的SRAM器件有待进一步提高。

发明内容

本发明解决的技术问题是提供一种SRAM存储单元结构及其形成方法，以提高形成的SRAM存储单元结构的性能。

为解决上述技术问题，本发明技术方案提供一种SRAM存储单元结构，包括：衬底，所述衬底包括若干单元区，各单元区包括第一镜像区；位于所述第一镜像区上的第一鳍部和第二鳍部，所述第一鳍部、所述第二鳍部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向相互垂直；位于所述第一镜像区上的第一栅极和第二栅极，所述第一栅极横跨所述第一鳍部，所述第二栅极横跨所述第一鳍部和所述第二鳍部；位于所述第一栅极在与所述第二栅极相邻一侧的所述第一鳍部和所述第二鳍部内具有第一源漏层；位于所述第二栅极在远离所述第一栅极一侧的所述第一鳍部和所述第二鳍部内具有第二源漏层，所述第二源漏层与所述第一源漏层呈非镜像结构。

可选的，在沿所述第一方向上，所述第二源漏层的尺寸大于所述第一源漏层的尺寸或者所述第二源漏层的尺寸小于所述第一源漏层的尺寸。

可选的，各单元区还包括与所述第一镜像区相邻的第二镜像区；所述存储单元结构包括：位于所述第二镜像区上的第三鳍部和第四鳍部，所述第三鳍部、所述第四鳍部平行于第一方向，且沿第二方向排布，且所述第二鳍部与所述第四鳍部相邻；位于所述第二镜像区上的第三栅极和第四栅极，所述第三栅极横跨所述第三鳍部，所述第四栅极横跨所述第三鳍部和所述第四鳍部；位于所述第三栅极在与所述第四栅极相邻一侧的所述第三鳍部和所述第四鳍部内具有第三源漏层；位于所述第四栅极在远离所述第三栅极一侧的所述第三鳍部和所述第四鳍部内具有第四源漏层，且在沿所述第一方向上，所述第四源漏层的尺寸大于所述第三源漏层的尺寸。

可选的，包括：所述第一镜像区上的第一栅极与所述第二镜像区上的第三栅极以所在单元区的中心点相互对称；所述第一镜像区上的第二栅极与所述第二镜像区上的第四栅极以所在单元区的中心点相互对称。

可选的，在沿所述第一方向上，相邻两个单元区的所述第一栅极相互对称，相邻两个单元区的所述第二栅极相互对称，相邻两个单元区的所述第一源漏层相互对称，且相邻两个单元区共用所述第二源漏层。

可选的，在沿所述衬底表面法线方向上，所述第一源漏层的深度低于所述第二源漏层的深度。

相应的，本发明的技术方案还提供一种SRAM存储单元结构的形成方法，包括：提供衬底，所述衬底包括若干单元区，各单元区包括第一镜像区；在所述第一镜像区上形成第一鳍部和第二鳍部，所述第一鳍部、所述第二鳍部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向相互垂直；在所述第一镜像区上形成平行于所述第二方向的第一栅极和第二栅极，所述第一栅极横跨所述第一鳍部，所述第二栅极横跨所述第一鳍部和所述第二鳍部；在所述第一栅极与所述第二栅极相邻一侧的所述第一鳍部和所述第二鳍部内形成第一源漏层，在所述第二栅极远离所述第一栅极一侧的所述第一鳍部和所述第二鳍部内形成第二源漏层，所述第二源漏层与所述第一源漏层呈非镜像结构。

可选的，在沿所述第一方向上，所述第二源漏层的尺寸大于所述第一源漏层的尺寸或者所述第二源漏层的尺寸小于所述第一源漏层的尺寸。

可选的，各单元区还包括与所述第一镜像区相邻的第二镜像区；所述方法包括：在形成所述第一栅极和所述第二栅极之前，在所述第二镜像区上形成第三鳍部和第四鳍部，所述第二鳍部与所述第四鳍部相邻；在所述第二镜像区上形成平行于所述第二方向的第三栅极和第四栅极，所述第三栅极横跨所述第三鳍部，所述第四栅极横跨所述第三鳍部和所述第四鳍部；在所述第三栅极与所述第四栅极相邻一侧的所述第三鳍部和所述第四鳍部内形成第三源漏层，在所述第四栅极远离所述第三栅极一侧的所述第三鳍部和所述第四鳍部内形成第四源漏层，且在沿所述第一方向上，所述第四源漏层的尺寸大于所述第三源漏层的尺寸。

可选的，所述第一镜像区上的第一栅极与所述第二镜像区上的第三栅极以所在单元区的中心点相互对称；所述第一镜像区上的第二栅极与所述第二镜像区上的第四栅极以所在单元区的中心点相互对称。

可选的，在沿所述第一方向上，相邻两个单元区的所述第一栅极相互对称，相邻两个单元区的所述第二栅极相互对称，相邻两个单元区的所述第一源漏层相互对称，且相邻两个单元区共用所述第二源漏层。

可选的，所述第一栅极和所述第二栅极的形成工艺包括自对准双重成像工艺。

可选的，相邻两个单元区的所述第一栅极和所述第二栅极的形成方法包括：在所述衬底、所述第一鳍部和所述第二鳍部表面形成栅极材料层；在所述栅极材料层上形成图形化层，所述图形化层在沿所述第一方向上具有间隔分布的第一开口和第二开口，所述第一开口的尺寸大于所述第二开口的尺寸；以所述图形化层为掩膜刻蚀所述栅极材料层，形成初始栅极层；在沿所述第二方向上切断所述初始栅极层，分别形成若干所述第一栅极和若干所述第二栅极，使相邻两个单元区的所述第一栅极之间的距离大于各单元区中所述第一栅极和所述第二栅极之间的距离。

可选的，在沿所述衬底表面法线方向上，所述第一源漏层的深度低于所述第二源漏层的深度。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的SRAM存储单元结构中，以所述第一鳍部内的所述第一源漏层为选择晶体管的源极和下拉晶体管的漏极，以所述第一鳍部内的所述第二源漏层为下拉晶体管的源极，所述第二源漏层与所述第一源漏层呈非镜像结构，使下拉晶体管的导通电流与选择晶体管的导通电流不相同，使选择晶体管的导通电流与上拉晶体管的导通电流不相同，可通过调整所述第二源漏层与所述第一源漏层的结构或者调节后端的互连线电阻，以在选择晶体管的源极端加等效电阻，降低了选择晶体管的电流，提高器件的β比率；通过调整所述第二源漏层与所述第一源漏层的结构或者调节后段的互连线电阻，以在上拉晶体管的源极端增加等效电阻，降低上拉晶体管的电流，提高器件的γ比率，从而利于获得更好的静态噪声容限和写入余量。

进一步，所述第二源漏层的尺寸大于所述第一源漏层的尺寸，在晶体管开启时，相当于在选择晶体管的源极端加了等效电阻，降低了选择晶体管的电流，从而提高了器件的β比率；同时，所述第二鳍部内的所述第二源漏层作为上拉晶体管的源极，所述第二源漏层的尺寸大于所述第一源漏层的尺寸，相当于在上拉晶体管的源极端增加了等效电阻，降低了上拉晶体管的电流，有利于提高器件的γ比率；另外，所述第二源漏层的尺寸大于所述第一源漏层的尺寸，在不改变所述第二源漏层的尺寸的条件下，减少所述第一源漏层的尺寸，利于降低SRAM存储单元面积。总之，有利于在降低SRAM存储单元面积的同时，提高器件的β比率和γ比率，利于获得更好的静态噪声容限和写入余量。

进一步，在沿所述衬底表面法线方向上，所述第一源漏层的深度低于所述第二源漏层的深度，所述第一源漏层深度较浅，利于降低选择晶体管的电流和上拉晶体管的电流，从而利于提高器件的γ比率和β比率。

本发明技术方案提供的SRAM存储单元结构的形成方法中，以所述第一鳍部内的所述第一源漏层为选择晶体管的源极和下拉晶体管的漏极，以所述第一鳍部内的所述第二源漏层为下拉晶体管的源极，所述第二源漏层与所述第一源漏层呈非镜像结构，使下拉晶体管的导通电流与选择晶体管的导通电流不相同，使选择晶体管的导通电流与上拉晶体管的导通电流不相同，可通过调整所述第二源漏层与所述第一源漏层的结构或者调节后端的互连线电阻，以在选择晶体管的源极端加等效电阻，降低了选择晶体管的电流，提高器件的β比率；通过调整所述第二源漏层与所述第一源漏层的结构或者调节后段的互连线电阻，以在上拉晶体管的源极端增加等效电阻，降低上拉晶体管的电流，提高器件的γ比率，从而利于获得更好的静态噪声容限和写入余量。

进一步，所述第二源漏层的尺寸大于所述第一源漏层的尺寸，在晶体管开启时，相当于在选择晶体管的源极加了等效电阻，降低了选择晶体管的电流，从而提高了器件的β比率；同时，所述第二鳍部内的所述第二源漏层作为上拉晶体管的源极，所述第二源漏层的尺寸大于所述第一源漏层的尺寸，相当于在上拉晶体管的源极端增加了等效电阻，降低了上拉晶体管的电流，有利于提高器件的γ比率；另外，所述第二源漏层的尺寸大于所述第一源漏层的尺寸，在不改变所述第二源漏层的尺寸的条件下，减少所述第一源漏层的尺寸，利于降低SRAM存储单元面积。总之，有利于在降低SRAM存储单元面积的同时，提高器件的β比率和γ比率，利于获得更好的静态噪声容限和写入余量。

进一步，在沿所述衬底表面法线方向上，所述第一源漏层的深度低于所述第二源漏层的深度，所述第一源漏层深度较浅，利于降低选择晶体管的电流和上拉晶体管的电流，从而利于提高器件的γ比率和β比率。

附图说明

图1是一种SRAM存储单元结构的俯视结构示意图；

图2是本发明实施例中的SRAM存储单元结构的等效电路图；

图3至图6是本发明实施例中的SRAM存储单元结构的形成方法各步骤的俯视结构示意图。

具体实施方式

需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。

如背景技术所述，采用现有的静态随机读写存储器技术形成的SRAM存储单元结构，性能亟需提升。现结合一种SRAM存储单元结构形成过程进行说明分析。

图1是一种SRAM存储单元结构的俯视结构示意图。

请参考图1，所述SRAM存储单元结构示出了两个重复存储单元A，各存储单元A包括：衬底(图中未示出)；位于所述衬底上的第一鳍部101和第二鳍部102，所述第一鳍部101、所述第二鳍部102平行于第一方向X，且沿第二方向Y排布；横跨所述第一鳍部101的第一栅极103；横跨所述第一鳍部101、所述第二鳍部102的第二栅极104；位于所述第一栅极103两侧的所述第一鳍部101和所述第二鳍部102内，以及位于所述第二栅极104两侧的所述第一鳍部101和所述第二鳍部102内的源漏层(图中未示出)。

上述SRAM存储单元结构中，相邻的两个存储单元A镜像对称地形成存储阵列。在单个存储单元中，所述第一栅极103作为选择晶体管的栅极，所述第二栅极104为上拉晶体管和下拉晶体管的共用栅极，所述第一鳍部101为选择晶体管和下拉晶体管的共用有源区。沿所述第一方向X上，所述源漏层的尺寸由栅间距决定。单个存储单元的面积取决于栅间距(contacted poly pitch，缩写为CPP)和鳍间距(Fin pitch，缩写为FP)的尺寸，具体地，在沿第一方向X上，单个存储单元的宽度为2CPP，在沿第二方向Y上，单个存储单元的长度为8FP。

获得更好的静态噪声容限(static-noise margin，缩写为snm)和写入余量(writability，缩写为wm)，需要提高器件的β比率(指下拉晶体管的导通电流与选择晶体管的导通电流之比)和γ比率(指选择晶体管的导通电流与上拉晶体管的导通电流之比)。通常情况下，需要β比率接近2，以便实现较佳的器件性能。然而，上述结构中，选择晶体管和下拉晶体管采用所述第一鳍部101作为共用有源区，在沿所述第一方向X上，由于相邻栅之间的间距相等，使所述下拉晶体管和选择晶体管具有相同规格的源漏区尺寸，无法获得较大的下拉晶体管的导通电流与选择晶体管的导通电流之比。

为获得更好的静态噪声容限和写入余量：在一种实施例中，下拉晶体管使用两个鳍，而选择晶体管使用一个鳍；在另一种实施例中，通过增加选择晶体管的栅极宽度，从而相应地使沟道长度变长，来降低选择晶体管的电流。上述两个实施例中，增加鳍的数量和增加栅极宽度均可以提高γ比率，然而，同时会导致SRAM存储单元的布局面积的增加，不利于器件的集成。

为了解决上述问题，本发明提供的一种SRAM存储单元结构及其形成方法中，以所述第一鳍部内的所述第一源漏层为选择晶体管的源极和下拉晶体管的漏极，以所述第一鳍部内的所述第二源漏层为下拉晶体管的源极，所述第二源漏层与所述第一源漏层呈非镜像结构，使下拉晶体管的导通电流与选择晶体管的导通电流不相同，使选择晶体管的导通电流与上拉晶体管的导通电流不相同，可通过调整所述第二源漏层与所述第一源漏层的结构或者调节后端的互连线电阻，以在选择晶体管的源极端加等效电阻，降低了选择晶体管的电流，提高器件的β比率；通过调整所述第二源漏层与所述第一源漏层的结构或者调节后段的互连线电阻，以在上拉晶体管的源极端增加等效电阻，降低上拉晶体管的电流，提高器件的γ比率，从而利于获得更好的静态噪声容限和写入余量。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例中的SRAM存储单元结构的等效电路图。

请参考图2，所述SRAM存储单元包括第一选择管PG1、第二选择管PG2、第一上拉管PU1、第二上拉管PU2、第一下拉管PD1和第二下拉管PD2六个晶体管，其中：所述第一下拉管PD1的源极和第二下拉管PD2的源极均接地Vss，所述第一上拉管PU1的源极和所述第二上拉管PU2的源极均接电源电压Vdd；所述第一选择管PG1的栅极和所述第二选择管PG2的栅极都连接到同一跟字线；所述第一选择管PG1的源极连接第一位线BL，所述第二选择管PG2的源极连接第二位线BLB，所述第二位线BLB和所述第一位线BL组成一对互为反相的位线结构；所述第一上拉管PU1的漏极、第一下拉管PD1的漏极、所述第一选择管PG1的漏极、所述第二上拉管PU2的栅极、所述第二下拉管PD2的栅极都连接到第一节点A；所述第二上拉管PU2的漏极、所述第二下拉管PD2的漏极、所述第二选择管PG2的漏极、所述第一上拉管PU1的栅极、所述第一下拉管PD1的栅极都连接到第二节点B，第一节点A和第二节点B储存的信息为互为反相且互锁；等效电阻R1、等效电阻R2和等效电阻R3，R1位于所述第一上拉管PU1的源极端，R2位于所述第一选择管PG1的漏极端，R3位于第一下拉管PD1的漏极端；等效电阻R1’、等效电阻R2’、和等效电阻R3’，R1’位于所述第二上拉管PU2的源极端，R2’位于所述第二选择管PG2的漏极端，R3位于第二下拉管PD2的漏极端。

本实施例所述SRAM存储单元结构的等效电路，相对于现有SRAM存储单元结构的等效电路，增加了等效电阻R1(R1’)、等效电阻R2(R2’)、和等效电阻R3(R3’)，其中选择晶体管的源极端的等效电阻R1(R1’)和上拉晶体管的源极端的等效电阻R2(R2’)，降低了选择晶体管和上拉晶体管的电流，有利于提高器件的β比率和γ比率，利于获得更好的静态噪声容限和写入余量。

图3至图6是本发明实施例中的SRAM存储单元结构的形成方法各步骤的俯视结构示意图。

请参考图3，提供衬底200，所述衬底200包括若干单元区N，各单元区N包括第一镜像区I。

本实施例中，各单元区还包括与所述第一镜像区I相邻的第二镜像区II。

本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

所述第一镜像区I用于形成第一上拉晶体管PU1、第一下拉晶体管PD1和第一选择晶体管PG1；所述第二镜像区II用于形成第二上拉晶体管PU2、第二下拉晶体管PD2和第二选择晶体管PG2。

请参考图4，在所述第一镜像区I上形成第一鳍部201和第二鳍部202，所述第一鳍部201、所述第二鳍部202平行于第一方向X，且沿第二方向Y排布，所述第一方向X与所述第二方向Y相互垂直。

后续，在所述第一镜像区I上形成平行于所述第二方向Y的第一栅极和第二栅极，所述第一栅极横跨所述第一鳍部201，所述第二栅极横跨所述第一鳍部201和所述第二鳍部202。

本实施例中，在形成所述第一栅极和所述第二栅极之前，在所述第二镜像区II上形成第三鳍部203和第四鳍部204，所述第二鳍部202与所述第四鳍部204相邻。

请参考图5，在所述第一镜像区I上形成平行于所述第二方向Y的第一栅极205和第二栅极206，所述第一栅极205横跨所述第一鳍部201，所述第二栅极206横跨所述第一鳍部201和所述第二鳍部202。

本实施例中，还在所述第二镜像区II上形成平行于所述第二方向Y的第三栅极207和第四栅极208，所述第三栅极207横跨所述第三鳍部203，所述第四栅极208横跨所述第三鳍部203和所述第四鳍部204。

本实施例中，所述第一镜像区I上的第一栅极205与所述第二镜像区II上的第三栅极207以所在单元区的中心点相互对称；所述第一镜像区I上的第二栅极206与所述第二镜像区II上的第四栅极208以所在单元区N的中心点相互对称。

在沿所述第一方向X上，相邻两个单元区N的所述第一栅极203相互对称，相邻两个单元区N的所述第二栅极204相互对称。

所述第一栅极205和所述第二栅极206的形成工艺包括自对准双重成像工艺。

相邻两个单元区N的所述第一栅极205和所述第二栅极206的形成方法包括：在所述衬底200、所述第一鳍部201和所述第二鳍部202表面形成栅极材料层(图中未示出)；在所述栅极材料层上形成图形化层(图中未示出)，所述图形化层在沿所述第一方向X上具有间隔分布的第一开口(图中未示出)和第二开口(图中未示出)，所述第一开口的尺寸大于所述第二开口的尺寸；以所述图形化层为掩膜刻蚀所述栅极材料层，形成若干初始栅极层(图中未示出)；在沿所述第二方向Y上切断所述若干初始栅极层，分别形成若干所述第一栅极205和若干所述第二栅极206，使相邻两个单元区N的所述第一栅极205之间的距离n大于各单元区N中所述第一栅极205和所述第二栅极206之间的距离m。

所述第一开口和所述第二开口的尺寸决定了相邻两个单元区N的所述第一栅极205之间的距离n和各单元区N中所述第一栅极205和所述第二栅极206之间的距离m。

本实施例中，所述图形化层的形成方法包括：在部分所述栅极材料层上形成牺牲层(图中未示出)；在所述牺牲层侧壁形成侧墙(图中未示出)，在沿所述第一方向X上，所述牺牲层具有第一尺寸，相邻牺牲层的侧墙之间具有第二尺寸；去除所述牺牲层，形成若干独立分布的侧墙(图中未示出)，以所述若干侧墙形成所述图形化层。所述图形化层的所述第一开口和所述第二开口的尺寸可通过调整所述第一尺寸和所述第二尺寸来实现。

本实施例中，具体的：一根初始栅极层被切断，形成沿所述第二方向Y上间隔分布的所述第一栅极205和所述第四栅极208；相邻一根初始栅极层被切断，形成沿所述第二方向Y上间隔分布的所述第二栅极206和所述第四栅极207。

请参考图6，在所述第一栅极205与所述第二栅极206相邻一侧的所述第一鳍部201和所述第二鳍部202内形成第一源漏层301，在所述第二栅极206远离所述第一栅极205一侧的所述第一鳍部201和所述第二鳍部202内形成第二源漏层302，所述第二源漏层302与所述第一源漏层301呈非镜像结构。

所述第二源漏层302与所述第一源漏层301呈非镜像结构，使下拉晶体管的导通电流与选择晶体管的导通电流不相同，使选择晶体管的导通电流与上拉晶体管的导通电流不相同，可通过调整所述第二源漏层302与所述第一源漏层301的结构或者调节后端的互连线电阻，以在选择晶体管的源极端加等效电阻，降低了选择晶体管的电流，提高器件的β比率；通过调整所述第二源漏层302与所述第一源漏层301的结构或者调节后段的互连线电阻，以在上拉晶体管的源极端增加等效电阻，降低上拉晶体管的电流，提高器件的γ比率，从而利于获得更好的静态噪声容限和写入余量。

本实施例中，在沿所述第一方向X上，所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸。在另一实施例中，在沿所述第一方向X上，所述第二源漏层的尺寸小于所述第一源漏层的尺寸。

本实施例中，所形成的SRAM存储单元结构中，以所述第一鳍部201内的所述第一源漏层301为选择晶体管(具体的，为第一选择晶体管的源极和下拉晶体管的漏极，以所述第一鳍部201内的所述第二源漏层302为下拉晶体管的源极，在晶体管开启时，由于所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸，相当于在选择晶体管的源极端增加了等效电阻R1(请参考图2)，降低了选择晶体管的电流，从而提高了器件的β比率；同时，所述第二鳍部202内的所述第二源漏层302作为上拉晶体管的源极，所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸，相当于在上拉晶体管的源极端增加了等效电阻R2(请参考图2)，降低了上拉晶体管的电流，有利于提高器件的γ比率；另外，所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸，在不改变所述第二源漏层302的尺寸的条件下，减少所述第一源漏层301的尺寸，利于降低SRAM存储单元面积。总之，本发明提供的技术方案有利于在降低SRAM存储单元面积的同时，提高器件的β比率和γ比率，利于获得更好的静态噪声容限和写入余量。在另一实施例中，可以通过调节后端的互连线电阻的方式来达到在选择晶体管的源极端增加了等效电阻，在上拉晶体管的源极端增加了等效电阻的目的，以达到提高器件β比率和γ比率的目的。

本实施例中，具体的，所述选择晶体管为第一选择晶体管PG1，所述下拉晶体管为第一下拉晶体管PD1，所述上拉晶体管为第一上拉晶体管PU1。

本实施例中，在沿所述衬底200表面法线方向上，所述第一源漏层301的深度低于所述第二源漏层302的深度。

所述第一源漏层301的深度低于所述第二源漏层302的深度，相当于提高了选择晶体管、上拉晶体管的源极端的等效电阻R2，从而利于器件的β比率和γ比率，利于获得更好的静态噪声容限和写入余量。

本实施例中，还在所述第三栅极207与所述第四栅极208相邻一侧的所述第三鳍部203和所述第四鳍部204内形成第三源漏层(图中未示出)，在所述第四栅极208远离所述第三栅极207一侧的所述第三鳍部203和所述第四鳍部204内形成第四源漏层(图中未示出)，且在沿所述第一方向X上，所述第四源漏层的尺寸大于所述第三源漏层的尺寸。

本实施例中，所述第三鳍部203、所述第四鳍部204、所述第三栅极207、所述第四栅极208、所述第三源漏层和所述第四源漏层用于形成第二上拉晶体管、第二下拉晶体管、第二选择晶体管，且所述第二上拉晶体管与所述第一上拉晶体管对称，所述第二下拉晶体管与所述第一下拉晶体管对称，所述第二选择晶体管与所述第一选择晶体管对称，以实现图2所示的等效电路结构。

本实施例中，所述第三源漏层的深度低于所述第四源漏层的深度。

在沿所述第一方向X上，相邻两个单元区N的所述第一栅极205相互对称，相邻两个单元区N的所述第二栅极206相互对称，相邻两个单元区N的所述第一源漏层301相互对称，且相邻两个单元区N共用所述第二源漏层302。

本实施例中，在沿所述第一方向X上，相邻两个单元区N的所述第三栅极207相互对称，相邻两个单元区N的所述第四栅极208相互对称，相邻两个单元区N的所述第三源漏层相互对称，且相邻两个单元区N共用所述第四漏层。

相应的，本发明一实施例还提供一种采用上述方法所形成的SRAM存储单元结构，请继续参考图6，包括：衬底200，所述衬底200包括若干单元区N，各单元区N包括第一镜像区I；位于所述第一镜像区上的第一鳍部201和第二鳍部202，所述第一鳍部201、所述第二鳍部202平行于第一方向X，且沿第二方向Y排布，所述第一方向X与所述第二方向Y相互垂直；位于所述第一镜像区I上的第一栅极205和第二栅极206，所述第一栅极205横跨所述第一鳍部201，所述第二栅极206横跨所述第一鳍部201和所述第二鳍部202；位于所述第一栅极205在与所述第二栅极206相邻一侧的所述第一鳍部201和所述第二鳍部202内具有第一源漏层301；位于所述第二栅极206在远离所述第一栅极205一侧的所述第一鳍部201和所述第二鳍部202内具有第二源漏层302，所述第二源漏层302与所述第一源漏层301呈非镜像结构。

所述第二源漏层302与所述第一源漏层301呈非镜像结构，使下拉晶体管的导通电流与选择晶体管的导通电流不相同，使选择晶体管的导通电流与上拉晶体管的导通电流不相同，可通过调整所述第二源漏层302与所述第一源漏层301的结构或者调节后端的互连线电阻，以在选择晶体管的源极端加等效电阻，降低了选择晶体管的电流，提高器件的β比率；通过调整所述第二源漏层302与所述第一源漏层301的结构或者调节后段的互连线电阻，以在上拉晶体管的源极端增加等效电阻，降低上拉晶体管的电流，提高器件的γ比率，从而利于获得更好的静态噪声容限和写入余量。

本实施例中，在沿所述第一方向X上，所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸。在另一实施例中，在沿所述第一方向X上，所述第二源漏层的尺寸小于所述第一源漏层的尺寸。

本实施例中，所述SRAM存储单元结构中，以所述第一鳍部201内的所述第一源漏层301为选择晶体管(具体的，为第一选择晶体管的源极和下拉晶体管的漏极，以所述第一鳍部201内的所述第二源漏层302为下拉晶体管的源极，在晶体管开启时，由于所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸，相当于在选择晶体管的源极端增加了等效电阻R1(请参考图2)，降低了选择晶体管的电流，从而提高了器件的β比率；同时，所述第二鳍部202内的所述第二源漏层302作为上拉晶体管的源极，所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸，相当于在上拉晶体管的源极端增加了等效电阻R2(请参考图2)，降低了上拉晶体管的电流，有利于提高器件的γ比率；另外，所述第二源漏层302的尺寸大于所述第一源漏层301的尺寸，在不改变所述第二源漏层302的尺寸的条件下，减少所述第一源漏层301的尺寸，利于降低SRAM存储单元面积。总之，本发明提供的技术方案有利于在降低SRAM存储单元面积的同时，提高器件的β比率和γ比率，利于获得更好的静态噪声容限和写入余量。

本实施例中，各单元区N还包括与所述第一镜像区I相邻的第二镜像区II；所述存储单元结构包括：位于所述第二镜像区II上的第三鳍部203和第四鳍部204，所述第三鳍部203、所述第四鳍部204平行于第一方向X，且沿第二方向Y排布，且所述第二鳍部204与所述第四鳍部204相邻；位于所述第二镜像区II上的第三栅极207和第四栅极208，所述第三栅极207横跨所述第三鳍部203，所述第四栅极208横跨所述第三鳍部203和所述第四鳍部204；位于所述第三栅极207在与所述第四栅极208相邻一侧的所述第三鳍部203和所述第四鳍部204内具有第三源漏层(图中未示出)；位于所述第四栅极在远离所述第三栅极207一侧的所述第三鳍部203和所述第四鳍部204内具有第四源漏层(图中未示出)，且在沿所述第一方向X上，所述第四源漏层的尺寸大于所述第三源漏层的尺寸。

本实施例中，所述SRAM存储单元结构包括：所述第一镜像区I上的第一栅极205与所述第二镜像区II上的第三栅极207以所在单元区N的中心点相互对称；所述第一镜像区I上的第二栅极206与所述第二镜像区II上的第四栅极208以所在单元区的中心点相互对称。

本实施例中，在沿所述第一方向X上，相邻两个单元区N的所述第一栅极205相互对称，相邻两个单元区N的所述第二栅极206相互对称，相邻两个单元区N的所述第一源漏层301相互对称，且相邻两个单元区N共用所述第二源漏层302。

本实施例中，在沿所述衬底200表面法线方向上，所述第一源漏层301的深度低于所述第二源漏层302的深度。

所述第一源漏层301的深度低于所述第二源漏层302的深度，相当于提高了选择晶体管、上拉晶体管的源极端的等效电阻R2，从而利于器件的β比率和γ比率，利于获得更好的静态噪声容限和写入余量。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种SRAM存储单元结构，其特征在于，包括：

衬底，所述衬底包括若干单元区，各单元区包括第一镜像区；

位于所述第一镜像区上的第一鳍部和第二鳍部，所述第一鳍部、所述第二鳍部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向相互垂直；

位于所述第一镜像区上的第一栅极和第二栅极，所述第一栅极横跨所述第一鳍部，所述第二栅极横跨所述第一鳍部和所述第二鳍部；

位于所述第一栅极在与所述第二栅极相邻一侧的所述第一鳍部和所述第二鳍部内具有第一源漏层；

位于所述第二栅极在远离所述第一栅极一侧的所述第一鳍部和所述第二鳍部内具有第二源漏层，所述第二源漏层与所述第一源漏层呈非镜像结构。

2.如权利要求1所述的SRAM存储单元结构，其特征在于，在沿所述第一方向上，所述第二源漏层的尺寸大于所述第一源漏层的尺寸或者所述第二源漏层的尺寸小于所述第一源漏层的尺寸。

3.如权利要求1所述的SRAM存储单元结构，其特征在于，各单元区还包括与所述第一镜像区相邻的第二镜像区；所述存储单元结构包括：位于所述第二镜像区上的第三鳍部和第四鳍部，所述第三鳍部、所述第四鳍部平行于第一方向，且沿第二方向排布，且所述第二鳍部与所述第四鳍部相邻；位于所述第二镜像区上的第三栅极和第四栅极，所述第三栅极横跨所述第三鳍部，所述第四栅极横跨所述第三鳍部和所述第四鳍部；位于所述第三栅极在与所述第四栅极相邻一侧的所述第三鳍部和所述第四鳍部内具有第三源漏层；位于所述第四栅极在远离所述第三栅极一侧的所述第三鳍部和所述第四鳍部内具有第四源漏层，且在沿所述第一方向上，所述第四源漏层的尺寸大于所述第三源漏层的尺寸。

4.如权利要求3所述的SRAM存储单元结构，其特征在于，包括：所述第一镜像区上的第一栅极与所述第二镜像区上的第三栅极以所在单元区的中心点相互对称；所述第一镜像区上的第二栅极与所述第二镜像区上的第四栅极以所在单元区的中心点相互对称。

5.如权利要求1所述的SRAM存储单元结构，其特征在于，在沿所述第一方向上，相邻两个单元区的所述第一栅极相互对称，相邻两个单元区的所述第二栅极相互对称，相邻两个单元区的所述第一源漏层相互对称，且相邻两个单元区共用所述第二源漏层。

6.如权利要求1所述的SRAM存储单元结构，其特征在于，在沿所述衬底表面法线方向上，所述第一源漏层的深度低于所述第二源漏层的深度。

7.一种SRAM存储单元结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括若干单元区，各单元区包括第一镜像区；

在所述第一镜像区上形成第一鳍部和第二鳍部，所述第一鳍部、所述第二鳍部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向相互垂直；

在所述第一镜像区上形成平行于所述第二方向的第一栅极和第二栅极，所述第一栅极横跨所述第一鳍部，所述第二栅极横跨所述第一鳍部和所述第二鳍部；

在所述第一栅极与所述第二栅极相邻一侧的所述第一鳍部和所述第二鳍部内形成第一源漏层，在所述第二栅极远离所述第一栅极一侧的所述第一鳍部和所述第二鳍部内形成第二源漏层，所述第二源漏层与所述第一源漏层呈非镜像结构。

8.如权利要求7所述的SRAM存储单元结构的形成方法，其特征在于，在沿所述第一方向上，所述第二源漏层的尺寸大于所述第一源漏层的尺寸或者所述第二源漏层的尺寸小于所述第一源漏层的尺寸。

9.如权利要求7所述的SRAM存储单元结构的形成方法，其特征在于，各单元区还包括与所述第一镜像区相邻的第二镜像区；所述方法包括：在形成所述第一栅极和所述第二栅极之前，在所述第二镜像区上形成第三鳍部和第四鳍部，所述第二鳍部与所述第四鳍部相邻；在所述第二镜像区上形成平行于所述第二方向的第三栅极和第四栅极，所述第三栅极横跨所述第三鳍部，所述第四栅极横跨所述第三鳍部和所述第四鳍部；在所述第三栅极与所述第四栅极相邻一侧的所述第三鳍部和所述第四鳍部内形成第三源漏层，在所述第四栅极远离所述第三栅极一侧的所述第三鳍部和所述第四鳍部内形成第四源漏层，且在沿所述第一方向上，所述第四源漏层的尺寸大于所述第三源漏层的尺寸。

10.如权利要求9所述的SRAM存储单元结构的形成方法，其特征在于，所述第一镜像区上的第一栅极与所述第二镜像区上的第三栅极以所在单元区的中心点相互对称；所述第一镜像区上的第二栅极与所述第二镜像区上的第四栅极以所在单元区的中心点相互对称。

11.如权利要求7所述的SRAM存储单元结构的形成方法，其特征在于，在沿所述第一方向上，相邻两个单元区的所述第一栅极相互对称，相邻两个单元区的所述第二栅极相互对称，相邻两个单元区的所述第一源漏层相互对称，且相邻两个单元区共用所述第二源漏层。

12.如权利要求11所述的SRAM存储单元结构的形成方法，其特征在于，所述第一栅极和所述第二栅极的形成工艺包括自对准双重成像工艺。

13.如权利要求12所述的SRAM存储单元结构的形成方法，其特征在于，相邻两个单元区的所述第一栅极和所述第二栅极的形成方法包括：在所述衬底、所述第一鳍部和所述第二鳍部表面形成栅极材料层；在所述栅极材料层上形成图形化层，所述图形化层在沿所述第一方向上具有间隔分布的第一开口和第二开口，所述第一开口的尺寸大于所述第二开口的尺寸；以所述图形化层为掩膜刻蚀所述栅极材料层，形成初始栅极层；在沿所述第二方向上切断所述初始栅极层，分别形成若干所述第一栅极和若干所述第二栅极，使相邻两个单元区的所述第一栅极之间的距离大于各单元区中所述第一栅极和所述第二栅极之间的距离。

14.如权利要求7所述的SRAM存储单元结构的形成方法，其特征在于，在沿所述衬底表面法线方向上，所述第一源漏层的深度低于所述第二源漏层的深度。