CN215376932U

CN215376932U - 存储器单元和存储器单元阵列

Info

Publication number: CN215376932U
Application number: CN202023063519.4U
Authority: CN
Inventors: S·J·阿梅德; K·J·多里
Original assignee: STMicroelectronics International NV Switzerland
Current assignee: STMicroelectronics International NV Switzerland
Priority date: 2019-12-19
Filing date: 2020-12-18
Publication date: 2021-12-31
Anticipated expiration: 2030-12-18
Also published as: US20230403838A1; CN113013168A

Abstract

本公开涉及存储器单元和存储器单元阵列。实施例公开了具有小面积和高效纵横比的SRAM布局。一种存储器单元，包括一组有源区，该有源区与一组栅极区交叠以形成成对的交叉耦合反相器。第一有源区沿第一轴线延伸。第一栅极区横向于第一有源区延伸并与第一有源区交叠，以形成该对交叉耦合反相器的第一晶体管。第二栅极区横向于第一有源区延伸并与第一有源区交叠，以形成该对交叉耦合反相器的第二晶体管。第二有源区沿第二轴线延伸并与第一栅极区交叠，以形成该对交叉耦合反相器的第三晶体管。第四有源区沿第三轴线延伸并与栅极区交叠，以形成读取端口的晶体管。

Description

存储器单元和存储器单元阵列

技术领域

本公开涉及计算机存储器领域，并且更具体地涉及静态随机存取存储器(SRAM)单元体系结构。

背景技术

传统的静态随机存取存储器(SRAM)由于其性能、易于接口、简单、相对低的待机功耗和鲁棒性的特点，而在许多计算环境中实现。然而，一个明显的缺点是传统SRAM布局拓扑占用的面积。这种传统SRAM 布局的尺寸对于应用(该应用中空间是个问题)，可能是一个很大的抑制因素。

实用新型内容

鉴于上述针对传统SRAM布局拓扑占用的面积大的问题，本公开的实施例旨在提供改进的存储器单元和存储器单元阵列。

本公开的实施例提供了一种存储器单元，包括：成对的交叉耦合反相器和第一读取端口。成对的交叉耦合反相器包括：第一晶体管，包括沿着第一轴线延伸的第一有源区和横向于第一轴线延伸并与第一有源区交叠的第一栅极区；第二晶体管，包括横向于第一轴线延伸并与第一有源区交叠的第二栅极区，第二栅极区沿着第一轴线与第一栅极区间隔开；第三晶体管，包括沿第二轴线延伸并与第一栅极区交叠的第二有源区；以及第四晶体管，包括沿着第三轴线延伸并与第二栅极区交叠的第三有源区。第一读取端口包括沿着第四轴线延伸的第四有源区，第四有源区与第一栅极区交叠。

在一些实施例中，存储器单元还包括：第五晶体管，被定位成相邻于存储器单元的第一边，第五晶体管包括沿着第二轴线与第二有源区交叠的第三栅极区；以及第六晶体管，被定位成相邻于存储器单元的与第一边相对的第二边，第六晶体管包括沿着第三轴线与第三有源区交叠的第四栅极区。

在一些实施例中，第五晶体管和第六晶体管是存储器单元的写入字线晶体管。

在一些实施例中，第一栅极区沿着栅极区的第一间距被定位，并且第二栅极区沿着栅极区的第二间距被定位，以及其中第三栅极区沿着栅极区的第三间距被定位，并且第四栅极区沿着栅极区的第四间距被定位。

在一些实施例中，第一晶体管和第三晶体管沿着栅极区的第一间距被定位，并且第二晶体管和第四晶体管沿着栅极区的第二间距被定位。

在一些实施例中，第一有源区在存储器单元的栅极区的至少四个间距之间延伸。

在一些实施例中，第一有源区位于第二有源区与第三有源区之间。

在一些实施例中，存储器单元包括：第二读取端口，第二读取端口包括沿着第五轴线延伸并与第二栅极区交叠的第五有源区，第三晶体管沿着栅极区的第一间距定位于第一晶体管和第一读取端口的晶体管之间，并且第四晶体管沿着栅极区的第二间距定位于第二晶体管和第二读取端口的晶体管之间。

在一些实施例中，第一有源区跨存储器单元的第一边和存储器单元的与第一边相对的第二边延伸，以及虚设晶体管包括与第一有源区交叠的第三栅极区，第三栅极区被定位成相邻于第一边。

本公开的实施例还提供了一种存储器单元阵列，包括：第一存储器单元和第二存储器单元。第一存储器单元，具有第一对交叉耦合反相器，第一对交叉耦合反相器包括：第一晶体管，包括沿着第一轴线延伸的第一有源区，并且包括横向于第一轴线延伸并且与第一有源区交叠的第一栅极区；第二晶体管，包括横向于第一轴线延伸并与第一有源区交叠的第二栅极区，第二栅极区沿着第一轴线与第一栅极区间隔开。第二存储器单元，具有第二对交叉耦合反相器，第二对交叉耦合反相器包括：第一有源区，沿着第一轴线从第一存储器单元延伸到第二存储器单元中；第三晶体管，包括横向于第一轴线延伸并与第一有源区交叠的第三栅极区；以及第四晶体管，包括横向于第一方向延伸并与第一有源区交叠的第四栅极区，第四栅极区沿着第一轴线与第三栅极区间隔开。

在一些实施例中，第二存储器单元沿着第一轴线相邻于第一存储器单元；以及第三存储器单元沿着第一轴线相邻于第一存储器单元。

在一些实施例中，存储器单元阵列包括：第五晶体管，包括在横向于第一轴线的方向上延伸并与第一有源区交叠的第五栅极区，第五栅极区沿着第一轴线定位于第二栅极区和第三栅极区之间。

在一些实施例中，第五栅极区被包括在第一存储器单元中，第二存储器单元包括：第六晶体管，包括沿着横向于第一轴线的第二方向延伸并与第一有源区交叠的第六栅极区，第六栅极区沿着第一轴线定位于第五栅极区和第三栅极区之间。

在一些实施例中，第一对交叉耦合反相器包括：第五晶体管，包括沿着与第一有源区的第一侧间隔开的第二轴线延伸的第二有源区；以及第一存储器单元包括第六晶体管，第六晶体管包括沿着与第一有源区的第二侧间隔开的第三轴线延伸的第三有源区，第三有源区与第二栅极区交叠。

在一些实施例中，第一对交叉耦合反相器包括：第五晶体管，包括沿着与第一有源区的第一侧间隔开的第二轴线延伸的第二有源区；以及第六晶体管，包括第二有源区和与第二有源区交叠的第二栅极区。

在一些实施例中，第二有源区从第一存储器单元延伸到第二存储器单元。

本公开的实施例还提供了一种存储器单元，包括：写入端口。写入端口包括：第一晶体管，包括沿着第一轴线延伸的第一有源区，第一有源区与第一栅极区在第一间距中交叠；以及第二晶体管，包括第一有源区和与第一有源区在第二间距中交叠的第二栅极区；第三晶体管，包括沿着平行于第一轴线的第二轴线延伸并与第一有源区间隔开的第二有源区，第二有源区与第一栅极区在第一间距中交叠；以及一个或多个读取端口，读取端口包括：第一读取端口晶体管，包括沿着平行于第一轴线的第三轴线延伸并与第二有源区间隔开的第三有源区，第三有源区与栅极区在第一间距中交叠。

在一些实施例中，第二有源区跨存储器单元的第一边延伸；以及虚设晶体管被定位成相邻于第一边，虚设晶体管包括第二有源区和与第二有源区在第三间距中交叠的第三栅极区。

在一些实施例中，第一有源区跨存储器单元的第一边延伸。

在一些实施例中，写入端口包括：写入字线晶体管，包括沿着平行于第一轴线的第四轴线延伸并与第一有源区间隔开的第四有源区，第四有源区与第四栅极区在第四间距中交叠。

在一些实施例中，写入端口包括第二有源区和与第二有源区在第二间中距交叠的第二栅极区；以及一个或多个读取端口包括：第二读取端口晶体管，包括沿着第四轴线延伸并在与第三有源区相对的一侧与第一有源区间隔开的第四有源区，第四有源区与栅极区在第二间距中交叠。

在一些实施例中，两个或更多个晶体管包括与栅极区在两个或更多个间距中交叠的第三有源区；以及写入端口包括：写入字线晶体管，包括与第三栅极区在第三间距中交叠的第二有源区。

简要地说，本公开包括涉及具有减小的面积和改进的性能特性的存储器单元架构和存储器单元阵列的实施例。根据本公开的存储器单元包括多个栅极区，该多个栅极区以横向于存储器单元的第一轴线延伸的间距进行布置。第一有源区沿着第一轴线延伸并与第一栅极区在第一间距中交叠，第二栅极区沿着第二间距延伸以形成存储器单元的成对的交叉耦合反相器的第一晶体管和第二晶体管。第二有源区沿着平行于第一轴线的第二轴线延伸，并且与第一有源区间隔开。第二有源区覆盖第一栅极区以形成交叉耦合反相器对的第三晶体管。

存储器单元可以包括第三有源区，该第三有源区沿着平行于第一轴线的第三轴线延伸，并且在第一有源区的与第二有源区相对的一侧与第一有源区间隔开。第三有源区覆盖第二栅极区以形成该对交叉耦合反相器的第四晶体管。因此，使用三个有源区而不是四个有源区(见图1) 形成交叉耦合反相器对，从而减少存储器单元占用的面积。

在一些实施例中，第二有源区可以与第二栅极区交叠以形成交叉耦合反相器对的第四晶体管。在这样的实施例中，因此使用两个有源区而不是四个有源区形成(见图1)交叉耦合反相器，从而减小存储器单元占用的面积。

第一有源区可延伸穿过存储器单元的上边缘和下边缘并延伸到相邻存储器单元中。连续延伸的第一有源区可减少由浅沟槽隔离特性引起的性能影响。

存储器单元阵列可根据本文讨论的存储器单元体系结构而被形成，其中有源区-第一有源区-延伸穿过沿第一轴线布置的存储器单元。沿着第一轴线的相邻存储器单元可以是相对于相邻存储器单元之间的边缘彼此的镜像。

本实用新型的技术提供了改进的具有减小的面积的存储器单元和存储器单元阵列。

附图说明

图1是存储器单元阵列的存储器单元的布局图；

图2是根据一个或多个实施例的静态随机存取存储器(SRAM)单元的示图；

图3是根据一个或多个实施例的第一SRAM单元的第一布局图；

图4是图3的第一SRAM单元的第二布局图；

图5是图3的第一SRAM单元的示意电路图；

图6是根据一个或多个实施例的第二SRAM单元的第一布局；

图7是图6的第二SRAM单元的第二布局；

图8是第二SRAM单元的示意图；

图9是根据一个或多个实施例的第三SRAM单元的布局图；以及

图10是根据一个或多个实施例的第四SRAM单元的布局图。

具体实施方式

本文公开的技术涉及SRAM单元和SRAM单元阵列的布局(layout) 及其互连，相对于替代布局具有减小的尺寸和改进的浅沟槽隔离特性。下面的描述连同附图阐述了某些特定细节，以便提供对各种公开的实施例的透彻理解。然而，相关领域的技术人员将认识到，可以在不需要一个或多个这些特定细节的情况下以各种组合来实践所公开的实施例，或者使用其它方法、组件、装置、材料等。在其它实例中，未示出或描述与本公开的环境相关联的公知结构或组件，以避免不必要地模糊对实施例的描述。

在整个说明书、权利要求书和附图中，除非上下文另有明确规定，否则以下术语采用本文中明确相关联的含义。术语“此处”指的是与当前申请相关联的说明书、权利要求书和附图。短语“在一个实施例中”，“在另一实施例中”，“在各种实施例中”，“在一些实施例中”，“在其他实施例中”以及它们的其他变体指的是本公开的一个或多个特征、结构、功能、限制或特征，并且不限于相同或不同的实施例，除非上下文另外清楚地指示。如本文所使用的，术语“或”是包含性的“或”运算符，并且等同于短语“A或B，或两者”或“A或B或C，或其任意组合”，并且类似地处理具有附加元素的列表。术语“基于”不是排他性的，并且允许基于未描述的附加特征、功能、方面或限制，除非上下文另外明确指示。此外，在整个说明书中，“一”，“一个”和“该”的含义包括单数和复数引用。

除非上下文另有说明或矛盾的，否则本文中使用的对术语“集合”(例如，“项的集合”)的引用将被解释为包括一个或多个构件或实例的非空集合。

此处使用的术语“与……交叠(overlay)”是指至少第一构件和第二构件的布置，在该布置中轴线与第一构件的一部分和第二构件的一部分相交。第一构件的交叠部分和第二构件的部分可以沿着轴线彼此间隔开。例如，第一构件和第二构件可以不接触被认为是交叠的。

此处使用的术语“有源区”是指由具有取决于存储器单元的期望操作的结构的p型和n型半导体材料形成的连续区。有源区可形成一个或多个PN结，例如形成在P型衬底上的N型沟道或形成在N型衬底上的P 型沟道。在有源区中使用的半导体材料的非限制性实例包括砷化镓(GaAs)、氮化镓(GaN)、氮铝化镓(AlGaN)和磷化铟(InP)。

此处使用的术语“栅极区”是指由硅材料或多晶硅材料形成的连续区，其可包括多晶硅和其它硅材料的组合，诸如硅化物(例如，硅化钴、硅化钽、硅化钨)。

此处使用的术语“间距(pitch)”是指行或线，沿着所述行或线布置多个区域(例如栅极区)的。多个区域可以最初形成为沿着间距延伸的单个区域。然后可以通过移除单个区域的部分，将单个区域划分为沿着间距彼此间隔开的多个区域。

图1示出了SRAM单元的至少一部分的布局100的示图。布局100 包括跨两个多晶硅间距实现的六晶体管(6T)写入端口。6T写入端口形成在SRAM单元101中，并且包括第一对横向延伸栅极区102和104。栅极区102形成在第一间距103上，而栅极区104形成在与第一间距103 隔开的第二间距105上。布局100还包括横向于栅极区102的延伸部分延伸的第一有源区106、和横向于第二栅极区的延伸部分延伸并与第一有源区106分离和间隔开的第二有源区108。第一有源区106与栅极区 102交叠以形成第一晶体管110，第二有源区108与栅极区104交叠以形成第二晶体管112。如布局100中所示，第一晶体管110和第二晶体管 112跨两个硅间距形成并彼此间隔开。

布局100还包括第三有源区114，该第三有源区114横向于栅极区 102的延伸部分延伸，并且横向地和向外地与第一有源区106间隔开。第三有源区114在第一间距103上与栅极区102交叠以形成第三晶体管 116。第二间距105上的栅极区118与第三有源区114交叠以形成第四晶体管120。第三晶体管116和第四晶体管120位于第一有源区106的横向外侧并与布局100上的第一晶体管110间隔开。

布局100还包括第四有源区122，该第四有源区122横向于栅极区 104的延伸部分延伸，并且横向地和向外地与第二有源区108间隔开。第四有源区122在第二间距105上与栅极区104交叠以形成第五晶体管124。第一间距103上的栅极区126与第四有源区122交叠以形成第六晶体管128。第五晶体管124和第六晶体管128位于第二有源区108的横向外侧并与布局100上的第二晶体管112隔开。

第一晶体管110、第二晶体管112、第三晶体管116、第四晶体管120、第五晶体管124和第六晶体管128共同形成布局100中的SRAM单元的六晶体管(6T)写入端口。如图所示，六个晶体管形成在两个间距103 和105上。

布局100包括用于将电信号耦合到有源区106、108、114、122的多个有源触点129、和用于将电信号耦合到栅极区(例如，栅极区102、栅极区104、栅极区118，栅极区126)的多晶或栅极触点130。布局100 包括沿第三间距132布置的区域和沿第四间距134布置的区域，第三间距132邻近于第一间距103定位并平行于第一间距103延伸，第四间距 134邻近于第二间距105定位并平行于第二间距105延伸。第二存储器单元136和第三存储器单元138可以分别位于SRAM单元101的上侧和下侧。SRAM单元101的有源区域可以延伸到第二存储器单元136和/ 或第三存储器单元138中。

SRAM单元101包括沿SRAM单元101的宽度方向位于6T写入端口的横向侧上的多个读取端口。具体地，SRAM单元101包括横向于栅极区102的延伸部分延伸的第五有源区140。第五有源区140相对于第一有源区106位于第三有源区114的横向外侧。SRAM单元101还包括横向于栅极区104的延伸部分延伸的第六有源区142。第六有源区142 相对于第二有源区108位于第四有源区122的横向外侧。第五有源区140 和第六有源区142各自连续地延伸穿过第一间距103、第二间距105、第三间距132和第四间距134。

SRAM单元101的多个读取端口可包括至少部分地沿着第五有源区 140形成的读取端口144和读取端口146。第二间距105的栅极区和/或第四间距134的栅极区可以与第五有源区140交叠以形成读取端口144 的一个或多个晶体管。第一间距103的栅极区(例如栅极区102)和/或第三间距132的栅极区可以与第五有源区140交叠，以形成读取端口146 的一个或多个晶体管。

SRAM单元101的多个读取端口还可以包括至少部分地沿着第六有源区142形成的读取端口148和读取端口150。第二间距105的栅极区 (例如栅极区104)和/或第四间距134的栅极区可以覆盖第六有源区142 以形成读取端口148的一个或多个晶体管。第一间距103的栅极区和/ 或第三间距132的栅极区可以与第六有源区142交叠以形成读取端口 150的一个或多个晶体管。

读取端口144、读取端口146、读取端口148和/或读取端口150可以包括耦合到有源区的一个或多个有源触点129、和/或耦合到栅极区的一个或多个栅极触点130，以施加电信号并控制多个读取端口的操作。

SRAM单元101具有宽度W1，该宽度取决于图1所示的SRAM单元101的结构。可以生成SRAM存储器单元的阵列，每个SRAM存储器单元具有相对于SRAM单元101所示的结构。因此，由SRAM存储器单元阵列占据的整体面积取决于组成存储器单元的结构。

图2示出了根据一个或多个实施例的SRAM单元的示图。附图2中 200具有五(quint)端口拓扑，该五端口拓扑包括单个写入端口202、和在附图2中200中被指定为RPA、RPB、RPC和RPD的4个读取端口。写入端口202包括6个晶体管(6T)，并且位于四个读取端口对之间。第一对取读端口204和206位于写入端口202的第一侧，而第二对读取端口208和210位于写入端口202的与第一侧相对的第二侧。提供一组读取字线212、214、216和218，用于控制来自读取端口204、206、208 和210的读取操作。提供写入字线220，用于控制写入端口202的写入操作。读取位线222、228、230和232分别连接到读取端口204、206、 208和210，用于从SRAM单元读取数据。一组写入位线224连接到写入端口202，用于将数据写入SRAM单元。

附图2中200中的SRAM单元具有四间距结构，其中读取端口204、 206、208、210和写入端口202跨四间距栅极区形成。可以在SRAM单元的第一层中设置内部连接，例如金属区的第一层。读取位线222、228、 230和232以及写入位线224可以设置在SRAM单元的第二层中，例如金属区的第二层中。读取位线222、228、230和232提供用于选择性启用存储在SRAM单元中的数据的位的读取操作的信号。该组写入位线224提供用于选择性启用将数据的位存储在SRAM单元中的写入操作的信号。还可以在第二层中设置电源线和地线。读取字线和写入字线212、 214、216、218和220可以设置在SRAM单元的第三层中，例如金属区的第三层。应注意，附图2中200是SRAM单元的总体布局的非限制性表示，SRAM单元可包括比关于图2所描绘和描述的线路数目更多的线路。

图3示出了根据一个或多个实施例的SRAM单元300的布局。SRAM 单元300包括设置在有源区层上的有源区，以及设置在与有源区层不同的栅极区层上的栅极区。SRAM单元300包括其它层和层之间的互连，为了清楚起见，其中的一些层可以从本公开中省略，并且其中的一些层在本文的其他地方讨论。例如，SRAM单元300可以包括字线、位线、电源线、地线等，用于向SRAM组件的各个部分提供信号以及在SRAM 组件的各个部分之间提供信号。SRAM单元300包括边320、332、350、 352。在这些边的外面是SRAM单元阵列的相邻单元。

SRAM单元300包括形成在半导体衬底上的第一有源区302，例如硅或其它合适的材料。第一有源区302具有在沿着第一轴线a1的方向 (例如，在与所示y轴线平行的方向上)延伸的细长形状。SRAM单元 300包括具有在横向于第一轴线a1的方向(例如，在平行于所示的x轴线的方向)上延伸的细长形状的第一栅极区304、和在横向于第一轴线 a1的方向上延伸的第二栅极区306。第一栅极区304沿着SRAM单元300 的一组栅极区的第一间距308定位，而第二栅极区306沿着SRAM单元 300的一组栅极区的第二间距310定位。第一间距308和第二间距310 在平行于所示x轴线的方向上延伸。第一间距308的栅极区在横向于第一轴线a1的方向上与第二间距310的栅极区间隔开。

第一有源区302覆盖第一栅极区304以形成第一晶体管312，第一有源区302覆盖第二栅极区306以形成第二晶体管314。第一栅极区和第二栅极区可以形成各个晶体管的源极区和漏极区。例如，这些可以是在形成栅极区之前形成在晶片中的掺杂区域。第一栅极区304和第二栅极区306在沿着第一轴线a1的方向上彼此分离和间隔开，即，沿着第一有源区302的顺着第一轴线a1的尺寸彼此间隔开。第一晶体管312沿 SRAM单元300的第一间距308定位，第二晶体管314沿SRAM单元300 的第二间距310定位。第一晶体管312和第二晶体管314沿平行于第一轴线a1的方向相对定位。

SRAM单元300还包括第二有源区316，第二有源区316具有在沿着第二轴线a2的方向上(例如，在平行于y轴线的方向上)延伸的细长形状。第二有源区316在横向于第一轴线a1的大致横向方向上与第一有源区302间隔开。第二有源区316与第一栅极区304交叠以形成沿SRAM 单元300的第一间距308定位的第三晶体管318。第三晶体管318还沿着第二轴线a2位于SRAM单元300的第一轴线a1和第一侧边320之间。

SRAM单元300还包括第三栅极区322，第三栅极区322具有在横向于第二轴线a2的方向上延伸的细长形状。第三栅极区322沿着SRAM 单元300的一组栅极区的第三间距324定位。第三间距324在平行于第一间距308和/或第二间距310的方向上延伸。第三间距324在沿着第一轴线a1的方向上(例如，在与+y轴线平行的+y方向上)与第一间距308 间隔开。第三栅极区322与第二有源区316交叠以形成沿第三间距324 定位的第四晶体管326。第四晶体管326沿着第二轴线a2位于SRAM单元300的第一轴线a1和第一侧边320之间。SRAM单元300可包括沿第三间距324位于第一有源区302的第一端的栅极区327。

SRAM单元300包括第三有源区328，第三有源区328具有在沿着第三轴线a3的方向上(例如，在平行于y轴线的方向上)延伸的细长形状。第三有源区328在横向于第一轴线a1的大致横向方向上与第一有源区302间隔开。第三有源区328与第二栅极区306交叠以形成沿SRAM 单元300的第二间距310定位的第五晶体管330。第五晶体管330也沿着SRAM单元300的第三轴线a3和第二侧边332定位。

SRAM单元300还包括第四栅极区334，第四栅极区334具有在横向于第三轴线a3的方向上延伸的细长形状。第四栅极区334沿着SRAM 单元300的一组栅极区的第四间距336定位。第四间距336在平行于第一间距308和/或第二间距310的方向上延伸。第四间距336在沿着第一轴线a1的方向上(例如，在平行于y轴线的方向上)与第二间距310 间隔开。第四栅极区334与第三有源区328交叠以形成沿着第四间距336 定位的第六晶体管338。第六晶体管338沿着第三轴线a3位于SRAM单元300的第一轴线a1和第二侧边332之间。SRAM单元300可包括沿第四间距336位于第一有源区302的与第一端相对的第二端处的栅极区 337。

第一有源区302在四个间距之间延伸。具体地，第一有源区302在第三间距324和第一间距308之间延伸。尽管第一有源区302可以不与第三间距324中的栅极区交叠以形成晶体管，但第一有源区302可以部分地与第三间距324交叠。第一有源区302还在第四间距336和第二间距310之间延伸。尽管第一有源区302可以不与第四间距336中的栅极区交叠以形成晶体管，但第一有源区302可以部分地与第四间距336交叠。第一有源区302还在第一间距308和第二间距310之间延伸。

第四晶体管326和第六晶体管338部分地包括SRAM单元300的写入端口。第一晶体管312、第二晶体管314、第三晶体管318和第五晶体管330形成存储SRAM单元300的数据状态的交叉耦合反相器对。交叉耦合反相器对和写入端口位于包括SRAM单元300的读取端口(例如，读取端口204、206、208和210)的有源区域之间的中心部分中，如本文所述。作为SRAM单元300的互补金属氧化物半导体(CMOS)配置的非限制性实施例，第一晶体管312和第二晶体管314可以是上拉晶体管(即，PMOS晶体管)，第三晶体管318和第五晶体管330可以是下拉晶体管(即，NMOS晶体管)，以及第四晶体管326和第六晶体管338 可以是通栅晶体管(passgate transistor)(例如，NMOS晶体管)。然而，可以基于到SRAM单元101的信号连接来调整晶体管类型的这种相对配置。

SRAM单元300包括一组读取端口，用于读取表示SRAM单元300 中的存储位的电特性。具体地，SRAM单元300包括第一读取端口340、第二读取端口342、第三读取端口344和第四读取端口346。读取端口的示意性布局和操作在本文的其他地方描述。在一些实施例中，第一读取端口340可包括SRAM单元300的第七晶体管354。第一读取端口340 位于第二有源区316和第一侧边320之间的中心部分的外侧。第四有源区348在SRAM单元300的上边350和SRAM单元300的下边352之间并沿着第四轴线a4延伸。第四有源区348朝向第一侧边320与第二有源区316隔开。第四有源区348与第一栅极区304交叠以形成第七晶体管 354，第七晶体管354沿SRAM单元300的第一间距308定位并且还沿第四轴线a4定位。

SRAM单元300包括第五栅极区356，第五栅极区356具有在横向于第四轴线a4的方向上延伸的细长形状。第五栅极区356沿着SRAM 单元300的栅极区集合的第三间距324定位。第五栅极区356与第四有源区348交叠以形成沿第三间距324定位的第八晶体管358。第八晶体管358沿着第四轴线a4位于第七晶体管354和上边350之间。第八晶体管358被认为是第一读取端口340的一部分。

第四读取端口346位于第二有源区316和第一侧边320之间的中心部分的外侧，并且沿着第四轴线a4位于与第一读取端口340相邻的位置。SRAM单元300可以包括沿着SRAM单元300的栅极区集合的第二间距310定位的第六栅极区360。第六栅极区360具有在横向于第四轴线a4的方向上延伸的细长形状。第四有源区348与第六栅极区360交叠以形成第九晶体管362，第九晶体管362是第四读取端口346的一部分。第九晶体管362沿着SRAM单元300的第二间距310定位并且沿着第四轴线a4定位。

SRAM单元300还可以包括沿着SRAM单元300的栅极区集合的第三间距336定位的第七栅极区364。第七栅极区域364具有在横向于第四轴线a4的方向上延伸的细长形状。第四有源区348与第七栅极区364 交叠以形成第十晶体管366，该第十晶体管366是第四读取端口346的一部分。第十晶体管366沿着SRAM单元300的第三间距336定位并且沿着第四轴线a4定位。

包括一个或多个晶体管的第二读取端口342位于第三有源区328和第二侧边332之间的写入端口的外侧。SRAM单元300可以包括在SRAM 单元300的上边350和下边352之间并沿着第五轴线a5延伸的第五有源区368。第五有源区368朝向第二侧边332与第三有源区328间隔开。第二读取端口342可包括第八栅极区370，第八栅极区370具有在横向于第五轴线a5的方向上延伸的细长形状。第八栅极区370沿着SRAM 单元300的第一间距308定位。第五有源区368与第八栅极区370交叠以形成沿SRAM单元300的第一间距308定位的第十一晶体管372。第十一晶体管372也沿着第五轴线a5定位，并且被认为是第二读取端口 342的一部分。

在一些实施例中，SRAM单元300的第二读取端口342可包括SRAM 单元300的第十二晶体管376。第二读取端口342可以包括第九栅极区 374，第九栅极区374具有在横向于第五轴线a5的方向上延伸的细长形状。第九栅极区374沿着SRAM单元300的第三间距324定位。第五有源区368与第九栅极区374交叠以形成第十二晶体管376，第十二晶体管376沿SRAM单元300的第三间距324定位。

包括一个或多个晶体管的第三读取端口344位于第三有源区328和第二侧边332之间的SRAM单元300的中心部分的外侧。第三读取端口 344可包括SRAM单元300的第十三晶体管378。第五有源区368可沿第五轴线a5与第二栅极区306交叠以形成第十三晶体管378，第十三晶体管378沿SRAM单元300的第二间距310定位。

在一些实施例中，第三读取端口344可包括SRAM单元300的第十四晶体管380。第三读取端口344可包括第十栅极区382，该第十栅极区 382具有在横向于第五轴线a5的方向上延伸的细长形状。第十栅极区 382沿着SRAM单元300的第四间距336定位。第五有源区368与第十栅极区382交叠以形成第十四晶体管380，该第十四晶体管380沿SRAM 单元300的第四间距336定位。

图4示出了根据一个或多个实施例的包括附加区域的SRAM单元 300的布局400，并且示出了SRAM单元300不同区域之间的连接。具体地，布局400包括除了关于图3讨论的有源区和栅极区之外的区域，并且包括不同区域之间的互连。SRAM单元300的布局400包括设置在与有源区层和栅极区层分离的层中的一组金属区。

第一金属区402经由第一有源触点404连接到第三有源区328。第一金属区402经由第一栅极触点408连接到第一栅极区304。第一金属区402经由第二有源触点406将第三有源区328连接到第一有源区302。第二金属区410经由第三有源触点412连接到第二有源区316。第二金属区410经由第二栅极触点414连接到第二栅极区306，并且经由第四有源触点416连接到第一有源区302。可以认为第一金属区域402和第二金属区域410具有L形；然而，在一些实施例中，第一金属区域402 和第二金属区域410可各自包括形成L形的多个段。第一金属区402和第二金属区410交叉耦合由第一晶体管312、第二晶体管314、第三晶体管318和第五晶体管330形成的一对反相器，如本文其他地方所述。

可以通过耦合到区域的各种触点向SRAM单元300的晶体管提供信号。第五有源触点418耦合到第一间距308和第二间距310之间的第一有源区302。提供电力信号或接地的线路可经由第五有源触点418耦合到第一有源区302。第六有源触点420耦合到第二有源区316，以及第七有源触点422耦合到第一间距308和第二间距310之间的第三有源区 328。提供电力信号或接地的线路可经由第六有源触点420和第七有源触点422耦合到第二有源区域316和第三有源区域328。例如，提供电力信号(例如+5VDC)的电源线可以经由第五有源触点418被提供到SRAM 单元300，并且提供接地基准(例如0VDC基准)的接地线可以耦合到第六有源触点420和第七有源触点422。可以基于SRAM单元300的期望操作来修改该配置。

SRAM单元300的触点可以耦合到其各种线路，以可操作地存储表示SRAM单元300中的数据位的电信号。在一些实施例中，第三栅极触点424沿着第三间距324耦合到第三栅极区322，并且第四栅极触点426 沿着第四间距336耦合到第四栅极区334。线路可以耦合到第三栅极触点424和第四栅极触点426，以提供控制第四晶体管326的栅极的操作和第六晶体管338的栅极的操作的信号。例如，用于选择性地使数据能够被写入SRAM单元300的写入字线(WWL)，可以耦合到第三栅极触点424和第四栅极触点426。第九有源触点428耦合到第三间距324上方的第二有源区316，并且第十有源触点430耦合到第四间距336下方的第三有源区328。线路可以耦合到第九有源触点428和第十有源触点 430，用于提供与要写入SRAM单元300的数据相对应的信号。例如，用于提供要写入到SRAM单元300的数据的位线(BL)可以耦合到第九有源触点428和第十有源触点430。

可以经由一个或多个读取端口从SRAM单元300读取数据。线路被设置在SRAM单元300中并连接到读取端口，用于使能来自各个读取端口的读取操作。第九栅极触点431耦合到第五栅极区356(例如，沿着第三间距324)，以使得能够执行来自第一读取端口340的读取操作。第十栅极触点432耦合到第九栅极区374(例如，沿着第三间距324)，以使得能够执行来自第二读取端口342的读取操作。第十一栅极触点434 耦合到第十栅极区382(例如，沿着第四间距336)，以使得能够执行来自第三读取端口344的读取操作。第十二栅极触点436耦合到第七栅极区364(例如，沿着第四间距336)，以使得能够执行来自第四读取端口 346的读取操作。

第十三栅极触点438将第八栅极区370电耦合到第二金属区410，从而将SRAM单元300的交叉耦合反相器连接到第二读取端口342。第十三栅极触点438可以沿着第一间距308定位。第十四栅极触点440将第六栅极区360电耦合到第一金属区402，从而将SRAM单元300的交叉耦合反相器连接到第四读取端口346。第十四栅极触点440可沿第二间距310定位。读取字线(未示出)可耦合至第九栅极触点431、第十栅极触点432、第十一栅极触点434及第十二栅极触点436，以分别执行第一读取端口340、第二读取端口342、第三读取端口344及第四读取端口346的读取操作。

线路还连接到用于读取存储在SRAM单元300中的数据的读取端口。第十一有源触点442耦合到第四有源区348，用于从第一读取端口 340读取存储在SRAM单元300中的数据。第十二有源触点444耦合到第五有源区368，用于从第二读取端口342读取存储在SRAM单元300 中的数据。第十一有源触点442和第十二有源触点444朝向上边350位于第三间距324上方。第十三有源触点446耦合到第五有源区368，用于从第三读取端口344读取存储在SRAM单元300中的数据。第十四有源触点448耦合到第四有源区348，用于从第四读取端口346读取存储在SRAM单元300中的数据。第十三有源触点446和第十四有源触点448 朝向下边352位于第四间距336下方。读取位线(未示出)可以耦合到第十一有源触点442、第十二有源触点444、第十三有源触点446和第十四有源触点448，用于读取SRAM单元300的状态。

SRAM单元300可以包括耦合到第四有源区348的第十五有源触点 450、和耦合到第五有源区368的第十六有源触点452。第十五有源触点 450和第十六有源触点452可被设置用于将电源线或接地线耦合到读取端口。例如，提供接地基准(0VDC)的接地线可以耦合到第十五有源触点450和第十六有源触点452。

SRAM单元300的配置和布局提供了许多优于其它SRAM设计的优点。例如，包括SRAM单元300的中心部分的六个晶体管区域具有相对于关于图1所讨论的SRAM单元101的宽度较短的宽度(即，在沿着x 轴线的方向上)。与先前实现的设计相比，该设计可以实现面积减小26.3％。例如，SRAM单元300的占用面积可以小于SRAM单元101的面积。这是因为第一晶体管312和第二晶体管314在相同的有源区(即第一有源区302)中彼此堆叠，而不是像第一晶体管110和第二晶体管 112那样形成在分开的横向间隔的有源区上。

图5示出了对应于上述关于图3和图4描述的SRAM单元300和布局400的电路500的示意图。电路500包括交叉耦合反相器对，该交叉耦合反相器对包括第一反相器502和第二反相器504。第一反相器502 包括第一晶体管506和与第一晶体管506串联的第二晶体管508。第二反相器504包括第三晶体管510和与第三晶体管510串联的第四晶体管 512。在一些实施例中，第一晶体管506和第三晶体管510是上拉晶体管 (pull-up transistor)，而第二晶体管508和第四晶体管512是下拉晶体管 (pull-down transistor)。然而，可以根据电路500的期望配置来调整晶体管的类型。参考图3，第一晶体管506可以对应于第一晶体管312，第二晶体管508可以对应于第三晶体管318，第三晶体管510可以对应于第二晶体管314，以及第四晶体管512可以对应于第五晶体管330。一对交叉耦合的反相器502和504共同形成用于存储SRAM单元300的数据位的存储元件。

电路500包括第五晶体管514，第五晶体管514耦合到第一反相器 502并且具有耦合到节点516的第一端子(例如，源极端子和漏极端子中的一个端子)，在节点516处，第一晶体管506和第二晶体管508的端子共同连接。第五晶体管514的栅极端子耦合到用于控制SRAM单元300 的写入操作的线路，例如WWL。第五晶体管514的第二端子(例如，源极端子和漏极端子中的另一端子)耦合到用于在写入操作期间提供要写入到SRAM单元300的位的线路，例如写入位线。第五晶体管514可以对应于关于图3描述的第四晶体管326。在至少一些实施例中，第五晶体管514是通栅晶体管(pass gate transistor)。

电路500还包括第六晶体管518，第六晶体管518连接到第二反相器504并且具有耦合到节点520的第一端子(例如，源极端子和漏极端子中的一个端子)，在节点520处，第三晶体管510和第四晶体管512 的端子共同连接。第六晶体管518的栅极端子耦合到用于控制SRAM单元300的写入操作的线路，例如WWL。第六晶体管518的第二端子(例如，源极端子和漏极端子中的另一端子)耦合到用于在写入操作期间提供要写入到SRAM单元300的位的线路，例如写入位线。第六晶体管518 可以对应于关于图3描述的第六晶体管338。在至少一些实施例中，第六晶体管518是通栅晶体管。

电路500另外包括用于从SRAM单元300读取存储位值的一组读取端口。该组读取端口包括从第一读取端口522、第二读取端口524、第三读取端口526和第四读取端口528中选择的一个或多个端口。该组读取端口具有彼此基本相似的布局。具有多个读取端口可以为SRAM电路提供许多优点，例如使得能够在单个周期中执行许多读取操作，而不需要为每个读取执行预充电操作。在一些实施例中，电路500可以包括少于四个的读取端口，例如一对读取端口，耦合每个读取端口以从第一反相器502和第二反相器504中的一个读取。

第一读取端口522包括第七晶体管530、和与第七晶体管530串联耦合的第八晶体管532。第七晶体管530的栅极端子耦合到节点516，用于在读取操作期间从第一反相器502读取位值。第八晶体管532的栅极端子耦合到用于选择性地使第一读取端口522能够执行读取操作的线路，例如耦合到第九栅极触点431的读取字线。第八晶体管532的第一端子耦合到用于在读取操作期间输出从第一反相器502读取的位的线路 (例如，在图4的第十一有源触点442处)。第八晶体管532的第二端子耦合到第七晶体管530的第一端子，并且第七晶体管530的第二端子耦合到提供接地参考的线路(例如，在第十五有源触点450处)。参考图3，第七晶体管530对应于第七晶体管354，并且第八晶体管532对应于第八晶体管358。

第二读取端口524包括第九晶体管534、和与第九晶体管534串联耦合的第十晶体管536。第九晶体管534的栅极端子耦合到节点520，用于在读取操作期间从第二反相器504读取位值。第十晶体管536的栅极端子耦合到用于选择性地使第二读取端口524能够执行读取操作的线路，例如耦合到第十栅极触点432的读取字线。第十晶体管536的第一端子耦合到用于在读取操作期间输出从第二反相器504读取的位的线 (例如，在图4的第十二有源触点444处)。第十晶体管536的第二端子耦合到第九晶体管534的第一端子，并且第九晶体管534的第二端子耦合到提供接地参考的线路(例如，在图4的第十六有源触点452处)。参考图3，第九晶体管534对应于第十一晶体管372，并且第十晶体管536 对应于第十二晶体管376。

第三读取端口526包括第十一晶体管538、和与第十一晶体管538 串联耦合的第十二晶体管540。第十一晶体管538的栅极端子耦合到节点520，用于在读取操作期间从第二反相器504读取位值。第十二晶体管540的栅极端子耦合到用于选择性地使第三读取端口526能够执行读取操作的线路，例如耦合到第十一栅极触点434的读取字线。第十二晶体管540的第一端子耦合到用于在读取操作期间输出从第二反相器504 读取的位的线路(例如，在图4的第十三有源触点446处)。第十二晶体管540的第二端子耦合到第十一晶体管538的第一端子，并且第十一晶体管538的第二端子耦合到提供接地参考的线路(例如，在图4的第十六有源触点452处)。参考图3，第十一晶体管538对应于第十三晶体管 378，并且第十二晶体管540对应于第十四晶体管380。

第四读取端口528包括第十三晶体管542、和与第十三晶体管542 串联耦合的第十四晶体管544。第十三晶体管542的栅极端子耦合到节点516，用于在读取操作期间从第一反相器502读取位值。第十四晶体管544的栅极端子耦合到用于选择性地使第四读取端口528能够执行读取操作的线路，例如耦合到第十二栅极触点436的读取字线。第十四晶体管544的第一端子耦合到用于在读取操作期间输出从第一反相器502 读取的位的线(例如，在图4的第十四有源触点448处)。第十四晶体管 544的第二端子耦合到第十三晶体管542的第一端子，并且第十三晶体管542的第二端子耦合到提供接地参考的线路(例如，在图4的第十五有源触点450处)。参考图3，第十三晶体管542对应于第九晶体管362，并且第十四晶体管544对应于第十晶体管366。

读取操作可包括经由两个读取端口使得执行读取操作。例如，读取操作可以包括使得第一读取端口522经由节点516读取第一反相器502 的状态，并且使得第二读取端口524经由节点520读取第二反相器504 的状态。读取操作可以排除来自其它两个读取端口(第三读取端口526 和第四读取端口528)的执行。随后的读取操作可以包括(例如，通过未示出的控制器)使得第三读取端口526经由节点520读取第二反相器 504的状态，并且使得第四读取端口528经由节点516读取第一反相器 502的状态。

作为本SRAM单元结构的结果，中心有源区可以延伸到相邻的 SRAM单元中。图6示出了根据一个或多个实施例的SRAM单元600。 SRAM单元600包括沿着平行于y轴线的轴线a6延伸的第一有源区602。第一有源区602沿着轴线a6从SRAM单元600在第一方向上(即，在与y轴线平行的-y方向上)延伸到与SRAM单元600相邻的第二SRAM 单元604。第一有源区602还沿轴线a6从SRAM单元600沿与第一方向相反的第二方向(即，沿与y轴线平行的+y方向)延伸到与SRAM单元 600相邻的第三SRAM单元606。

SRAM单元600包括沿第一间距610在横向于轴线a6的方向上延伸的第一栅极区608。第一栅极区608与第一有源区602交叠以形成沿轴线a6定位的第一晶体管612。第一晶体管612对应于关于图3描述的第一晶体管312。SRAM单元600还包括沿第二间距616在横向于轴线a6 的方向上延伸的第二栅极区614。第二栅极区614与第一有源区602交叠以形成沿第一轴线a6定位的第二晶体管618。第二晶体管618对应于关于图3描述的第二晶体管314。

SRAM单元600包括沿第三间距622在横向于轴线a6的方向上延伸的第三栅极区620。第三栅极区620沿着轴线a6的方向位于第二间距616 和第二SRAM单元604之间。第三栅极区620与第一有源区602交叠以形成沿轴线a6定位的第三晶体管624。SRAM单元600包括沿第四间距 628在横向于轴线a6的方向上延伸的第四栅极区626。第四栅极区626 在沿轴线a6的方向上位于第一间距610和第三SRAM单元606之间。第四栅极区626与第一有源区602交叠以形成沿轴线a6定位的第四晶体管630。

第一有源触点632可以在第二栅极区614和第三栅极区620之间的位置处，耦合到第一有源区602。第二有源触点634可以在第一栅极区 608和第四栅极区626之间的位置处，耦合到第一有源区602。一条或多条线路可连接到第一有源触点632和第二有源触点634，以向第一有源区602的一部分提供信号或接地基准。例如，提供接地基准(例如，VDC) 的线路可以连接到第一有源触点632和第二有源触点634。

将第一有源区602延伸通过沿轴线a6定位的多个SRAM单元，提供了改进的浅沟槽隔离源。具体地，在第一有源区602的侧面上延伸的沟槽，提供沿SRAM单元阵列的整个长度的浅沟槽隔离的连续源。浅沟槽隔离防止或减少SRAM单元在轴线a6的第一侧上的部分与SRAM单元在轴线a6的与第一侧相反的第二侧上的部分之间的电流泄漏。换句话说，SRAM单元600的第一有源区602的连续长度有助于防止或减少 SRAM单元的左侧和右侧之间的电流泄漏。此处公开的SRAM单元架构还可以与性能特性的改进相关联，例如针对向SRAM单元写入数据的电力效率和写入速度。

每个相邻SRAM单元基本上与SRAM单元600相同。第二SRAM 单元604是关于SRAM单元600的下侧636反映的SRAM单元600的镜像，并且第三SRAM单元606是关于SRAM单元600的上侧638反映的 SRAM单元600的镜像。具体地，对应于图3的第二有源区316的有源区640，从SRAM单元600延伸并通过上侧638进入第三SRAM单元606。对应于图3的第三有源区328的有源区642，从SRAM单元600延伸并通过下侧636进入第二SRAM单元604。位于第二SRAM单元604下方的第四SRAM单元(未图示)可以是第二SRAM单元604关于其下侧的镜像。位于第三SRAM单元606上方的第五SRAM单元(未图示)可以是第三SRAM单元606关于其上侧的镜像。该图案可沿轴线a6的长度重复到SRAM单元阵列的边。

第二SRAM单元604可包括沿间距646在横向于轴线a6的方向上延伸的栅极区域644，间距646是与第三间距622相邻的间距。栅极区 644与第一有源区602交叠以形成第二SRAM单元604的晶体管648。第三有源触点650耦合到SRAM单元600的第三栅极区620和第二SRAM单元604的栅极区644之间的第一有源区602。线路可以连接到第三有源触点650以向第一有源区602的一部分提供信号。例如，提供电力信号(例如，+5VDC)的线路可以连接到第三有源触点650。

第三SRAM单元606可包括沿间距654在横向于轴线a6的方向上延伸的栅极区域652，间距654是与第四间距628相邻的间距。栅极区 652与第一有源区602交叠以形成第三SRAM单元606的晶体管656。第四有源触点658耦合到SRAM单元600的第四栅极区626和第三SRAM单元606的栅极区652之间的第一有源区602。线路可以连接到第四有源触点658以向第一有源区602的一部分提供信号。例如，提供电力信号(例如，+5VDC)的线路可以连接到第四有源触点658。

SRAM单元600可包括平行于轴线a6延伸并位于有源区640的横向外侧的第四有源区660。SRAM单元600可包括平行于轴线a6延伸并位于有源区642的横向外侧的第五有源区662。第四有源区660和/或第五有源区662可以沿第一间距610、第二间距616、第三间距622和/或第四间距628与栅极区交叠，以形成一个或多个读取端口的晶体管，如关于图3和图4以及本文其他地方所描述的。第四有源区660可朝向SRAM 单元600的第一边664与有源区640间隔开。第五有源区662可以朝向 SRAM单元600的与第一边664相对的第二边666，与有源区642间隔开。

图7示出了根据一个或多个实施例的SRAM单元600的布局700以及SRAM单元604和606的部分布局。布局700包括除了关于图3和图 6讨论的有源区和栅极区之外的区域，并且包括不同区域之间的互连。布局700包括设置在与有源区层和栅极区层分离的层中的一组金属区。

布局700包括耦合到第三有源触点650的第一金属区域702。栅极触点704耦合到SRAM单元600的第三栅极区620，并且栅极触点706 耦合到第二SRAM单元604的栅极区644。第一金属区域702耦合到栅极触点704和栅极触点706。第一金属区702将在第三有源触点650处提供的信号连接到晶体管648的栅极端子和第三晶体管624的栅极端子。

该布局包括耦合到第四有源触点658的第二金属区708。栅极触点 710耦合到SRAM单元600的第四栅极区626，并且栅极触点712耦合到第三SRAM单元606的栅极区652。第二金属区域708耦合到栅极触点710和栅极触点712。第二金属区708将在第四有源触点658处提供的信号连接到晶体管656的栅极端子和第四晶体管630的栅极端子。

SRAM单元600和布局700在其它方面基本类似于SRAM单元300 和布局400，因此为简洁起见省略其进一步描述。

图8示出了对应于关于图6描述的SRAM单元600的电路800。电路800包括第十五晶体管802和第十六晶体管804。第十五晶体管802 耦合在电路800的电源806和节点516之间。电源806可以例如耦合到第三有源触点650。第十五晶体管802的第一端子(例如，源极端子)耦合到第十五晶体管802的栅极并且耦合到电源806。第十五晶体管802 的第二端子(例如漏极端子)耦合到节点516。第十六晶体管804耦合在电源806和节点520之间。第十六晶体管804的第一端子(例如，源极端子)耦合到第十六晶体管804的栅极并且耦合到电源806。第十六晶体管804的第二端子(例如漏极端子)耦合到节点520。

在至少一些实施例中，第十五晶体管802和第十六晶体管804是P 沟道MOSFET。第十五晶体管802对应于第四晶体管630，并且第十六晶体管804对应于第三晶体管624。在操作中，第十五晶体管802和第十六晶体管804是当经由电源806施加电力时被偏置断开(即，其第一端子和第二端子之间的开路)的虚设晶体管(dummy transistors)。因此，虚设晶体管不影响SRAM单元的操作。有利地，由于SRAM单元600 和布局700，SRAM单元布局所占据的面积减小，同时改善其浅沟槽隔离特性。

在一些实施例中，SRAM单元的面积可以进一步减小。例如，SRAM 单元的写入端口可以使用两个有源区而不是三个有源区来实现，以进一步减少SRAM单元所占据的面积。图9示出了根据一个或多个实施例的 SRAM单元900。SRAM单元900包括沿着平行于y轴的轴线a7延伸的第一有源区902。第一有源区902延伸以与SRAM单元300的所有四个间距交叠。第一有源区902沿着轴线a7从SRAM单元900在第一方向上(即，在与y轴线平行的-y方向上)延伸到与SRAM单元900相邻的第二SRAM单元904。第一有源区902还沿轴线a7从SRAM单元900 沿与第一方向相反的第二方向(即，沿与y轴线平行的+y方向)延伸到与SRAM单元900相邻的第三SRAM单元906。

SRAM单元900包括沿第一间距910在横向于轴线a7的方向上延伸的第一栅极区908。SRAM单元900还包括沿第二间距914在横向于轴线a7的方向上延伸的第二栅极区912。第一栅极区908与第一有源区902 交叠以形成SRAM单元900的第一晶体管916。第二栅极区912与第一有源区902交叠以形成SRAM单元900的第二晶体管918。

沿第一有源区902定位的第一晶体管916和第二晶体管918分别对应于关于图5和其它地方描述的电路500中的第一反相器502的晶体管和第二反相器504的晶体管。第一晶体管916可对应于第一反相器502 的晶体管508，并且第二晶体管918可对应于第二反相器504的晶体管 512。在至少一些实施例中，第一晶体管916和第二晶体管918是相同类型的晶体管。例如，第一晶体管916和第二晶体管918可以是N型 MOSFET或下拉晶体管。

SRAM单元900包括沿第三间距922在横向于轴线a7的方向上延伸的第三栅极区920。第三栅极区920与第一有源区902交叠以形成SRAM 单元900的第三晶体管924。第三晶体管924对应于用于控制SRAM单元900的写入操作的通栅晶体管。例如，第三晶体管924可对应于电路 500的第五晶体管514或第六晶体管518。

SRAM单元900包括沿第四间距928在横向于轴线a7的方向上延伸的第四栅极区926。第四栅极区926与第一有源区902交叠以形成SRAM 单元900的第四晶体管930。第四晶体管930对应于用于控制SRAM单元900的写入操作的电路500的另一个通栅晶体管。例如，第四晶体管 930可对应于电路500的第五晶体管514或第六晶体管518。

SRAM单元900还包括第二有源区932，第二有源区932沿轴线a8 横向延伸并且与第一有源区902分离和横向间隔开。第二有源区932延伸以与SRAM单元900的四个间距的适当子集交叠。第二有源区932与第一栅极区908交叠以形成SRAM单元900的第五晶体管934，并且与第二栅极区912交叠以形成SRAM单元900的第六晶体管936。

沿第二有源区932定位的第五晶体管934和第六晶体管936分别对应于电路500中的第一反相器502的晶体管和第二反相器504的晶体管。第五晶体管934可对应于第一反相器502的晶体管506，并且第六晶体管936可对应于第二反相器504的晶体管510。在至少一些实施例中，第五晶体管934和第六晶体管936是相同类型的晶体管。第五晶体管934 和第六晶体管936可以是与第一晶体管916和第二晶体管918不同类型的晶体管。除了以上关于第一晶体管916和第二晶体管918提供的示例之外，第六晶体管中的第五晶体管934可以是与第一晶体管916和第二晶体管918的N型MOSFET或下拉晶体管互补的P型MOSFET或上拉晶体管。

第一晶体管916和第五晶体管934共同形成电路500的反相器，例如第一反相器502。第二晶体管918和第六晶体管936共同形成电路500 的另一反相器，例如第二反相器504。

第一晶体管916、第二晶体管918、第五晶体管934和第六晶体管 936共同形成一对交叉耦合的反相器，用于存储位数据，如本文所述。第三晶体管924和第四晶体管930对应于用于控制SRAM单元900的写入操作的通栅。

SRAM单元900包括第五晶体管934和第六晶体管936之间的耦合到第二有源区932的第一有源触点938。第一有源触点938可以耦合到用于向第五晶体管934和第六晶体管936的端子提供电力或接地的线路。例如，第一有源触点938可以耦合到向第五晶体管934和第六晶体管936的源极端子提供电源信号(例如+5VDC)的线路。SRAM单元900 还包括第一晶体管916和第二晶体管918之间的耦合到第一有源区902 的第二有源触点940。第二有源触点940可以耦合到用于向第一晶体管 916和第二晶体管918的端子提供电源或接地的信号线-例如，第二有源触点940可以连接到向第一晶体管916和第二晶体管918的漏极端提供电源接地(0VDC)的线路。

在第一有源触点938耦合到提供电源信号的线路并且第二有源触点 940耦合到提供电源接地的信号线的实施例中，第一晶体管916和第二晶体管918是下拉晶体管，而第五晶体管934和第六晶体管936是上拉晶体管。然而，这些晶体管类型可以根据耦合到第一有源触点938的线路上的信号和耦合到第二有源触点940的线路上的信号而不同。

SRAM单元900包括用于将第五晶体管934和第一晶体管916的栅极端子与第六晶体管936和第二晶体管918的端子交叉耦合的第一金属区域942。第一金属区942耦合到第一栅极触点944，第一栅极触点944 沿着第一间距910位于第五晶体管934的外部。第一金属区域942经由沿着轴线a8位于第二间距914和第三间距922之间的第三有源触点946，耦合到第二有源区域932。第一金属区域942还经由沿着轴线a7位于第二间距914和第三间距922之间的第四有源触点948，耦合到第一有源区域902。

SRAM单元900包括第二金属区域950，第二金属区域950用于将第二晶体管918和第六晶体管936的栅极端子与第五晶体管934和第一晶体管916的端子交叉耦合。第二金属区950耦合到第二栅极触点952，第二栅极触点952沿着第二间距914位于第二晶体管918的外部。第二金属区域950还经由沿着轴线a7位于第一间距910和第四间距928之间的第五有源触点954，耦合到第一有源区域902。第二金属区域950还经由沿着轴线a8位于第一间距910和第四间距928之间的第六有源触点 956，耦合到第二有源区域932。

SRAM单元900还包括第三栅极触点958，该第三栅极触点958沿着第三间距922耦合到第三栅极区920并且位于轴线a7的外部。SRAM 单元900包括第四栅极触点960，该第四栅极触点960沿着第四间距928 耦合到第四栅极区域926并且位于轴线a7的外部。一条或多条线路可耦合到第三栅极触点958和第四栅极触点960，用于提供控制SRAM单元 900的写入操作的信号-例如，通过WWL提供的信号。

第七有源触点962沿着轴线a7在第三间距922下方在第三晶体管 924的外部耦合到第一有源区902。第八有源触点964沿着轴线a7在第四间距928上方耦合到第四晶体管930的外部的第一有源区902。一条或多条线路，例如写入位线和互补写入位线，可以耦合到第七有源触点 962和第八有源触点964，用于将数据位写入SRAM单元900。

SRAM单元900可以包括与轴线a7平行延伸的第三有源区966，并且可以包括与轴线a7平行延伸的第四有源区968。第三有源区966和/ 或第四有源区968可以沿着第一间距910、第二间距914、第三间距922 和/或第四间距928与栅极区交叠，以形成一个或多个读取端口的晶体管，如本文其他地方所述。第三有源区966可以在SRAM单元900的第一侧与第二有源区932隔开并且位于第二有源区932的外侧。第四有源区968可以在SRAM单元的与第一侧相对的第二侧与第一有源区902隔开并且位于第一有源区902的外部。

SRAM单元900所占的面积比实现布局100的存储器单元所占的面积少大约20％(19.5％)。另外，SRAM单元900基本上类似于本文所述的其它SRAM单元，因此为简洁起见省略其进一步描述。

图10示出了SRAM单元1000，其中两个有源区在相邻SRAM单元之间是连续的。具体地，第一有源区1002从SRAM单元1000沿轴线a7 (以上参照图9描述)延伸到与SRAM单元1000相邻的第一SRAM单元1004，并且延伸到与SRAM单元1000相邻的第二SRAM单元1006 中。第二有源区1008从SRAM单元1000沿轴线a8(以上参照图9描述) 延伸到第一SRAM单元1004和第二SRAM单元1006中。如图所示，第一有源区1002在横向于轴线a7和a8的方向上与第二有源区1008分离并间隔开。

SRAM单元1000包括第五栅极区1010，第五栅极区1010与沿第四间距928定位的第二有源区1008交叠，以形成第七晶体管1012。SRAM 单元1000还包括第六栅极区1014，第六栅极区1014与沿第三间距922 定位的第二有源区1008交叠，以形成第八晶体管1016。第七晶体管1012 和第八晶体管1016是不影响电路500的操作的虚设晶体管。然而，如关于SRAM单元600所描述的，连续的第二有源区1008有助于改进的浅沟槽隔离特性，该特性例如减少或防止SRAM单元1000中的电流泄漏。

另外，SRAM单元1000基本上类似于此处描述的其它SRAM单元，并且如此处相对于电路500和700所描述的那样操作，因此为简洁起见省略其进一步描述。

有利地，此处公开的布局实质上减少了SRAM单元或SRAM单元阵列所占据的面积。在先前的实现中，已证明浅沟槽隔离特性不利地影响性能，例如写入速度和功耗。此处描述的SRAM单元布局通过减轻浅沟槽隔离的影响来改善SRAM单元的性能。根据至少一些模型，此处描述的SRAM单元改进了用于将数据写入SRAM单元的写入时间，并且还减少了与写入操作相关联的功耗。

可以组合上述各种实施例以提供进一步的实施例。

可以根据上述详细描述对实施例进行这些和其它改变。通常，在所附权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求中公开的特定实施例，而是应被解释为包括所有可行实施例以及这些权利要求所享有的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims

1.一种存储器单元，其特征在于，包括：

成对的交叉耦合反相器，包括：

第一晶体管，包括沿着第一轴线延伸的第一有源区和横向于所述第一轴线延伸并与第一有源区交叠的第一栅极区；

第二晶体管，包括横向于所述第一轴线延伸并与所述第一有源区交叠的第二栅极区，所述第二栅极区沿着所述第一轴线与所述第一栅极区间隔开；

第三晶体管，包括沿第二轴线延伸并与所述第一栅极区交叠的第二有源区；以及

第四晶体管，包括沿着第三轴线延伸并与所述第二栅极区交叠的第三有源区；以及

第一读取端口，包括沿着第四轴线延伸的第四有源区，所述第四有源区与所述第一栅极区交叠。

2.根据权利要求1所述的存储器单元，其特征在于，还包括：

第五晶体管，被定位成相邻于所述存储器单元的第一边，所述第五晶体管包括沿着所述第二轴线与所述第二有源区交叠的第三栅极区；以及

第六晶体管，被定位成相邻于所述存储器单元的与所述第一边相对的第二边，所述第六晶体管包括沿着所述第三轴线与所述第三有源区交叠的第四栅极区。

3.根据权利要求2所述的存储器单元，其特征在于，所述第五晶体管和所述第六晶体管是所述存储器单元的写入字线晶体管。

4.根据权利要求2所述的存储器单元，其特征在于，所述第一栅极区沿着栅极区的第一间距被定位，并且所述第二栅极区沿着栅极区的第二间距被定位，以及

其中所述第三栅极区沿着栅极区的第三间距被定位，并且所述第四栅极区沿着栅极区的第四间距被定位。

5.根据权利要求1所述的存储器单元，其特征在于，所述第一晶体管和所述第三晶体管沿着栅极区的第一间距被定位，并且所述第二晶体管和所述第四晶体管沿着栅极区的第二间距被定位。

6.根据权利要求1所述的存储器单元，其特征在于，所述第一有源区在所述存储器单元的栅极区的至少四个间距之间延伸。

7.根据权利要求1所述的存储器单元，其特征在于，所述第一有源区位于所述第二有源区与所述第三有源区之间。

8.根据权利要求1所述的存储器单元，其特征在于，包括：

第二读取端口，包括沿着第五轴线延伸并与所述第二栅极区交叠的第五有源区，所述第三晶体管沿着栅极区的第一间距定位于所述第一晶体管和所述第一读取端口的晶体管之间，并且所述第四晶体管沿着栅极区的第二间距定位于所述第二晶体管和所述第二读取端口的晶体管之间。

9.根据权利要求1所述的存储器单元，其特征在于，所述第一有源区跨所述存储器单元的第一边和所述存储器单元的与所述第一边相对的第二边延伸，以及虚设晶体管包括与所述第一有源区交叠的第三栅极区，所述第三栅极区被定位成相邻于所述第一边。

10.一种存储器单元阵列，其特征在于，包括：

第一存储器单元，具有第一对交叉耦合反相器，所述第一对交叉耦合反相器包括：

第一晶体管，包括沿着第一轴线延伸的第一有源区，并且包括横向于所述第一轴线延伸并且与所述第一有源区交叠的第一栅极区；

第二晶体管，包括横向于所述第一轴线延伸并与所述第一有源区交叠的第二栅极区，所述第二栅极区沿着所述第一轴线与所述第一栅极区间隔开；以及

第二存储器单元，具有第二对交叉耦合反相器，所述第二对交叉耦合反相器包括：

所述第一有源区，沿着所述第一轴线从所述第一存储器单元延伸到所述第二存储器单元中；

第三晶体管，包括横向于所述第一轴线延伸并与所述第一有源区交叠的第三栅极区；以及

第四晶体管，包括横向于第一方向延伸并与所述第一有源区交叠的第四栅极区，所述第四栅极区沿着所述第一轴线与所述第三栅极区间隔开。

11.根据权利要求10所述的存储器单元阵列，其特征在于，所述第二存储器单元沿着所述第一轴线相邻于所述第一存储器单元；以及第三存储器单元沿着所述第一轴线相邻于所述第一存储器单元。

12.根据权利要求10所述的存储器单元阵列，其特征在于，包括：

第五晶体管，包括在横向于所述第一轴线的方向上延伸并与所述第一有源区交叠的第五栅极区，所述第五栅极区沿着所述第一轴线定位于所述第二栅极区和所述第三栅极区之间。

13.根据权利要求12所述的存储器单元阵列，其特征在于，所述第五栅极区被包括在所述第一存储器单元中，所述第二存储器单元包括：

第六晶体管，包括沿着横向于所述第一轴线的第二方向延伸并与所述第一有源区交叠的第六栅极区，所述第六栅极区沿着所述第一轴线定位于所述第五栅极区和所述第三栅极区之间。

14.根据权利要求10所述的存储器单元阵列，其特征在于，所述第一对交叉耦合反相器包括：

第五晶体管，包括沿着与所述第一有源区的第一侧间隔开的第二轴线延伸的第二有源区；以及

所述第一存储器单元包括：第六晶体管，所述第六晶体管包括沿着与所述第一有源区的第二侧间隔开的第三轴线延伸的第三有源区，所述第三有源区与所述第二栅极区交叠。

15.根据权利要求14所述的存储器单元阵列，其特征在于，所述第一对交叉耦合反相器包括：

第六晶体管，包括所述第二有源区和与所述第二有源区交叠的所述第二栅极区。

16.根据权利要求14所述的存储器单元阵列，其特征在于，所述第二有源区从所述第一存储器单元延伸到所述第二存储器单元。

17.一种存储器单元，其特征在于，包括：

写入端口，包括：

第一晶体管，包括沿着第一轴线延伸的第一有源区，所述第一有源区与第一栅极区在第一间距中交叠；以及

第二晶体管，包括所述第一有源区和与所述第一有源区在第二间距中交叠的第二栅极区；

第三晶体管，包括沿着平行于所述第一轴线的第二轴线延伸并与所述第一有源区间隔开的第二有源区，所述第二有源区与所述第一栅极区在所述第一间距中交叠；以及

一个或多个读取端口，包括：

第一读取端口晶体管，包括沿着平行于所述第一轴线的第三轴线延伸并与所述第二有源区间隔开的第三有源区，所述第三有源区与栅极区在所述第一间距中交叠。

18.根据权利要求17所述的存储器单元，其特征在于，所述第二有源区跨所述存储器单元的第一边延伸；以及虚设晶体管被定位成相邻于所述第一边，所述虚设晶体管包括所述第二有源区和与所述第二有源区在第三间距中交叠的第三栅极区。

19.根据权利要求18所述的存储器单元，其特征在于，所述第一有源区跨所述存储器单元的所述第一边延伸。

20.根据权利要求17所述的存储器单元，其特征在于，所述写入端口包括：

写入字线晶体管，包括沿着平行于所述第一轴线的第四轴线延伸并与所述第一有源区间隔开的第四有源区，所述第四有源区与第四栅极区在第四间距中交叠。

21.根据权利要求17所述的存储器单元，其特征在于，所述写入端口包括所述第二有源区和与所述第二有源区在所述第二间中距交叠的所述第二栅极区；以及所述一个或多个读取端口包括：第二读取端口晶体管，所述第二读取端口晶体管包括沿着第四轴线延伸并在与所述第三有源区相对的一侧与所述第一有源区间隔开的第四有源区，所述第四有源区与栅极区在所述第二间距中交叠。

22.根据权利要求17所述的存储器单元，其特征在于，两个或更多个晶体管包括与栅极区在两个或更多个间距中交叠的所述第三有源区；以及所述写入端口包括：写入字线晶体管，所述写入字线晶体管包括与第三栅极区在第三间距中交叠的所述第二有源区。