CN106601288B - 双端口sram单元及具有其的存储器件 - Google Patents

双端口sram单元及具有其的存储器件 Download PDF

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Abstract

本发明公开了一种SRAM单元，包括相互交叉耦合的第一反相器和第二反相器，以构建互补的第一数据存储节点和第二数据存储节点。第一访问晶体管包括耦合到第一数据存储节点的第一源极/漏极区、耦合到第一位线的第一漏极/源极区和耦合到第一字线的第一栅极区。第二访问晶体管包括耦合到第二互补数据存储节点的第二源极/漏极区、耦合到第二位线的第二漏极/源极区以及耦合到第一字线的第二栅极区。第一伪晶体管具有耦合到第一访问晶体管的第一源极/漏极区的第一伪源极/漏极区。第二伪晶体管具有耦合到第二访问晶体管的第二源极/漏极区的第二伪源极/漏极区。本发明提供了双端口SRAM单元及具有其的存储器件。

Description

双端口SRAM单元及具有其的存储器件
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器件。
背景技术
半导体存储器是在基于半导体的集成电路上实现的电子数据存储器件。半导体存储器以许多不同的类型和技术制造。半导体存储器具有比其他类型的数据存储技术更快的访问时间。例如，一个字节的数据通常可以在几纳秒之内被写入半导体存储器或者从半导体存储器读取，而用于诸如硬盘的转动式存储器的访问时间在毫秒的范围内。因为这些原因，其中，半导体存储器被用作计算机存储器的主存储机制以保持计算机当前正在运行的数据，从而与其他计算机一起使用。
发明内容
根据本发明的一方面，提供了一种静态随机存取存储器(SRAM)器件，包括多个静态随机存取存储器单元，所述静态随机存取存储器单元包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器相互交叉耦合，以构建用于所述静态随机存取存储器单元的互补的第一数据存储节点和第二数据存储节点；第一访问晶体管包括：耦合到所述第一数据存储节点的第一源极/漏极区、耦合到第一位线的第一漏极/源极区和耦合到第一字线的第一栅极区；第二访问晶体管包括：耦合到所述第二数据存储节点的第二源极/漏极区、耦合到第二位线的第二漏极/源极区以及耦合到所述第一字线的第二栅极区；第一伪晶体管，具有耦合到所述第一访问晶体管的所述第一源极/漏极区的第一伪源极/漏极区；以及第二伪晶体管，具有耦合到所述第二访问晶体管的所述第二源极/漏极区的第二伪源极/漏极区。
根据本发明的另一方面，提供了一种存储器件，所述存储器件包括交叉耦合的第一反相器和第二反相器，以构建数据存储元件，所述存储器件包括：多个半导体鳍，在半导体衬底上沿着第一方向互相平行延伸，所述多个半导体鳍中的第一鳍对应于所述第一反相器的第一上拉晶体管以及所述多个半导体鳍中的第二鳍对应于所述第一反相器的第一下拉晶体管；第一栅电极，在与所述第一方向垂直的第二方向上延伸以在所述第一上拉晶体管的沟道区处跨越所述第一鳍，并且在第二方向上以直线的方式连续以在所述第一下拉晶体管的沟道区处跨越所述第二鳍；以及第二栅电极，在所述第二方向上与所述第一栅电极平行延伸，但是在第一方向上与所述第一栅电极间隔开以构建用于所述第一鳍的第一伪晶体管结构，其中，所述第一鳍在所述第一方向上的延伸终止，使得所述第一鳍的端面驻留在所述第二栅电极下方并且在所述第二栅电极的外侧壁之内。
根据本发明的又一方面，提供了一种存储器件，所述存储器件包括多个存储单元，所述存储单元包括：数据存储元件，具有互补的第一数据存储节点和第二数据存储节点；第一访问晶体管，具有耦合到第一字线的栅极，耦合到所述第一数据存储节点的第一源极/漏极区和耦合到第一位线的第一漏极/源极区；第二访问晶体管，具有耦合到第二字线的栅极，耦合到所述第二数据存储节点的第二源极/漏极区和耦合到第二位线的第二漏极/源极区；第一伪晶体管，具有耦合到所述第一数据存储节点的栅极和第一伪源极/漏极区；以及第二伪晶体管，具有耦合到所述第二数据存储节点的第二伪源极/漏极区，并且具有浮置的、耦合到VSS或者耦合到所述第二字线的栅极。
附图说明
当结合附图阅读时，通过下面的详细描述可最好地理解本公开的各个方面。值得注意的是，根据工业中的标准实践，各部部件没有按比例绘制。实际上，可任意增加或减少各种部件的尺寸以便清楚讨论。
图1示出了双端口静态随机存取存储器(DP SRAM)的框图。
图2示出了根据一些实施例的SRAM单元的原理图。
图3示出了根据一些实施例的包括12个晶体管的SRAM单元的原理图。
图4A-4D示出了与图3的一些实例一致的SRAM单元的一些实施例。
图5A示出了根据一些实施例的被实现为FinFET的SRAM访问晶体管(accesstransistor，又称存取晶体管)的透视图的一些实施例。
图5B示出了沿着图4D的线B-B的横截面图的一些实施例。
图6A-6D示出了与图3的一些实例一致的SRAM单元的布局视图的一些可选实施例。
图7A-7D示出了根据图3的一些实例的SRAM单元的布局视图的一些实施例。
图8A-8D示出了与图3的一些实例一致的SRAM单元的布局视图的一些可选实施例。
具体实施方式
下列公开内容提供了许多不同的实施例或实例，以实现所提供的主题的不同特征。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅是实例并不旨在限制。例如，下面描述中在第二部件上或上方形成第一部件可包括第一部件和第二部件以直接接触方式形成的实施例，以及也可包括另外的部件形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可在各种实施例中重复参考数字和/或字母。这种重复是为了简单和清晰的目的，本身并不指示所讨论的各种实施例和/或配置之间的关系。
进一步，为了易于描述，空间关系术语，例如“下方”、“之下”、“下部”、“之上”、“上部”和类似术语可在此使用以描述图中示出的一个元件或部件相对于另一个元件或部件的关系。除了各图中描述的方向之外空间关系术语旨在包括器件使用或操作时的不同方向。装置可以其他方式定位(旋转90度或者在其他方向)并且在此使用的空间关系描述符可因此同样地被解释。
图1示出了双端口静态随机存取存储器(DP SRAM)器件100的框图。DP SRAM器件100包括由许多存储单元104组成的阵列102，存储单元104被布置为L列和N行，其中L和M可以是任何整数，并且可以相同或彼此不同。为清楚起见，单个的存储单元104在图1中被标记为C列-行(CCOLUMN-ROW)。
如下面更详细意识到的，在DP SRAM器件中，可以通过两个“端口”进行读操作和写操作，这两个端口在图1中通过下标“A”和“B”指示。每个端口具有它自己的字线集以及它自己的位线集，该端口的字线集和位线集与另一端口的字线集和位线集分隔开。例如，沿着阵列的行，端口A包括字线WL1A、WL2A、…、WLMA，而端口B包括字线WL1B、WL2B、…、WLMB。沿着阵列的列，端口A包括互补位线对BL1A/BL1A′、BL2A/BL2A′、…、BLLA/BLLA′、而端口B包括互补位线对BL1B/BL1B′、BL2B/BL2B′、…、BLLB/BLLB′。对于每一列，用于一个端口的每对位线是互补的，因为每对中的一根位线被偏置(bias，加偏压)为具有(carry)与逻辑“1”状态对应的第一电压电平，而每对中的另一根位线被偏置为具有与逻辑“0”状态对应的第二电压电平。
每一存储单元104驻留在行和列的交叉点处，并且可以通过这两个端口被访问。而且，因为两个端口设计，数据可以并发地(concurrently，又称同时地)或同时被读取或被写入到阵列中的两个不同行。例如，第一行存储单元(例如第一行中的单元C1,1到CL,1)可以通过端口A字线(例如通过WL1A)被访问，而第二行存储单元(例如第二行中的单元C1,2到CL,2)可以通过端口B字线(例如通过WL2B)同时被访问。当字线访问这些单元时，端口A的位线可以被用于从第一行的被访问存储单元读取或者写入第一行的被访问存储单元，而端口B的位线可以同时被用于从第二行的被访问的存储单元读取或写入第二行的被访问的存储单元。现在将在下列两段中描述对端口A的示例性写操作以及对端口B的示例性读操作(其与对端口A的写操作同时发生)。每个端口通常可以执行读操作和写操作，该读操作和写操作可以与其他端口上的操作同时发生。
为了通过端口A将数据写入第一行单元(例如存储单元C1,1到CL,1),第一状态(例如逻辑“0”指示写操作将发生)的端口A读/写信号(RWBA122)将、端口A ADDRA信号120中指定的地址以及端口A写入数据值124一起提供给给存储器件100。一旦接收到这些信号，地址解码器112和控制器114可以共同使能端口A字线，该端口A字线对应于ADDR信号120(在这个实例中，WL1A)所指定的地址。因此，如果ADDR4信号120对应于行1，则WL1A可以被置为有效(assert)以访问存储单元C1,1至CL,1。然后，控制器114可以使能写入电路116以将相应的差动偏压应用于相应的端口A互补位线对(BL1A、BL1A′、BL2A、BL2A′、…、BLLA、BLLA′)，以将端口A写入数据值124写入到指定地址的被访问的存储单元。
在通过端口A将数据写入到第一行的同时，可以从第二行单元(例如C1,2至CL,2)并发读取数据。对于该读取操作，读取/写入信号(RWBB126)将第二状态(例如逻辑“1”指示读取操作将发生)提供给存储器件100。相应的端口B互补位线(BL1B、BL1B′、…、BLLB、BLLB′)浮置以用于读取操作，通常被预充电至介于逻辑“0”状态和逻辑“1”状态之间的电压电平。然后，对于与端口B ADDR信号130指定的地址对应的行，地址解码器112和控制器114使端口B字线(例如WL2B)置为有效。然后，沿该行的被访问单元(例如C1,2至CL,2)将差动偏压驱动到它们相应的端口B互补位线对(BL1B、BL1B′、BL2B、BL2B′、…、BLLB、BLLB′)，从而导致与存储在相应的单元内的数据状态对应的差动偏压将建立在相应的互补位线对上。例如，如果单元C1-2存储逻辑“1”值，且C2-2存储逻辑“0”值，则字线WL2B的有效可以导致BL1B/BL1B′上的第一差动偏压(对应于可以被118中的第一列读取电路探测到的逻辑“1”)，并且可以并发地导致BL2B/BL2B′上的不同的第二差动偏压(对应于可以被118中的第二列读取电路探测到的逻辑“0”)。然后，偏置的位线被耦合到读取电路118，其通常包括用于每列的感测放大器。在感测放大器探测到相应的差动偏压之后，感测放大器然后锁存相应的数据值以及将读取数据传送到存储接口作为端口B读取数据值128。
随着这样的SRAM器件的技术改进，部件尺寸变得更小，导致所谓的“FinFET(鳍式场效应晶体管)”晶体管的使用以用于存储单元。FinFET晶体管帮助优化数据存储密度，但是使布局在很多方面困难。因此本发明的一些实施例提供了当使用FinFET时，用于DP SRAM器件的改进的布局。
图2示出了根据一些实施例的图1的DP SRAM器件100的SRAM单元104的原理图。SRAM单元104包括由第一反相器204和第二反相器206组成的数据存储元件202，第一和第二反相器互相交叉耦合以建立第一数据存储节点SN和第二数据存储节点SN′。第一数据存储节点SN和第二数据存储节点SN′是互补的，因为一个数据节点保持对应于逻辑“1”状态的第一电压电平，而另一数据存储节点被偏置以具有与逻辑“0”状态对应的第二电压电平。因此，反相器204、206以相互补充的方式存储数据位(a bit of bit，比特)。
基于字线WLA、WLB是否被置为有效，几个访问晶体管(208、210、212、214)选择性地将第一数据存储节点SN和第二数据存储节点SN′连接至位线(分别地，BLA、BLA′、BLB、BLB′)，从而允许数据被选择性地从数据存储元件202读取或写入到数据存储元件202。几个“伪”晶体管216、218、220、222也被耦合到第一数据存储节点SN和第二数据存储节点SN′。
关于端口A，第一访问晶体管(AT-1)208被耦合至第一数据存储节点SN，而第二访问晶体管(AT-2)210被耦合至第二数据存储节点SN′。基于第一字线WLA的电压电平，第一访问晶体管(AT-1)208选择性地将第一数据存储节点SN耦合至位线BLA，而基于第一字线WLA的电压电平，第二访问晶体管(AT-2)210选择性地将第二数据存储节点SN′耦合至位线BLA′。位线BLA、BLA′是互补的，并因此形成第一互补位线对。第一访问晶体管(AT-1)208具有耦合到第一数据存储节点SN的第一源极/漏极区，耦合到第一位线BLA的第一漏极/源极区，以及耦合到第一字线WLA的第一栅极区。第二访问晶体管(AT-2)210具有耦合到第二数据存储节点SN′的第二源极/漏极区，耦合到第二位线BLA′的第二漏极/源极区，以及耦合到第一字线WLA的第二栅极区。
关于端口B，第三访问晶体管(AT-3)212被耦合至第一数据存储节点SN，以及第四访问晶体管214被耦合至第二数据存储节点SN′。第三访问晶体管(AT-3)212基于第二字线WLB的电压电平而选择性地将第一数据存储节点SN耦合至位线BLB，而第四访问晶体管(AT-4)214基于第二字线WLB的电压电平而选择性地将第二数据存储节点SN′耦合至第四位线BLB′。位线BLB、BLB′是互补的，并因此形成第二互补位线对。第三访问晶体管(AT-3)212具有耦合到第一数据存储节点SN的第三源极/漏极区，耦合到第三位线BLB的第三漏极/源极区，以及耦合到第二字线WLB的第三栅极区。第四访问晶体管(AT-4)214具有耦合到第二数据存储节点SN′的第四源极/漏极区，耦合到第四位线BLB′的第四漏极/源极区，以及耦合到第二字线WLB的第四栅极区。因为访问晶体管208-214提供双向电流，应当理解，这里术语“源极/漏极”和“漏极/源极”是有点任意的并且可以被交换。
SRAM单元104还包括几个伪晶体管，这表明他们本身作为图2中的P型器件和N型器件。第一伪晶体管(DP-1)216具有耦合到第一数据存储节点SN的第一伪源极/漏极区；以及第二伪晶体管(DP-2)218具有耦合到第二数据存储节点SN′的第二伪源极/漏极区。在一些实施例中，第一伪栅极晶体管(DP-1)216是P型晶体管，该P型晶体管具有耦合到第一数据存储节点SN的栅极和第一伪源极/漏极区，以及浮置或者耦合到第一预确定偏压的第一伪漏极/源极区。第二伪栅极晶体管(DP-2)218是P型晶体管，该P型晶体管具有耦合到第二数据存储节点SN′的栅极和第二伪源极/漏极区，以及浮置或者耦合到第二预确定偏压的第二伪漏极/源极区，其中第二预确定偏压可以与第一预确定偏压相同或者不同。
第三伪晶体管(DN-1)220具有耦合到第二数据存储节点SN′的第三伪源极/漏极区，以及具有可以浮置或耦合到第三预确定电压的伪漏极/源极区。第四伪晶体管(DN-2)222具有耦合到第一数据存储节点SN的第四伪源极/漏极区，以及具有可以浮置或者耦合到第四预确定偏压的第四伪漏极/源极区，其中第四预确定偏压可以与第三预确定电压相同或不同。可以各种配置连接第三伪晶体管的栅极和第四伪晶体管的栅极。例如，在一些实施例中，第三伪晶体管220和第四伪晶体管222(DN-1、DN-2)分别具有直接耦合到第一字线WLA和第二字线WLB的栅极。例如，参见图4A-4D在此将对其进行进一步讨论。在其他实施例中，第三伪晶体管220和第四伪晶体管222(DN-1、DN-2)中的每个具有浮置的栅极。参见图6A-6D在此将对其进行进一步讨论。在仍然其他实施例中，第三伪晶体管220和第四伪晶体管222(DN-1、DN-2)中的每个具有接地的栅极。例如参见图7A-7D以及图8A-8D在此将对其进行进一步讨论。
应当理解，术语“第一”、“第二”、“第三”、“第四”等可以仅是通用标识符，并且同样地在各种实施例中可以是互换的。因此，虽然伪晶体管216被称作关于图2的“第一”伪晶体管，但是在其他的实施例中，伪晶体管218、伪晶体管220或者伪晶体管222可以被解释为是“第一”伪晶体管。类似地，虽然伪晶体管218被称作关于图2的“第二”伪晶体管，在其他的实施例中，伪晶体管216、伪晶体管220、或者伪晶体管222可以被解释为是“第二”伪晶体管。对“第三”伪晶体管、“第四”伪晶体管、访问晶体管等等可以相应地进行同样解释。
图3示出了与图2的原理图一致的SRAM单元104′的晶体管原理图的一些实施例。SRAM单元104′包括由第一反相器204′和第二反相器206′组成的数据存储元件202′，第一反相器204′和第二反相器206′交叉耦合以构建第一数据存储节点SN和第二数据存储节点SN′。第一反相器204′包括第一上拉晶体管(PU-1)302和第一下拉晶体管(PD-1)304。第二反相器206′包括第二上拉晶体管(PU-2)306和第二下拉晶体管(PD-2)308。
几个访问晶体管选择性地将第一数据存储节点SN和第二数据存储节点SN′与位线(BLA、BLA′、BLB、BLB′)耦合,从而允许数据被选择性地从数据存储元件202′中读取或者被写入数据存储元件202′。关于端口A，第一访问晶体管208被耦合到第一数据存储节点SN，以及第二访问晶体管210被耦合到第二数据存储节点SN′。第一访问晶体管(AT-1)208具有耦合到第一数据存储节点SN的第一源极/漏极区，耦合到第一位线BLA的第一漏极/源极区以及耦合到第一字线WLA的第一栅极区。第二访问晶体管(AT-2)210具有耦合到第二数据存储节点SN′的第二源极/漏极区，耦合到第二位线BLA′的第二漏极/源极区，以及耦合到第一字线WLA的第二栅极区。关于端口B，第三访问晶体管(AT-3)212被耦合到第一数据存储节点SN，以及第四访问晶体管214被耦合到第二数据存储节点SN′。第三访问晶体管(AT-3)212具有耦合到第一数据存储节点SN的第三源极/漏极区，耦合到第三位线BLB的第三漏极/源极区，以及耦合到第二字线WLB的第三栅极区。第四访问晶体管(AT-4)214具有耦合到第二数据存储节点SN′的第四源极/漏极区，耦合到第四位线BLB′的第四漏极/源极区，以及耦合到第二字线WLB的第四栅极区。
第一伪晶体管(DP-1)216具有耦合到第一数据存储节点SN的第一伪源极/漏极区，以及第二伪晶体管(DP-2)218具有耦合到第二数据存储节点SN′的第二伪源极/漏极区。第三伪晶体管(DN-1)具有耦合到第一数据存储节点SN的第三伪源极/漏极区；并且第四伪晶体管(DN-2)具有耦合到第二数据存储节点SN′的第四伪源极/漏极区。
图4A示出了伪晶体管DN-1和DN-2中的栅极分别耦合到WLA和WLB的SRAM单元400的原理图。图4B-4D示出了与图4A的SRAM单元400一致的SRAM单元布局的一些实施例。图4B示出了布局的下层(例如鳍、栅电极、栅极接触件和接触件)，图4C示出了布局的上层(例如接触件、栅极接触件、金属1(metal 1)、金属2和通孔1(via 1)层)，以及图4D示出了图4B-4C的叠置。为了清楚起见，在图4A到4D中，SRAM单元布局的晶体管被标记为与用于SRAM单元104′的图3的晶体管原理图一致的PU-1、PU-2、PD-1、PD-2、AT-1、AT-2、AT-3、AT-4、DP-1、DP-2、DN-1和DN-2。为了示出用于SRAM单元400的布局的各层如何堆叠，图4B-4D每个均具有在相应的上层布局视图中沿着线A-A所截取的下层横截面图。
现在参考图4B的布局图，鳍(例如402a、402b)沿着第一方向(例如y方向)在衬底上方延伸。鳍由半导体材料制成，并且通常相对于彼此以规则间隔或间距间隔开。栅电极(例如406、416、428)在第二方向上(例如与第一方向垂直的X方向)横跨过鳍，并且可以由例如掺杂的多晶硅或者金属制成。栅极介电材料407将鳍与栅电极分隔开。栅电极覆盖在至少一个半导体鳍上以构建每个鳍式场效应晶体管(FinFET)。上拉晶体管(PU-1、PU-2)以及伪p型晶体管(DP-1、DP-2)对应于n型鳍，并且在它们的栅电极的相对侧上具有p型源极/漏极区；而访问晶体管(AT-1、AT-2、AT-3、AT-4)、下拉晶体管(PD-1、PD-2)、以及伪n型晶体管(DN-1、DN-2)对应p型鳍，并且在它们的栅极的相对侧上具有n型源极/漏极区。因此，下拉晶体管和上拉晶体管的漏极端子具有设置为相邻的单独的伪栅极。例如，PD-1的漏极具有设置为相邻的伪晶体管DN-2，以及例如PU-1的漏极具有设置为相邻的伪晶体管DP-1。下拉晶体管和上拉晶体管的鳍部分地在伪栅极的底部下方延伸。例如，PD-1的鳍412a部分地在伪栅极DN-2的栅电极下方延伸。
栅电极也通常相对于彼此以规则间隔或间距间隔开，从而栅电极的间隔或间距与鳍的间隔或间距相同或不同。对于诸如晶体管PU-1和PU-2的一些晶体管，栅电极仅覆盖单个鳍，而对于诸如晶体管AT-1、PD-1、DN-2以及AT-2的其他晶体管，栅电极覆盖多个半导体鳍。此外，在一些实施例中，访问晶体管(AT-1、AT-2、AT-3、AT-4)中的每个相比于PU-1和PU-2中任一个传送较大的电流以具有足够的写入裕度。因此，访问晶体管(AT-1、AT-2、AT-3、AT-4)中的每个具有2个鳍，而上拉晶体管(PU-1、PU-2)中的每个仅具有单个鳍，以及下拉晶体管具有4个鳍或更多个鳍以适当地平衡用于良好的读取裕度的电流。
在一些实施例中，源极/漏极区可以是鳍的掺杂区，但是通常是外延生长的源极/漏极区，这些源极/漏极区呈菱形横截面轮廓。位线A(BLA)通过BLA接触件404耦合到用作晶体管AT-1的漏极区的鳍402a、402b。晶体管AT-1的鳍402a、402b在AT-1的栅电极406下方延伸。AT-1的源极区通过鳍402a、402b耦合到第一数据存储节点SN接触件408并且耦合到晶体管AT-3的源极区。位线B(BLB)通过接触件410耦合到晶体管AT-3的漏极区。第一数据存储节点SN接触件408在晶体管PD-1的漏极和晶体管DN-2的源极与鳍412a-412d耦合。晶体管PD-1的源极通过VSS接触件414与Vss耦合，而晶体管DN-2的漏极是浮置的。栅电极416还在鳍418和鳍420上方延伸以构建晶体管PU-1和DP-2。晶体管PU-1的源极耦合到VDD，而PU-1的漏极耦合到第一数据存储节点SN和对接接触件422。在一些实施例中，纵长的接触件408可连接PU-1、PD-1、AT-1、以及AT-3的源极/漏极节点。对接的接触件422在布局的y方向上是延长的，这有助于连接友好的单元布局。
在布局400的另一侧，BLA′通过BLA′接触件426耦合到用作晶体管AT-2的漏极区的鳍424a、424b。晶体管AT-2的鳍424a、424b在AT-2的栅极428下方延伸。AT-2的源极区通过鳍424a、424b与第二数据存储节点SN′接触件430耦合并与晶体管AT-4的源极区耦合。BLB′通过BLB′接触件432与晶体管AT-4的漏极区耦合。第二数据存储节点SN′接触件430与晶体管PD-2的漏极和晶体管DN-1的源极耦合。晶体管PD-2的源极耦合到VSS，而晶体管DN-1的漏极是浮置的。PD-2的栅电极434也在鳍420、418上方延伸以分别构建晶体管PU-2、DP-1。晶体管PU-2的源极耦合到VDD，而PU-2的漏极耦合到DP-2的源极。
在一些实施例中，如图所示，下拉晶体管(例如PD-1)和伪晶体管(例如DN-2)对应于从半导体衬底开始垂直向上延伸的相同的鳍。图4B中伪晶体管的鳍停止在它们的栅电极之下，并因此仅向外延伸越过栅电极的一个边缘。如果外延生长的源/漏极区被用于下拉晶体管和/或伪晶体管的源极/漏极区，则这些外延生长的源极/漏极区可被形成在鳍的间隙或凹槽内，但是下拉晶体管和伪晶体管仍被形成为一个或多个鳍，该多个鳍是共线性的并且沿着彼此的共同轴延伸。p型器件(例如PU-1、PU-2、DP-1和DP-2)可以被形成在p型有源区411中，而n型器件(例如PD-1、PD-2、AT-1、AT-2、AT-3、AT-4、DN-1、和DN-2)可以被形成在n型区413内。在一些实施例中，P型区411和n型区413在存储单元的阵列上方可以是连接的。在FinFET技术中，被在FinFET和形成有FinFET的有源区的最近边缘之间的间隔会影响晶体管性能(这被称为布局效应)。所示的连续有源区布局可以减少布局效应以限制器件变化，其中有源区被布置为在阵列上方连续延伸的纵长线。因此，在一些实施例中，相对于有源区布置器件以平衡布局并且提高单元稳定性。
图4C示出了说明了如何将金属1、金属2和通孔1层用于电连接SRAM单元布局400的晶体管。金属1线440、444分别对应于第一字线(WLA)和第二字线(WLB)，并且沿着第二方向分别在SRAM单元布局上方延伸。金属1线堆叠在栅电极上方。金属2线442对应于位线(BLA、BLB、BLA′、和BLB′)和电源线(VSS、VDD)，并且被布置在金属1线440、444上方并且在第一方向上延伸。栅极接触件从金属1线和/或金属2线向下延伸以与栅电极电连接。通孔1从金属2线向下延伸以与金属1线电连接。
在图4D中，示出了图4B-4C的叠置。应当理解，伪晶体管DN-1的栅电极428通过接触件446耦合到字线A440。此外，伪晶体管DN-2的栅电极448通过接触件452耦合到字线B 444。因此，如图4A所示，伪晶体管DN-1、DN-2的栅电极可以分别耦合到WLA、WLB。虽然SRAM单元布局400仅描述了单个SRAM单元，但是多个这种SRAM单元布局400可被包括在集成电路中，使得邻近的SRAM单元以类似瓷砖方式安装在一起。在许多实施例中，互相直接在之上和之下的邻近的SRAM单元被垂直翻转，而互相直接在左边和右边的邻近的SRAM单元被水平翻转以实现有效封装在一起的SRAM单元。
如图4D的顶视图400所示，单元布局包括用于一些层的单向布线。例如，有源区(411、413)、鳍(例如412a)和金属2线(包括BLA、BLB、Vss和Vdd)沿y方向而行，而栅电极(例如406)、接触件(例如404)和金属1线(WLA,WLB)沿x方向而行。
在一些实施例中，从有源层开始向上通过金属1层和金属2层的布局形状是与用于后道工序(BEOL)和前道工序(FEOL)布线的自对准双图案光刻技术兼容的直线。在自对准双图案技术中，通过以下方式图案化第一层：在第一层上方的光刻掩模，然后蚀刻该第一层以去除第一层的暴露部分而芯轴保留在由光刻掩模覆盖的区域中。然后，例如通过实施共形沉积以及随后的回蚀刻工艺，在芯轴的相对侧壁上形成间隔件。因为以这种方式形成间隔件，所以间隔件(其可以对应于该层中诸如M1线、M2线的部件)可以使布局中部件的图案密度加倍(或者将间距切成相等的两半)以帮助光刻工具减少部件尺寸。这些自对准双图案化技术适用于直线部件，并且因此，图4D所示的层的形状是直线以允许使用自对准双图案化技术，从而提供增加的存储器密度。
图5A示出了根据一些实施例的第一访问晶体管AT-1(见图4B)的透视图500。第一访问晶体管AT-1包括在半导体衬底502上方的互相平行的一对半导体鳍402a、402b。在一些实施例中，半导体衬底502可以是体硅或者绝缘体上半导体(SOI)衬底(例如绝缘体上硅衬底)。鳍402a、402b自半导体衬底502开始通过诸如二氧化硅或低k介电层(例如埋氧(BOX)层)的绝缘区504中的开口向上延伸。导电栅电极406跨越半导体鳍402a、402b、以及诸如SiO2或高k电介质的栅极电介质506，该栅极电介质506将栅电极406与半导体鳍402a、402b分隔开。在一些实施例中，接触件404、408也可称为局部互连线，在鳍402a,402b上方延伸，并且将鳍402a、402b互相耦合。栅极接触件508将栅电极406与金属1层耦合(未示出)。
图5B示出了如通过图4D中横截面线B-B所指示的沿鳍412a的图4D的布局的横截面图。如图5B所示，由p型单晶硅制成的鳍412a在半导体衬底502上方延伸并且从衬底502开始通过绝缘区504中的开口向上延伸。栅极电介质506将栅电极416、448与鳍412a分隔开，而N型外延生长的源极/漏极区520、522被形成在鳍412a中的凹槽内。由于图5B中的栅电极416的所示部分对应于晶体管PD1，鳍412完全在栅电极416下方延伸。然而，由于图5B中的栅电极448的所示部分对应于伪晶体管DN2，鳍412a在栅电极448下方终止而没有延伸超出栅电极448的双边缘之外。注意，例如伪晶体管DN2的栅电极448的伪栅极的存在改进了外延形成的源极/漏极区522的形状。相比之下，例如如果栅电极448不存在，则源极/漏极区522的外边缘可能下降(例如如线524所示)，其可以造成制造问题。因此，伪晶体管DN2的栅电极448有助于支撑源极/漏极区522以及改进制造。其他的伪晶体管DN1、DP1、DP2也可以在制造过程中通过阻止源极/漏极区的外边缘下降(例如线524示出的)而提供相似改进，并因而改进整个SRAM器件上方源极/漏极区的均匀性。
图6A-6D示出了根据一些实施例的SRAM DP单元600的另一实施例。与图4A的实施例相比，图6A-6D中的SRAM DP单元600的不同之处在于：在图6A-6D中，n型伪晶体管(DN-1、DN-2)具有浮置的栅电极(分别为602、604)；而在图4A-4D中，DN-1、DN-2的栅电极与第一字线WLA和第二字线WLB耦合。图6A示出了SRAM DP单元600的原理图，而图6B-6D示出了SRAMDP单元600的布局图。图6B示出了布局600的下层(例如，鳍、栅电极、栅极接触件、和接触件)，图6C示出了布局600的上层(例如，接触件、栅极接触件、金属1、金属2和通孔1层)以及图6D示出了图6B和6C的叠加。
在图6A中，鳍(例如402a、402b)在衬底上方沿着第一方向(例如y方向)延伸。栅电极(例如406、416、602、428、434)在第二方向(例如垂直于第一方向的x方向)上横跨鳍，并且可以由例如掺杂的多晶硅或金属制成。栅电极上覆至少一个半导体鳍，以构建每一个鳍式场效应晶体管(FinFET)。晶体管PU-1、PU-2、DP-1、和DP-2对应于p型鳍，并且在它们的栅电极的相对侧上具有n型源极/漏极区；而晶体管AT-1、PD-1、DN-1、AT-2、AT-3、DN-2、PD-2、和AT-4对应于n型鳍并且在它们栅极的相对侧上具有p型源极/漏极区。在一些实施例中，源极/漏极区可以是鳍的掺杂区，但通常是外延生长的源极/漏极区，这些外延生长的源极/漏极区呈现出菱形的横截面轮廓。
BLA通过接触件404耦合至用作晶体管AT-1的漏极区的鳍402a、402b。晶体管AT-1的鳍402a、402b在AT-1的栅电极406下方延伸。AT-1的源极区通过鳍402a、402b耦合至第一数据存储节点SN接触件408以及耦合至晶体管AT-3的源极区。BLB通过接触件410被耦合至晶体管AT-3的漏极区。第一数据存储节点SN接触件408在晶体管PD-1的漏极和晶体管DN-2的源极处被耦合至鳍412a-412d。晶体管PD-1的源极通过接触件414耦合至Vss，而晶体管DN-2的漏极是浮置的。栅电极416还在鳍418和鳍420上方延伸以构建晶体管PU-1和DP-2。晶体管PU-1的源极耦合至VDD，而PU-1的漏极耦合至第一数据存储节点SN和对接接触件422。在布局400的另一侧，BLA′通过接触件426耦合至用作晶体管AT-2的漏极区的鳍424a,424b。晶体管AT-2的鳍424a、424b在AT-2的栅电极428下方延伸。AT-2的源极区通过鳍424a、424b被耦合至第二数据存储节点SN′接触件430以及耦合至晶体管AT-4的源极区。BLB′通过接触件432被耦合至晶体管AT-4的漏极区。第二数据存储节点SN′接触件430被耦合至晶体管PD-2的漏极和晶体管DN-1的源极。晶体管PD-2的源极被耦合至Vss，而晶体管DN-1的漏极是浮置的。PD-2的栅电极434还在鳍420、418上方延伸以分别构建晶体管PU-2、DP-1。晶体管PU-2的源极耦合至VDD，而PU-2的漏极耦合至DP-2的源极。
图6C-6D示出了如何将金属1、金属2和通孔1层堆叠在图6B所示的布局上方以电耦合SRAM单元布局600的晶体管。分别地对应于第一字线(WLA)和第二字线(WLB)的金属1线440、444在SRAM单元布局上方沿着第二方向延伸。金属1线440、444堆叠在栅电极上方。对应于位线(BLA、BLB、BLA′、和BLB′)和电源线(VSS、VDD)的金属2线442被布置在金属1线上方并且在第一方向上延伸。栅极接触件从金属1线和/或金属2线向下延伸以与栅电极电连接。通孔1从金属2线向下延伸以与金属1线电连接。
图7A-7D示出了根据一些实施例的SRAM DP单元布局700的另一实施例。与图6A-6D的布局相比，图7A-7D的布局700的不同之处在于：n型伪晶体管(DN-1、DN-2)具有连接至图7A-7D中的VSS(地)的栅电极(分别地602、604)。例如，在图7B-7D中，接触件702、704分别将栅电极602、604耦合到VSS。相比之下，在图4A中，DN-1、DN-2的栅电极被耦合到第一字线WLA和第二字线WLB；并且在图6A中，DN-1、DN-2的栅电极保持浮置。将DN-1、DN-2的栅电极耦合到地确保这些晶体管为“截止”，从而有助于阻止不注意的泄露。
在图7B中，鳍(例如402a、402b)在衬底上方沿着第一方向(例如y方向)延伸。栅电极(例如406)在第二方向(例如垂直于第一方向的x方向)上横跨鳍，并且可以由例如掺杂的多晶硅或金属制成。栅电极上覆至少一个半导体鳍以构建每一个鳍式场效应晶体管(FinFET)。晶体管PU-1、PU-2、DP-1、和DP-2对应于p型鳍，并且在它们的栅电极的相对侧上具有n型源极/漏极区；而晶体管AT-1、PD-2、DN-1、AT-2、AT-3、DN-1、PD-2、和AT-4对应于n型鳍并且在它们栅极的相对侧上具有p型源极/漏极区。在一些实施例中，源极/漏极区可以是鳍的掺杂区，但通常是外延生长的源极/漏极区，这些外延生长的源极/漏极区呈现出菱形的横截面轮廓。
BLA通过接触件404耦合至用作晶体管AT-1的漏极区的鳍402a、402b。晶体管AT-1的鳍402a、402b在AT-1的栅电极406下方延伸。AT-1的源极区通过鳍402a、402b耦合至第一数据存储节点SN接触件408以及耦合至晶体管AT-3的源极区。BLB通过接触件410被耦合至晶体管AT-3的漏极区。第一数据存储节点SN接触件408在晶体管PD-1的漏极和晶体管DN-2的源极处被耦合至鳍412a-412d。晶体管PD-1的源极通过接触件414耦合至Vss，而晶体管DN-2的漏极是浮置的。栅电极416也在鳍418和鳍420上方延伸以构建晶体管PU-1和DP-2。晶体管PU-1的源极耦合至VDD，而PU-1的漏极耦合至第一数据存储节点SN和对接接触件422。在布局400的另一侧上，BLA′通过接触件426耦合至用作晶体管AT-2的漏极区的鳍424a、424b。晶体管AT-2的鳍424a、424b在AT-2的栅电极428下方延伸。AT-2的源极区通过鳍424a、424b被耦合至第二数据存储节点SN′接触件430以及耦合至晶体管AT-4的源极区。BLB′通过接触件432被耦合至晶体管AT-4的漏极区。第二数据存储节点SN′接触件430被耦合至晶体管PD-2的漏极和晶体管DN-1的源极。晶体管PD-2的源极被耦合至Vss，而晶体管DN-1的漏极是浮置的。PD-2的栅电极434也在鳍420、418上方延伸以分别构建晶体管PU-2、DP-1。晶体管PU-2的源极耦合至VDD，而PU-2的漏极耦合至DP-2的源极。
图7C-7D示出了如何将金属1、金属2和通孔1层堆叠在图7B所示的布局上方以电耦合SRAM单元布局700的晶体管。对应于第一字线(WLA)和第二字线(WLB)的金属1线440在SRAM单元布局上方沿着第二方向延伸。金属1线堆叠在栅电极上方。对应于位线(BLA、BLB、BLA′、和BLB′)和电源线(VSS、VDD)的金属2线442被布置在金属1线上方并且在第一方向上延伸。栅极接触件从金属1线和/或金属2线向下延伸以与栅电极电连接。通孔1从金属2线向下延伸以与金属1线电连接。
图8A-8D示出了根据一些实施例的SRAM DP单元800的另一实施例。与图7B-7D的布局相比，图8B-8D中的布局800的不同之处在于：图8B-8D包括隔离晶体管IT-1、IT-2以替代图7B-7D中的伪晶体管DN-1、DN-2。隔离晶体管IT-1、IT-2具有向外延伸超出它们的栅电极(分别地602、604)的两侧的鳍，而图7B-7D的伪晶体管DN-1、DN-2在它们的栅电极下方终止，而没有向外延伸超出它们的栅电极的两侧。隔离晶体管IT-1、IT-2具有连接至VSS的栅电极以确保这些晶体管为“截止”，从而有助于阻止不注意的泄露。
在图8B中，鳍(例如402a、402b)在衬底上方沿着第一方向(例如y方向)延伸。栅电极(例如406)在第二方向(例如垂直于第一方向的x方向)上横跨鳍，并且可以由例如掺杂的多晶硅或金属制成。栅电极上覆至少一个半导体鳍以构建每一个鳍式场效应晶体管(FinFET)。晶体管PU-1、PU-2、DP-1、和DP-2对应于p型鳍，并且在它们的栅电极的相对侧上具有n型源极/漏极区；而晶体管AT-1、PD-2、IT-1、AT-2、AT-3、IT-2、PD-2、和AT-4对应于n型鳍并且在它们栅极的相对侧上具有p型源极/漏极区。在一些实施例中，源极/漏极区可以是鳍的掺杂区，但通常是外延生长的源极/漏极区，这些外延生长的源极/漏极区呈现出菱形的横截面轮廓。
BLA通过接触件404耦合至用作晶体管AT-1的漏极区的鳍402a、402b。晶体管AT-1的鳍402a、402b在AT-1的栅电极406下方延伸。AT-1的源极区通过鳍402a、402b耦合至第一数据存储节点SN接触件408以及耦合至晶体管AT-3的源极区。BLB通过接触件410被耦合至晶体管AT-3的漏极区。第一数据存储节点SN接触件408在晶体管PD-1的漏极和晶体管IT-2的源极被耦合至鳍412a-412d。晶体管PD-1的源极通过接触件414耦合至Vss，而晶体管IT-2的漏极是浮置的。栅电极416还在鳍418和鳍420上方延伸以构建晶体管PU-1和DP-2。晶体管PU-1的源极耦合至VDD，而PU-1的漏极耦合至第一数据存储节点SN和对接接触件422。在布局400的另一侧，BLA′通过接触件426耦合至用作晶体管AT-2的漏极区的鳍424a、424b。晶体管AT-2的鳍424a、424b在AT-2的栅电极428下方延伸。AT-2的源极区通过鳍424a、424b被耦合至第二数据存储节点SN′接触件430以及耦合至晶体管AT-4的源极区。BLB′通过接触件432被耦合至晶体管AT-4的漏极区。第二数据存储节点SN′接触件430被耦合至晶体管PD-2的漏极和晶体管IT-1的源极。晶体管PD-2的源极被耦合至Vss，而晶体管IT-1的漏极是浮置的。PD-2的栅电极434也在鳍420、418上方延伸以分别构建晶体管PU-2、DP-1。晶体管PU-2的源极耦合至VDD，而PU-2的漏极耦合至DP-2的源极。
图8C-8D示出了如何将金属1、金属2和通孔1层堆叠在图7B所示的布局上方以电耦合SRAM单元布局800的晶体管。对应于第一字线(WLA)和第二字线(WLB)的金属1线440在SRAM单元布局上方沿着第二方向延伸。金属1线堆叠在栅电极上方。对应于位线(BLA、BLB、BLA′、和BLB′)和电源线(VSS、VDD)的金属2线442被布置在金属1线上方并且在第一方向上延伸。栅极接触件从金属1线和/或金属2线向下延伸以与栅电极电连接。通孔1从金属2线向下延伸以与金属1线电连接。
虽然本发明以上在DP SRAM器件的背景下进行说明和描述，但是应当理解，本发明还适用于其他类型的SRAM存储器件，例如单端口SRAM器件或者具有两个以上端口的SRAM器件。此外，尽管SRAM器件将数据存储在交叉耦合的反相器中，但是本发明的一些实施例还可以应用于其他类型的存储器，其中，除此之外，数据被存储在其他类型的数据存储元件，例如，磁阻式存储元件(例如在MRAM中)、电容性存储元件(例如在DRAM器件中)、相变存储元件(在PCRAM器件)、铁电存储元件(例如在FeRAM器件中)、以及可变电阻存储元件(例如在RRAM器件中)。
此外，虽然针对FinFET器件已示例说明了本发明的一些方面，但是本发明还适用于平面型场效应晶体管器件，例如金属氧化物半导体场效应晶体管(MOSFET)。
另外，虽然本发明上面在由8个晶体管组成的SRAM单元(称为“8T”SRAM单元)的背景下进行说明和描述，但是本发明还适用于由6个晶体管组成的单端口SRAM单元(称为“6T”SRAM单元)。典型的6T SRAM单元包括两个交叉耦合的反相器，例如图2中的反相器204、206，并且还包括仅2个访问晶体管，而不是图2所示的4个访问晶体管。与图2中的AT-1 208类似的这两个访问晶体管中的一个晶体管具有耦合到存储节点(SN)的第一源极/漏极、耦合到BL的第二源极/漏极以及耦合到字线的栅极；而与图2中的AT-2 210类似的这两个访问晶体管中的另一个晶体管具有耦合到互补存储节点(SN′)的第一源极/漏极、耦合到互补BL′的第二源极/漏极区以及耦合到字线的栅极。6T和8T SRAM单元都可以使用同样的金属布线方案以简化SRAM外围设计和电源网格设计。例如，在一些实施例中，6T和8T SRAM单元具有在金属1线中布线的字线(例如，参见图4C中的WLA、WLB)以及可以具有在金属2线中布线的位线、互补位线、VSS和VDD线(例如，参见图4C中的BLA、BLB、VSS、VDD)。6T和8T SRAM单元可以具有在y方向上的单元高度，以及在一些实施例中该高度可以为栅电极间距的两倍。例如，图4D示出了SRAM单元具有在y方向上的单元高度h(其中在SRAM单元的最高边缘和最低边缘之间测量h)，以及栅电极间距p(其中在相邻栅电极的中心线之间测量栅电极间距)，其中单元高度h可以等于栅极间距p的两倍(例如h＝2p)。
因此，本发明的一些实施例涉及包括多个SRAM单元的静态随机存取存储器(SRAM)器件。SRAM单元包括彼此交叉耦合的第一和第二反相器以构建第一和第二数据存储节点，第一和第二数据存储节点是互补的。第一访问晶体管包括耦合到第一数据存储节点的第一源极/漏极区、耦合到第一位线的第一漏极/源极区以及耦合到字线的第一栅极区。第二访问晶体管包括耦合到第二互补数据存储节点的第二源极/漏极区、耦合到第二位线的第二漏极/源极区以及耦合到字线的第二栅极区。第一伪晶体管具有耦合到第一访问晶体管的第一源极/漏极区的第一伪源极/漏极区。第二伪晶体管具有耦合到第二访问晶体管的第二源极/漏极区的第二伪源极/漏极区。
在实施例中，所述第一伪晶体管和所述第二伪晶体管中的至少一个具有耦合到所述第一数据存储节点的栅极。
在实施例中，所述第一伪晶体管和所述第二伪晶体管中的至少一个具有耦合到所述第一字线的栅极。
在实施例中，所述第一伪晶体管和所述第二伪晶体管中的至少一个具有耦合到地的栅极。
在实施例中，所述第一伪晶体管和所述第二伪晶体管中的至少一个具有浮置的栅极。
在实施例中，静态随机存取存储器器件进一步包括：第三伪晶体管，具有耦合到所述第一访问晶体管的所述第一源极/漏极区的第三伪源极/漏极区；以及第四伪晶体管，具有耦合到所述第二访问晶体管的所述第二源极/漏极区的第四伪源极/漏极区。
在实施例中，所述第一伪晶体管和所述第二伪晶体管是p型晶体管并且具有第一伪栅极和第二伪栅极，所述第一伪栅极和所述第二伪栅极分别耦合到所述第一数据存储节点和所述第二数据存储节点；以及其中，所述第三伪晶体管和所述第四伪晶体管是n型晶体管并且具有耦合到地的相应的第三伪栅极和第四伪栅极。
在实施例中，所述第一反相器包括第一下拉晶体管和第一上拉晶体管，并且所述第一下拉晶体管和所述第一伪晶体管或者所述第二伪晶体管被设置在一个或多个鳍中，其中，所述鳍从半导体衬底向上垂直延伸并且互相共线。
在实施例中，静态随机存取存储器器件进一步包括：第三访问晶体管，具有耦合到第二字线的栅极、耦合到所述第一数据存储节点的第三源极/漏极区、以及耦合到第三位线的第三漏极/源极区；以及第四访问晶体管，具有耦合到所述第二字线的栅极、耦合到所述第二数据存储节点的第四源极/漏极区、以及耦合到第四位线的第四漏极/源极区，所述第四位线与所述第三位线互补。
在实施例中，所述第一伪晶体管是p型以及所述第二伪晶体管是n型。
在实施例中，静态随机存取存储器器件进一步包括：第三伪晶体管，具有耦合到所述第一数据存储节点的第三伪源极/漏极区；以及第四伪晶体管，具有耦合到所述第二数据存储节点的第四伪源极/漏极区。
在实施例中，所述第一伪晶体管具有耦合到所述第一数据存储节点的栅极，所述第四伪晶体管具有耦合到所述第二数据存储节点的栅极，以及所述第二伪晶体管和所述第三伪晶体管具有栅极，其中，所述栅极浮置、耦合到VSS、或者分别耦合到所述第一字线和所述第二字线。
在实施例中，所述第一反相器包括第一下拉晶体管和第一上拉晶体管，并且所述第一下拉晶体管和所述第一伪晶体管或者所述第二伪晶体管设置在一个或多个鳍中，所述鳍从半导体衬底向上垂直延伸并且互相共线。
在其他实施例中，存储器件包括第一反相器和第二反相器，该第一反相器和第二反相器被交叉耦合以建立数据存储元件。存储器件包括在半导体衬底上方沿着第一方向互相平行延伸的多个半导体鳍。该多个半导体鳍中的第一鳍对应于第一反相器的第一上拉晶体管，并且该多个半导体鳍中的第二鳍对应于第一反相器的第一下拉晶体管。第一栅电极在与第一方向垂直的第二方向上延伸以在第一上拉晶体管的沟道区处跨越第一鳍。第一栅电极在第二方向上线性地连续以在第一下拉晶体管的沟道区处跨越第二鳍。第二栅电极在第二方向上与第一栅电极平行延伸但是在第一方向上与第一栅电极间隔开以构建用于第一鳍的第一伪晶体管结构。第一鳍在第一方向上的延伸终止，所以第一鳍的端面驻留在第二栅电极下方并且在第二栅电极的外侧壁内。
在实施例中，所述多个半导体鳍中的第三鳍对应于所述第二反相器的第二上拉晶体管；所述多个半导体鳍中的第四鳍对应于所述第二反相器的第二下拉晶体管；以及所述第二栅电极从所述第一伪晶体管结构以直线的方式连续以在所述第二上拉晶体管的沟道区处跨越所述第三鳍和在所述第二下拉晶体管的沟道区处跨越所述第四鳍。
在实施例中，所述第三鳍在所述第一方向上的延伸终止，使得所述第三鳍的端面驻留在所述第一栅电极下方并且在所述第一栅电极的外侧壁之内以构建第二伪晶体管。
在实施例中，存储器件进一步包括：所述多个半导体鳍的第五鳍对应于第一访问晶体管，所述第一访问晶体管具有耦合到所述第一上拉晶体管的源极/漏极区和所述第一下拉晶体管的源极/漏极区的源极/漏极区；以及在所述第二方向上并且在所述第二栅电极上方延伸的第一字线，所述第一字线被耦合到所述第一访问晶体管的栅电极。
在实施例中，所述第二鳍在所述第一方向上的延伸终止，使得所述第二鳍的端面驻留在所述第二栅电极下方并且在所述第二栅电极的外侧壁之内以构建第三伪晶体管，所述第三伪晶体管的栅电极耦合到所述第一字线、是浮置、或者耦合到VSS。
在又一些其他实施例中，本发明涉及包括多个存储单元的存储器件。存储单元包括具有第一和第二互补数据存储节点的数据存储元件。第一访问晶体管具有耦合到第一字线的栅极、耦合到第一数据存储节点的第一源极/漏极区、耦合到第一位线的第一漏极/源极区。第二访问晶体管具有耦合到第二字线的栅极、耦合到第二数据存储节点的第二源极/漏极区以及耦合到第二位线的第二漏极/源极区。第一伪晶体管具有耦合到第一数据存储节点的栅极和第一伪源极/漏极区。第二伪晶体管具有耦合到第二数据存储节点的第二伪源极/漏极区。第二伪晶体管具有栅极，该栅极浮置、耦合到VSS或者耦合到第二字线。
在实施例中，所述数据存储元件包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器相互交叉耦合以构建所述第一数据存储节点和所述第二数据存储节点。
上面概述了几个实施例的特征使得本领域技术人员可较好地理解本发明的方面。本领域技术人员应当理解，他们可容易地使用本公开作为基础来设计或修改其他工艺和结构以执行与在此介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也应意识到这种等同构造没有脱离本公开的精神和范围，并且在没有脱离本公开的精神和范围情况下他们可以做各种改变、代替和更改。

Claims (18)

1.一种静态随机存取存储器(SRAM)器件，包括多个静态随机存取存储器单元，所述静态随机存取存储器单元包括：
第一反相器和第二反相器，所述第一反相器和所述第二反相器相互交叉耦合，以构建用于所述静态随机存取存储器单元的互补的第一数据存储节点和第二数据存储节点；
第一访问晶体管包括：耦合到所述第一数据存储节点的第一源极/漏极区、耦合到第一位线的第一漏极/源极区和耦合到第一字线的第一栅极区；
第二访问晶体管包括：耦合到所述第二数据存储节点的第二源极/漏极区、耦合到第二位线的第二漏极/源极区以及耦合到所述第一字线的第二栅极区；
第一伪晶体管，具有耦合到所述第一访问晶体管的所述第一源极/漏极区的第一伪源极/漏极区；以及
第二伪晶体管，具有耦合到所述第二访问晶体管的所述第二源极/漏极区的第二伪源极/漏极区；
其中，所述第一伪晶体管和所述第二伪晶体管中的至少一个具有耦合到所述第一字线的栅极或者具有浮置的栅极。
2.根据权利要求1所述的静态随机存取存储器器件，其中，所述第一伪晶体管和所述第二伪晶体管中的至少一个具有耦合到所述第一数据存储节点的栅极。
3.根据权利要求1所述的静态随机存取存储器器件，其中，所述第一伪晶体管和所述第二伪晶体管中的至少一个具有耦合到地的栅极。
4.根据权利要求1所述的静态随机存取存储器器件，进一步包括：
第三伪晶体管，具有耦合到所述第一访问晶体管的所述第一源极/漏极区的第三伪源极/漏极区；以及
第四伪晶体管，具有耦合到所述第二访问晶体管的所述第二源极/漏极区的第四伪源极/漏极区。
5.根据权利要求4所述的静态随机存取存储器器件，
其中，所述第一伪晶体管和所述第二伪晶体管是p型晶体管并且具有第一伪栅极和第二伪栅极，所述第一伪栅极和所述第二伪栅极分别耦合到所述第一数据存储节点和所述第二数据存储节点；以及
其中，所述第三伪晶体管和所述第四伪晶体管是n型晶体管并且具有耦合到地的相应的第三伪栅极和第四伪栅极。
6.根据权利要求1所述的静态随机存取存储器器件，其中，所述第一反相器包括第一下拉晶体管和第一上拉晶体管，并且所述第一下拉晶体管和所述第一伪晶体管或者所述第二伪晶体管被设置在一个或多个鳍中，其中，所述鳍从半导体衬底向上垂直延伸并且互相共线。
7.根据权利要求1所述的静态随机存取存储器器件，进一步包括：
第三访问晶体管，具有耦合到第二字线的栅极、耦合到所述第一数据存储节点的第三源极/漏极区、以及耦合到第三位线的第三漏极/源极区；以及
第四访问晶体管，具有耦合到所述第二字线的栅极、耦合到所述第二数据存储节点的第四源极/漏极区、以及耦合到第四位线的第四漏极/源极区，所述第四位线与所述第三位线互补。
8.根据权利要求7所述的静态随机存取存储器器件，其中，所述第一伪晶体管是p型以及所述第二伪晶体管是n型。
9.根据权利要求7所述的静态随机存取存储器器件，进一步包括：
第三伪晶体管，具有耦合到所述第一数据存储节点的第三伪源极/漏极区；以及
第四伪晶体管，具有耦合到所述第二数据存储节点的第四伪源极/漏极区。
10.根据权利要求9所述的静态随机存取存储器器件，其中，所述第一伪晶体管具有耦合到所述第一数据存储节点的栅极，所述第四伪晶体管具有耦合到所述第二数据存储节点的栅极，以及所述第二伪晶体管和所述第三伪晶体管具有栅极，其中，所述栅极浮置、耦合到VSS、或者分别耦合到所述第一字线和所述第二字线。
11.根据权利要求7所述的静态随机存取存储器器件，其中，
所述第一反相器包括第一下拉晶体管和第一上拉晶体管，并且所述第一下拉晶体管和所述第一伪晶体管或者所述第二伪晶体管设置在一个或多个鳍中，所述鳍从半导体衬底向上垂直延伸并且互相共线。
12.一种存储器件，所述存储器件包括交叉耦合的第一反相器和第二反相器，以构建数据存储元件，所述存储器件包括：
多个半导体鳍，在半导体衬底上沿着第一方向互相平行延伸，所述多个半导体鳍中的第一鳍对应于所述第一反相器的第一上拉晶体管以及所述多个半导体鳍中的第二鳍对应于所述第一反相器的第一下拉晶体管；
第一栅电极，在与所述第一方向垂直的第二方向上延伸以在所述第一上拉晶体管的沟道区处跨越所述第一鳍，并且在第二方向上以直线的方式连续以在所述第一下拉晶体管的沟道区处跨越所述第二鳍；以及
第二栅电极，在所述第二方向上与所述第一栅电极平行延伸，但是在第一方向上与所述第一栅电极间隔开以构建用于所述第一鳍的第一伪晶体管结构，其中，所述第一鳍在所述第一方向上的延伸终止，使得所述第一鳍的端面驻留在所述第二栅电极下方并且在所述第二栅电极的外侧壁之内。
13.根据权利要求12的存储器件，其中，
所述多个半导体鳍中的第三鳍对应于所述第二反相器的第二上拉晶体管；
所述多个半导体鳍中的第四鳍对应于所述第二反相器的第二下拉晶体管；以及
所述第二栅电极从所述第一伪晶体管结构以直线的方式连续以在所述第二上拉晶体管的沟道区处跨越所述第三鳍和在所述第二下拉晶体管的沟道区处跨越所述第四鳍。
14.根据权利要求13所述的存储器件，其中，所述第三鳍在所述第一方向上的延伸终止，使得所述第三鳍的端面驻留在所述第一栅电极下方并且在所述第一栅电极的外侧壁之内以构建第二伪晶体管。
15.根据权利要求13所述的存储器件，进一步包括：
所述多个半导体鳍的第五鳍对应于第一访问晶体管，所述第一访问晶体管具有耦合到所述第一上拉晶体管的源极/漏极区和所述第一下拉晶体管的源极/漏极区的源极/漏极区；以及
在所述第二方向上并且在所述第二栅电极上方延伸的第一字线，所述第一字线被耦合到所述第一访问晶体管的栅电极。
16.根据权利要求15所述的存储器件，其中，所述第二鳍在所述第一方向上的延伸终止，使得所述第二鳍的端面驻留在所述第二栅电极下方并且在所述第二栅电极的外侧壁之内以构建第三伪晶体管，所述第三伪晶体管的栅电极耦合到所述第一字线、是浮置、或者耦合到VSS。
17.一种存储器件，所述存储器件包括多个存储单元，所述存储单元包括：
数据存储元件，具有互补的第一数据存储节点和第二数据存储节点；
第一访问晶体管，具有耦合到第一字线的栅极，耦合到所述第一数据存储节点的第一源极/漏极区和耦合到第一位线的第一漏极/源极区；
第二访问晶体管，具有耦合到第二字线的栅极，耦合到所述第二数据存储节点的第二源极/漏极区和耦合到第二位线的第二漏极/源极区；
第一伪晶体管，具有耦合到所述第一数据存储节点的栅极和第一伪源极/漏极区；以及
第二伪晶体管，具有耦合到所述第二数据存储节点的第二伪源极/漏极区，并且具有浮置的、耦合到VSS或者耦合到所述第二字线的栅极。
18.根据权利要求17所述的存储器件，其中，所述数据存储元件包括：
第一反相器和第二反相器，所述第一反相器和所述第二反相器相互交叉耦合以构建所述第一数据存储节点和所述第二数据存储节点。
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