TW201715518A - 雙埠靜態隨機存取記憶體胞元 - Google Patents

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Abstract

本發明揭示一種SRAM胞元，其包含彼此交叉耦合以建立互補之第一資料儲存節點及第二資料儲存節點之第一反向器及第二反向器。一第一存取電晶體包含：一第一源極/汲極區，其耦合至該第一資料儲存節點；一第一汲極/源極區，其耦合至一第一位元線；及一第一閘極區，其耦合至一字線。一第二存取電晶體包含：一第二源極/汲極區，其耦合至該第二互補資料儲存節點；一第二汲極/源極區，其耦合至一第二位元線；及一第二閘極區，其耦合至該字線。一第一虛設電晶體具有耦合至該第一存取電晶體之該第一源極/汲極區之一第一虛設源極/汲極區。一第二虛設電晶體具有耦合至該第二存取電晶體之該第二源極/汲極區之一第二虛設源極/汲極區。

Description

雙埠靜態隨機存取記憶體胞元
本揭露係關於一雙埠靜態隨機存取記憶體胞元及相關之記憶體裝置。
半導體記憶體係實施於一基於半導體之積體電路上之一電子資料儲存裝置。半導體記憶體以諸多不同類型及技術製成。半導體記憶體具有比其他類型之資料儲存技術快得多的存取時間。舉例而言，一資料位元組可通常在幾奈秒內寫入至半導體記憶體或自半導體記憶體讀取，而用於旋轉儲存器(諸如硬碟)之存取時間係在毫秒之範圍內。出於此等原因以及其他，將半導體記憶體用作電腦記憶體之一主要儲存機構以保持電腦當前正工作之資料，以及用於其他用途。
本揭露提供一種靜態隨機存取記憶體(SRAM)裝置，其包含複數個SRAM胞元。一SRAM胞元包括第一反向器及第二反向器，其等彼此交叉耦合以建立用於該SRAM胞元的互補之第一資料儲存節點及第二資料儲存節點；一第一存取電晶體，其包括：一第一源極/汲極區，其耦合至該第一資料儲存節點；一第一汲極/源極區，其耦合至一第一位元線；及一第一閘極區，其耦合至一第一字線；一第二存取電晶體，其包括：一第二源極/汲極區，其耦合至該第二資料儲存節點；一第二汲極/源極區，其耦合至一第二位元線；及一第二閘極區，其耦合至該第一字線；一第一虛設電晶體，其具有耦合至該第一存取電晶體之該第一源極/汲極區之一第一虛設源極/汲極區；及一第二虛設電晶體，其具有耦合至該第二存取電晶體之該第二源極/汲極區之一第二虛設源極/汲極區。 本揭露另提供一種記憶體裝置，其包含交叉耦合以建立一資料儲存元件之一第一反向器及一第二反向器，該記憶體裝置包括：複數個半導體鰭片，其在一半導體基板上方沿一第一方向彼此平行地延伸，其中該複數個半導體鰭片中之一第一鰭片對應於該第一反向器之一第一上拉電晶體，且該複數個半導體鰭片中之一第二鰭片對應於該第一反向器之一第一下拉電晶體；一第一閘極電極，其沿垂直於該第一方向之一第二方向延伸以在該第一上拉電晶體之一通道區處跨立該第一鰭片，且沿該第二方向線性地延續以在該第一下拉電晶體之一通道區處跨立該第二鰭片；及一第二閘極電極，其沿該第二方向與該第一閘極電極平行地延伸但沿該第一方向與該第一閘極電極間隔開以建立用於該第一鰭片之一第一虛設電晶體結構，其中該第一鰭片沿該第一方向之延伸終止，使得該第一鰭片之一端面駐存於該第二閘極電極下方且在該第二閘極電極之外側壁內。 本揭露另提供一種記憶體裝置，其包含複數個記憶體胞元，一記憶體胞元包括：一資料儲存元件，其具有第一資料儲存節點及第二資料儲存節點，該第一資料儲存節點及該第二資料儲存節點係互補的；一第一存取電晶體，其具有：一閘極，其耦合至一第一字線；一第一源極/汲極區，其耦合至該第一資料儲存節點；及一第一汲極/源極區，其耦合至一第一位元線；一第二存取電晶體，其具有：一閘極，其耦合至一第二字線；一第二源極/汲極區，其耦合至該第二資料儲存節點；及一第二汲極/源極區，其耦合至一第二位元線；一第一虛設電晶體，其具有耦合至該第一資料儲存節點之一閘極及一第一虛設源極/汲極區；及一第二虛設電晶體，其具有耦合至該第二資料儲存節點之一第二虛設源極/汲極區，且具有係浮動的、耦合至VSS或耦合至該第二字線之一閘極。
相關申請案之參考 此申請案主張於2015年10月19日提出申請之美國臨時申請案第62/243,242號之優先權，該美國臨時申請案之內容特此以其全文引用方式併入。 以下揭露內容提供用於實施所提供標的物之不同特徵之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅係實例且並不意欲係限制性的。舉例而言，以下說明中的一第一特徵形成於一第二特徵上方或該第二特徵上可包含其中第一特徵與第二特徵直接接觸地形成之實施例，且亦可包含其中額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰之目的且本身不指定所論述之各種實施例及/或組態之間的一關係。 進一步地，為便於說明，本文中可使用空間相對術語(諸如「在...之下」、「在...下面」、「下部」、「在...上面」、「上部」及諸如此類)來闡述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所圖解說明。除圖中所繪示之定向以外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。可以其他方式定向(旋轉90度或以其他定向)設備且同樣可相應地解釋本文中所使用之空間相對描述符。 圖1圖解說明一雙埠靜態隨機存取記憶體(DP SRAM)裝置100之一方塊圖。DP SRAM裝置100包含由若干個記憶體胞元104構成之一陣列102，該若干個記憶體胞元配置成L行及M列，其中L及M可為任何整數且可彼此相同或不同。為清晰起見，個別記憶體胞元104在圖1中被標記為CCOLUMN-ROW 。 如將在下文詳細地瞭解，在DP SRAM裝置100中，讀取及寫入操作可透過兩個「埠」進行，該兩個「埠」在圖1中由下標「A」及「B」指示。每一埠具有其自身之字線集及其自身之位元線集，該等字線集及位元線集與另一埠之字線集及位元線集分離。舉例而言，沿著陣列之各列，埠A包含字線WL1A、WL2A、...、WLMA，而埠B包含字線WL1B、WL2B、...、WLMB。沿著陣列之各行，埠A包含互補位元線對BL1A /BL1A '、BL2A /BL2A '、...、BLLA /BLLA '；而埠B包含互補位元線對BL1B /BL1B '、BL2B /BL2B '、...、BLLB /BLLB '。針對每一行，一埠之每一對位元線係互補的，此乃因每一對中之一個位元線經偏壓以承載對應於一邏輯「1」狀態之一第一電壓位準，而該對之另一位元線經偏壓以承載對應於一邏輯「0」狀態之一第二電壓位準。 每一記憶體胞元104駐存於一列與一行之一交叉點處且可透過兩個埠存取。此外，由於兩個埠之設計，資料可同時或在同一時間處讀取至或寫入至陣列之兩個不同列。舉例而言，一第一列記憶體胞元(例如，列1之胞元C1,1 至CL,1 )可透過一埠A字線(例如，透過WL1A)存取，而同時一第二列記憶體胞元(例如，列2之胞元C1,2 至CL,2 )可透過埠B字線(例如，透過WL2B)存取。當字線正存取此等胞元時，埠A之位元線可用以自第一列經存取記憶體胞元讀取或寫入至該第一列經存取記憶體胞元，而同時埠B之位元線可用以自第二列經存取記憶體胞元讀取或寫入至該第二列經存取記憶體胞元。現在在以下兩個段落中闡述至埠A之一實例性寫入操作及與至埠A之寫入操作同時進行的至埠B之一實例性讀取操作。每一埠通常可執行可與另一埠上之操作同時發生之讀取及寫入操作。 為了透過埠A將資料寫入至一第一列胞元(例如，記憶體胞元C1,1 至CL,1 )，將處於一第一狀態(例如，指示將發生一寫入操作之邏輯「0」)下之一埠A讀取/寫入訊號(RWBA 122)連同埠A ADDRA 訊號120中所規定之一位址且連同埠A寫入資料值124一起提供至記憶體裝置100。在接收到此等訊號之後，位址解碼器112及控制器114可旋即共同啟用對應於ADDR訊號120中所規定之位址之一埠A字線(在此實例中係WL1A)。因此，若ADDRA 訊號120對應於列1，則WL1A可經確證以存取記憶體胞元C1,1 至CL,1 。控制器114可然後啟用寫入電路116以將各別差動偏壓施加至各別對埠A互補位元線(BL1A 、BL1A '，BL2A 、BL2A '，...，BLLA 、BLLA ')，從而在所規定位址處將埠A寫入資料值124寫入至經存取記憶體胞元。 在透過埠A將資料寫入至第一列之同一時間處，可同時自一第二列胞元(例如，胞元C1,2 至CL,2 )讀取資料。針對此讀取操作，將處於一第二狀態(例如，指示將發生一讀取操作之邏輯「1」)下之讀取/寫入訊號(RWBB 126)提供至記憶體裝置100。各別埠B互補位元線(BL1B 、BL1B '，...，BLLB 、BLLB ')針對讀取操作而係浮動的，其通常經預充電至處於一邏輯「0」狀態與一邏輯「1」狀態之間的一電壓位準。位址解碼器112及控制器114然後確證對應於埠B ADDR訊號130中所規定之位址的針對一列之埠B字線(例如，WL2B)。沿著該列之經存取胞元(例如，C1,2 至CL,2 )然後將一差動偏壓驅動至其各別對埠B互補位元線(BL1B 、BL1B '，BL2B 、BL2B '，...至BLLB 、BLLB ')上，從而致使在各別互補位元線對上建立對應於各別胞元中所儲存之資料狀態之差動偏壓。舉例而言，若胞元C1-2 儲存一邏輯「1」值且C2-2 儲存一邏輯「0」值，則字線WL2B之確證可導致BL1B /BL1B '上之一第一差動偏壓(對應於一邏輯「1」，其可由118中之行1讀取電路偵測)且可同時導致BL2B /BL2B '上之一第二不同差動偏壓(對應於一邏輯「0」，其可由118中之行2讀取電路偵測)。經偏壓位元線然後耦合至讀取電路118，該讀取電路通常針對每一行包含一感測放大器。在感測放大器偵測到各別差動偏壓之後，感測放大器然後閂鎖對應資料值且將讀取資料遞送至記憶體介面作為埠B讀取資料值128。 隨著此等SRAM裝置中之技術改良，特徵大小變得較小，從而致使將所謂的「finFET」電晶體用於記憶體胞元。FinFET電晶體有助於使資料儲存密度最佳化，但在諸多方面使佈局困難。因此，本揭露之某些實施例提供在使用FinFET時對DP SRAM裝置之經改良佈局。 圖2圖解說明根據某些實施例之圖1之DP SRAM裝置100之一SRAM胞元104之一示意圖。SRAM胞元104包含由第一反向器204及第二反向器206構成之一資料儲存元件202，第一反向器及第二反向器彼此交叉耦合以建立第一資料儲存節點SN及第二資料儲存節點SN'。第一資料儲存節點SN與第二資料儲存節點SN'係互補的，此乃因一個資料儲存節點保持對應於一邏輯「1」狀態之一第一電壓位準，而另一資料儲存節點經偏壓以承載對應於一邏輯「0」狀態之一第二電壓位準。因此，反向器204、206以相互加強之方式儲存一資料位元。 數個存取電晶體(208、210、212、214)基於字線WLA、WLB是否經確證而將第一資料儲存節點SN及第二資料儲存節點SN'選擇性地耦合至位元線(分別係BLA、BLA'、BLB、BLB')，藉此允許自資料儲存元件202選擇性地讀取資料且將資料選擇性地寫入至資料儲存元件202。數個「虛設」電晶體216、218、220、222亦耦合至第一資料儲存節點SN及第二資料儲存節點SN'。 關於埠A，一第一存取電晶體(AT-1) 208耦合至第一資料儲存節點SN，且一第二存取電晶體(AT-2) 210耦合至第二資料儲存節點SN'。第一存取電晶體(AT-1) 208基於第一字線WLA之一電壓位準而將第一資料儲存節點SN選擇性地耦合至位元線BLA；而第二存取電晶體(AT-2) 210基於第一字線WLA之電壓位準而將第二資料儲存節點SN'選擇性地耦合至第二位元線BLA'。位元線BLA、BLA' 係互補的且因此形成一第一互補位元線對。第一存取電晶體(AT-1) 208具有：一第一源極/汲極區，其耦合至第一資料儲存節點SN；一第一汲極/源極區，其耦合至第一位元線BLA；及一第一閘極區，其耦合至第一字線WLA。第二存取電晶體(AT-2) 210具有：一第二源極/汲極區，其耦合至第二資料儲存節點SN'；一第二汲極/源極區，其耦合至一第二位元線BLA'；及一第二閘極區，其耦合至第一字線WLA。 關於埠B，一第三存取電晶體(AT-3) 212耦合至第一資料儲存節點SN，且一第四存取電晶體214耦合至第二資料儲存節點SN'。第三存取電晶體(AT-3) 212基於第二字線WLB之一電壓位準而將第一資料儲存節點SN選擇性地耦合至位元線BLB；而第四存取電晶體(AT-4) 214基於第二字線WLB之電壓位準而將第二資料儲存節點SN'選擇性地耦合至第四位元線BLB'。位元線BLB、BLB'係互補的且因此形成一第二互補位元線對。第三存取電晶體(AT-3) 212具有：一第三源極/汲極區，其耦合至第一資料儲存節點SN；一第三汲極/源極區，其耦合至一第三位元線BLB；及一第三閘極區，其耦合至第二字線WLB。第四存取電晶體(AT-4) 214具有：一第四源極/汲極區，其耦合至第二資料儲存節點SN'；一第四汲極/源極區，其耦合至一第四位元線BLB'；及一第四閘極區，其耦合至第二字線WLB。由於存取電晶體208至214提供雙向電流，因此將瞭解，術語「源極/汲極」及「汲極/源極」此處在某種程度上係任意的且可交換。 SRAM胞元104亦包含數個虛設電晶體，在圖2中該等虛設電晶體本身表現為p型裝置及n型裝置。一第一虛設電晶體(DP-1) 216具有耦合至第一資料儲存節點SN之一第一虛設源極/汲極區；且一第二虛設電晶體(DP-2) 218具有耦合至第二資料儲存節點SN'之一第二虛設源極/汲極區。在某些實施例中，第一虛設電晶體(DP-1) 216係一p型電晶體，其具有：一閘極及一第一虛設源極/汲極區，該閘極及該第一虛設源極/汲極區耦合至第一資料儲存節點SN；及一第一虛設汲極/源極區，其係浮動的或耦合至一第一預定偏壓。第二虛設電晶體(DP-2) 218係一p型電晶體，其具有：一閘極及第二虛設源極/汲極區，該閘極及該第二虛設源極/汲極區耦合至第二資料儲存節點SN'；及一第二虛設汲極/源極區，其係浮動的或耦合至一第二預定偏壓，該第二預定偏壓可與第一預定偏壓相同或不同。 一第三虛設電晶體(DN-1) 220具有耦合至第二資料儲存節點SN'之一第三虛設源極/汲極區，且具有可浮動或耦合至一第三預定電壓之一第三虛設汲極/源極區。一第四虛設電晶體(DN-2) 222具有耦合至第一資料儲存節點SN之一第四虛設源極/汲極區，且具有可浮動或耦合至一第四預定偏壓之第四虛設汲極/源極區，該第四預定偏壓可與第三預定電壓相同或不同。第三及第四虛設電晶體之閘極可以各種組態連接。舉例而言，在某些實施例中，第三虛設電晶體(DN-1) 220及第四虛設電晶體(DN-2) 222分別使其閘極直接耦合至第一字線WLA及第二字線WLB。例如，參見本文中進一步論述之圖4A至圖4D。在其他實施例中，第三虛設電晶體(DN-1) 220及第四虛設電晶體(DN-2) 222各自具有係浮動之一閘極。例如，參見本文中進一步論述之圖6A至圖6D。在又一些實施例中，第三虛設電晶體(DN-1) 220及第四虛設電晶體(DN-2) 222各自具有耦合至接地之一閘極。例如，參見本文中進一步論述之圖7A至圖7D及圖8A至圖8D。 將瞭解，術語「第一」、「第二」、「第三」、「第四」及諸如此類僅係泛用識別符，且如此可在各種實施例中互換。因此，儘管虛設電晶體216關於圖2被稱為一「第一」虛設電晶體，但在其他實施例中，虛設電晶體218、虛設電晶體220或虛設電晶體222亦可被解釋為一「第一」虛設電晶體。類似地，儘管虛設電晶體218關於圖2被稱為一「第二」虛設電晶體，但在其他實施例中，虛設電晶體216、虛設電晶體220或虛設電晶體222亦可被解釋為一「第二」虛設電晶體。上述情況同樣適用於「第三」虛設電晶體、「第四」虛設電晶體、存取電晶體等等。 圖3展示與圖2之示意圖相一致之一SRAM胞元104'之一電晶體示意圖之某些實施例。SRAM胞元104'包含由第一反向器204'及第二反向器206'構成之一資料儲存元件202'，第一反向器及第二反向器交叉耦合以建立第一資料儲存節點SN及第二資料儲存節點SN'。第一反向器204'包含一第一上拉電晶體(PU-1) 302及一第一下拉電晶體(PD-1) 304。第二反向器206'包含一第二上拉電晶體(PU-2) 306及一第二下拉電晶體(PD-2) 308。 數個存取電晶體將第一資料儲存節點SN及第二資料儲存節點SN'選擇性地耦合至位元線(BLA、BLA'、BLB、BLB')，藉此允許自資料儲存元件202'選擇性地讀取資料且將資料選擇性地寫入至資料儲存元件202'。關於埠A，一第一存取電晶體208耦合至第一資料儲存節點SN，且一第二存取電晶體210耦合至第二資料儲存節點SN'。第一存取電晶體(AT-1) 208具有：一第一源極/汲極區，其耦合至第一資料儲存節點SN'；一第一汲極/源極區，其耦合至一第一位元線BLA；及一第一閘極區，其耦合至一第一字線WLA。第二存取電晶體(AT-2) 210具有：一第二源極/汲極區，其耦合至第二資料儲存節點SN'；一第二汲極/源極區，其耦合至一第二位元線BLA'；及一第二閘極區，其耦合至第一字線WLA。關於埠B，一第三存取電晶體(AT-3) 212耦合至第一資料儲存節點SN，且一第四存取電晶體214耦合至第二資料儲存節點SN'。第三存取電晶體(AT-3) 212具有：一第三源極/汲極區，其耦合至第一資料儲存節點SN；一第三汲極/源極區，其耦合至一第三位元線BLB；及一第三閘極區，其耦合至一第二字線WLB。第四存取電晶體(AT-4) 214具有：一第四源極/汲極區，其耦合至第二資料儲存節點SN'；一第四汲極/源極區，其耦合至一第四位元線BLB'；及一第四閘極區，其耦合至第二字線WLB。 一第一虛設電晶體(DP-1) 216具有耦合至第一資料儲存節點SN之一第一虛設源極/汲極區，且一第二虛設電晶體(DP-2) 218具有耦合至第二資料儲存節點SN'之一第二虛設源極/汲極區。一第三虛設電晶體(DN-1)具有耦合至第一資料儲存節點SN之一第三虛設源極/汲極區；且一第四虛設電晶體(DN-2)具有耦合至第二資料儲存節點SN'之一第四虛設源極/汲極區。 圖4A圖解說明一SRAM胞元400之一示意圖，其中虛設電晶體DN-1及DN-2之閘極分別耦合至WLA及WLB。圖4B至圖4D圖解說明與圖4A之SRAM胞元400相一致之一SRAM胞元佈局之某些實施例。圖4B圖解說明佈局之下部層(例如，鰭片、閘極電極、閘極接點及接點)，圖4C圖解說明佈局之上部層(例如，接點、閘極接點、金屬1、金屬2及通路1層)，且圖4D圖解說明圖4B至圖4C之疊加。為清晰起見，在圖4A至圖4D中，SRAM胞元佈局之電晶體已被標記為與圖3之SRAM胞元104'之電晶體示意圖相一致的PU-1、PU-2、PD-1、PD-2、AT-1、AT-2、AT-3、AT-4、DP-1、DP-2、DN-1及DN-2。為了展示SRAM胞元400之佈局之各層如何堆疊，圖4B至圖4D各自具有沿著對應上部佈局視圖中之線A-A截取之一下部剖面圖。 現在轉至圖4B之佈局視圖，鰭片(例如，402a、402b)在一基板上方沿一第一方向(例如，y方向)延伸。鰭片係由半導體材料製成，且通常以一規則間隔或間距相對於彼此間隔開。閘極電極(例如，406、416、428)沿一第二方向(例如，垂直於第一方向之x方向)橫穿過鰭片，且可由(舉例而言)經摻雜多晶矽或金屬製成。閘極介電材料407將鰭片與閘極電極分離。閘極電極上覆至少一個半導體鰭片以建立每一鰭式場效電晶體(FinFET)。上拉電晶體(PU-1、PU-2)及虛設p型電晶體(DP-1、DP2)對應於n型鰭片，且在其閘極電極之相對側上具有p型源極/汲極區；而存取電晶體(AT-1、AT-2、AT-3、AT-4)、下拉電晶體(PD-1、PD-2)及虛設n型電晶體(DN-1、DN-2)對應於p型鰭片且在其閘極之相對側上具有n型源極/汲極區。因此，下拉電晶體及上拉電晶體兩者之汲極端子皆具有毗鄰定位之個別虛設閘極。舉例而言，PD-1之汲極具有毗鄰定位之虛設電晶體DN-2，且舉例而言，PU-1之汲極具有毗鄰定位之虛設電晶體DP-1。下拉電晶體及上拉電晶體之鰭片在虛設閘極之底部下方部分地延伸。舉例而言，PD-1之鰭片412a在虛設閘極DN-2之閘極電極下方部分地延伸。 閘極電極亦通常以一規則間隔或間距相對於彼此間隔開，該規則間隔或間距可與鰭片之間隔或間距相同或不同。針對該等電晶體中之某些電晶體(諸如電晶體PU-1及PU-2)，閘極電極僅上覆一單個鰭片；而針對其他電晶體(舉例而言，諸如電晶體AT-1、PD-1、DN-2及AT-2)，閘極電極上覆多個半導體鰭片。進一步地，在某些實施例中，存取電晶體(AT-1、AT-2、AT-3、AT-4)各自遞送比PU-1或PU-2大之一電流以具有充足寫入容限。由於此，因此存取電晶體(AT-1、AT-2、AT-3、AT-4)各自具有2個鰭片，而上拉電晶體(PU-1、PU-2)各自具有僅一單個鰭片，且下拉電晶體具有四個鰭片或更多以恰當地平衡用於良好讀取容限之電流。 在某些實施例中，源極/汲極區可為鰭片之經摻雜區，但通常係展現一菱形剖面輪廓的經磊晶生長之源極/汲極區。位元線A (BLA)透過BLA接點404而耦合至充當電晶體AT-1之一源極區之鰭片402a、402b。電晶體AT-1之鰭片402a、402b在AT-1之閘極電極406下方延伸。AT-1之汲極區耦合至第一資料儲存節點SN接點408且透過鰭片402a、402b而耦合至電晶體AT-3之汲極區。位元線B (BLB)透過接點410而耦合至電晶體AT-3之源極區。第一資料儲存節點SN接點408在電晶體PD-1之汲極處且在電晶體DN-2之源極處耦合至鰭片412a至412d。電晶體PD-1之源極透過VSS接點414而耦合至Vss，而電晶體DN-2之汲極係浮動的。閘極電極416亦在鰭片418及鰭片420上方延伸以建立電晶體PU-1及DP-2。電晶體PU-1之源極耦合至VDD，而PU-1之汲極耦合至第一資料儲存節點SN及對接接點422。在某些實施例中，伸長接點408可連接PU-1、PD-1、AT-1及AT-3之源極/汲極節點。對接接點422沿佈局之y方向伸長，其產生一連接友好胞元佈局。 在佈局400之另一側上，BLA'透過BLA'接點426而耦合至充當電晶體AT-2之一源極區之鰭片424a、424b。電晶體AT-2之鰭片424a、424b在AT-2之閘極428下方延伸。AT-2之汲極區耦合至第二資料儲存節點SN'接點430且透過鰭片424a、424b而耦合至電晶體AT-4之汲極區。BLB'透過BLB'接點432而耦合至電晶體AT-4之源極區。第二資料儲存節點SN'接點430耦合至電晶體PD-2之汲極及電晶體DN-1之源極。電晶體PD-2之源極耦合至Vss，而電晶體DN-1之汲極係浮動的。PD-2之閘極電極434亦在鰭片420、418上方延伸以分別建立電晶體PU-2、DP-1。電晶體PU-2之源極耦合至VDD，而PU-2之汲極耦合至DP-2之源極。 如所展示，在某些實施例中，一下拉電晶體(例如，PD-1)及一虛設電晶體(例如，DN-2)對應於自半導體基板垂直向上延伸之同一鰭片(或相同鰭片)。圖4B中之虛設電晶體之鰭片在其閘極電極下方停止，且因此僅向外延伸超出閘極電極之一個邊緣。若經磊晶生長之源極汲極區用於下拉電晶體及/或虛設電晶體之源極/汲極區，則此等經磊晶生長之源極/汲極區可形成於(若干)鰭片之間隙或凹槽中，但下拉電晶體及虛設電晶體仍形成於共線性且沿著彼此之一共同軸延伸之一或多個鰭片中。p型裝置(例如，PU-1、PU-2、DP-1及DP-2)可形成於一p型作用區411中，而n型裝置(例如，PD-1、PD-2、AT-1、AT-2、AT-3、AT-4、DN-1及DN2)可形成於一n型區413中。在某些實施例中，p型區411及n型區413可在記憶體胞元之陣列上方係連續的。在FinFET技術中，電晶體效能受finFET與其中形成該finFET之作用區之一最接近邊緣之間的一間隔影響—該電晶體效能被稱為「佈局效應」。所圖解說明之連續作用區佈局(其中作用區以在陣列上方連續延伸之長線配置)可減小佈局效應以限制裝置變化。因此，在某些實施例中，裝置係相對於作用區配置以平衡佈局且改良胞元穩定性。 圖4C圖解說明金屬1、金屬2及通路1層可如何用以電耦合SRAM胞元佈局400之電晶體。分別對應於一第一字線(WLA)及一第二字線(WLB)之金屬1線440、444分別在SRAM胞元佈局上方沿第二方向延伸。金屬1線堆疊於閘極電極上方。對應於位元線(BLA、BLB、BLA'及BLB')及電力線(VSS、VDD)之金屬2線442配置於金屬1線440、444上方且沿第一方向延伸。閘極接點自金屬1線及/或金屬2線向下延伸以與閘極電極形成電連接。通路1自金屬2線向下延伸以與金屬1線形成電連接。 在圖4D中，展示圖4B至圖4C之一疊加。將瞭解，虛設電晶體DN-1之閘極電極428透過接點446而耦合至字線A 440。進一步地，虛設電晶體DN-2之閘極電極448透過接點452而耦合至字線B 444。因此，虛設電晶體DN-1、DN2之閘極電極可分別耦合至WLA、WLB，如圖4A中所圖解說明。儘管SRAM胞元佈局400僅繪示一單個SRAM胞元，但若干個此等SRAM胞元佈局400可包含於一積體電路中，使得鄰近SRAM胞元以一瓦片狀方式配接在一起。在諸多實施例中，為達成使SRAM胞元高效包裝在一起，將彼此直接上下放置之鄰近SRAM胞元垂直倒置，而將彼此直接左右放置之鄰近SRAM胞元水平倒置。 如圖4D之俯視圖400中所展示，胞元佈局包括用於某些層之一單向路由。舉例而言，作用區(411、413)、鰭片(例如，412a)及金屬2線(包含BLA、BLB、Vss及Vdd)沿循y方向，而閘極電極(例如，406)、接點(例如，404)及金屬1線(WLA、WLB)沿循x方向。 在某些實施例中，自作用層向上穿過金屬1層及金屬2層之佈局形狀係直線，該等直線與自對準雙圖案化微影技術相容以用於後段製程(BEOL)路由及前段製程(FEOL)路由。在自對準雙圖案化技術中，藉由以下方式使一第一層圖案化：在第一層上方形成一微影遮罩，然後蝕刻該層以移除第一層之經曝露部分，同時使一心軸處於由微影遮罩覆蓋之一區中。然後(舉例而言)藉由執行後續接著一回蝕程序之一保形沈積而在心軸之相對側壁上形成間隔件。由於形成該等間隔件之此方式，因此間隔件(其可對應於層中之諸如Ml線、M2線等等之特徵)可使佈局中之特徵之圖案密度加倍(或等效地將間距切割成兩半)以幫助微影工具減小特徵大小。此等自對準雙圖案化技術可適用於筆直特徵，且由於此，因此圖4D中所圖解說明之層形狀係直線以便允許使用自對準雙圖案化技術，藉此提供經增加記憶體密度。 圖5A展示根據某些實施例之第一存取電晶體AT-1 (參見圖4B)之一透視圖500。第一存取電晶體AT-1包含在一半導體基板502上方彼此平行伸展之一對半導體鰭片402a、402b。在某些實施例中，半導體基板502可為一塊狀矽基板或一絕緣體上半導體(SOI)基板(例如，絕緣體上矽基板)。鰭片402a、402b自半導體基板502向上延伸穿過一隔離區504 (諸如一個二氧化矽層或低k介電層(例如，埋入式氧化物(BOX)層))中之開口。一導電閘極電極406跨立半導體鰭片402a、402b兩者，且一閘極介電質506 (諸如一SiO2 或高k介電質)將閘極電極406與半導體鰭片402a、402b分離。在某些實施例中，亦可被稱為局域互連線之接點404、408在鰭片402a、402b上方延伸，且將鰭片402a、402b彼此耦合。閘極接點508將閘極電極406耦合至一金屬1層(未展示)。 圖5B展示圖4D之佈局沿著鰭片412a之一剖面圖，如由圖4D中之剖面線B-B指示。如圖5B中所展示，由p型單晶矽製成之鰭片412a在半導體基板502上方延伸且自基板502向上延伸穿過隔離區504中之一開口。一閘極介電質506將閘極電極416、448與鰭片412a分離；且N型經磊晶生長之源極/汲極區520、522形成於鰭片412a中之凹槽中。由於圖5B中之閘極電極416之所圖解說明部分對應於電晶體PD1，因此鰭片412a完全在閘極416下方延伸。然而，由於圖5B中之閘極電極448之所圖解說明部分對應於虛設電晶體DN2，因此鰭片412a在閘極電極448下方終止而不向外延伸超出閘極電極448之兩個邊緣。值得注意的是，虛設閘極(舉例而言，虛設電晶體DN2之閘極電極448)之存在改良經磊晶形成之源極/汲極區522之形狀。相比之下，舉例而言，若不存在閘極電極448，則源極/汲極區522之一外邊緣可「塌陷」(舉例而言，如藉由線524展示)，此可導致製造問題。因此，虛設電晶體DN2之閘極電極448幫助支撐源極/汲極區522並改良製造。其他虛設電晶體DN1、DP1、DP2亦可藉由防止源極/汲極區之外邊緣塌陷(例如，藉由線524展示)而提供類似製造改良，且藉此改良整個SRAM裝置上方之源極/汲極區之均勻性。 圖6A至圖6D展示根據某些實施例之一SRAM DP胞元600之另一實施例。與圖4A之實施例相比，圖6A至圖6D之SRAM DP胞元600係不同的，不同之處在於n型虛設電晶體(DN-1、DN2)在圖6A至圖6D中具有係浮動之閘極電極(分別係602、604)，而在圖4A至圖4D中DN-1、DN2之閘極電極耦合至第一字線WLA及第二字線WLB。圖6A展示SRAM DP胞元600之一示意圖，而圖6B至圖6D展示SRAM DP胞元600之一佈局視圖。圖6B圖解說明佈局600之下部層(例如，鰭片、閘極電極、閘極接點及接點)，圖6C圖解說明佈局600之上部層(例如，接點、閘極接點、金屬1、金屬2及通路1層)，且圖6D圖解說明圖6B至圖6D之疊加。 在圖6A中，鰭片(例如，402a、402ba)在一基板上方沿一第一方向(例如，y方向)延伸。閘極電極(例如，406、416、602、428、43)沿一第二方向(例如，垂直於第一方向之x方向)橫穿過鰭片，且可由(舉例而言)經摻雜多晶矽或金屬製成。閘極電極上覆至少一個半導體鰭片以建立每一鰭式場效電晶體(FinFET)。電晶體PU-1、PU-2、DP-1及DP2對應於p型鰭片且在其閘極電極之相對側上具有n型源極/汲極區；而電晶體AT-1、PD-2、DN-1、AT-2、AT-3、DN-1、PD-2及AT-4對應於n型鰭片且在其閘極之相對側上具有p型源極/汲極區。在某些實施例中，源極/汲極區可為鰭片之經摻雜區，但通常係展現一菱形剖面輪廓的經磊晶生長之源極/汲極區。 BLA透過接點404而耦合至充當電晶體AT-1之一源極區之鰭片402a、402b。電晶體AT-1之鰭片402a、402b在AT-1之閘極電極406下方延伸。AT-1之汲極區耦合至第一資料儲存節點SN接點408且透過鰭片402a、402b而耦合至電晶體AT-3之汲極區。BLB透過接點410而耦合至電晶體AT-3之源極區。第一資料儲存節點SN接點408在電晶體PD-1之汲極處且在電晶體DN-2之源極處耦合至鰭片412a至412d。電晶體PD-1之源極透過接點414而耦合至Vss，而電晶體DN-2之汲極係浮動的。閘極電極416亦在鰭片418及鰭片420上方延伸以建立電晶體PU-1及DP-2。電晶體PU-1之源極耦合至VDD，而PU-1之汲極耦合至第一資料儲存節點SN及對接接點422。在佈局400之另一側上，BLA'透過接點426而耦合至充當電晶體AT-2之一源極區之鰭片424a、424b。電晶體AT-2之鰭片424a、424b在AT-2之閘極428下方延伸。AT-2之汲極區耦合至第二資料儲存節點SN'接點430且透過鰭片424a、424b而耦合至電晶體AT-4之汲極區。BLB'透過接點432而耦合至電晶體AT-4之源極區。第二資料儲存節點SN'接點430耦合至電晶體PD-2之汲極及電晶體DN-1之源極。電晶體PD-2之源極耦合至Vss，而電晶體DN-1之汲極係浮動的。PD-2之閘極電極434亦在鰭片420、418上方延伸以分別建立電晶體PU-2、DP-1。電晶體PU-2之源極耦合至VDD，而PU-2之汲極耦合至DP-2之源極。 圖6C至圖6D圖解說明金屬1、金屬2及通路1層可如何在圖6B中所圖解說明之佈局上方堆疊以電耦合SRAM胞元佈局600之電晶體。分別對應於一第一字線(WLA)及一第二字線(WLB)之金屬1線440、444在SRAM胞元佈局上方沿第二方向延伸。金屬1線440、444堆疊於閘極電極上方。對應於位元線(BLA、BLB、BLA'及BLB')及電力線(VSS、VDD)之金屬2線442配置於金屬1線上方且沿第一方向延伸。閘極接點自金屬1線及/或金屬2線向下延伸以與閘極電極形成電連接。通路1自金屬2線向下延伸以與金屬1線形成電連接。 圖7A至圖7D展示根據某些實施例之一SRAM DP胞元佈局700之另一實施例。與圖6A至圖6D之佈局相比，圖7A至圖7D之佈局700係不同的，不同之處在於在圖7A至圖7D中n型虛設電晶體(DN-1、DN2)具有繫結至VSS (接地)之閘極電極(分別係602、604)。舉例而言，在圖7B至圖7D中，接點702、704分別將閘極電極602、604分別耦合至VSS。相比而言，在圖4A中，DN-1、DN-2之閘極電極耦合至第一字線WLA及第二字線WLB；且在圖6A中，DN-1、DN-2之閘極電極係向左浮動的。將DN-1、DN-2之閘極電極耦合至接地確保此等電晶體係「關斷」的，藉此幫助防止無意洩漏。 在圖7B中，鰭片(例如，402a、402ba)在一基板上方沿一第一方向(例如，y方向)延伸。閘極電極(例如，404)沿一第二方向(例如，垂直於第一方向之x方向)橫穿過鰭片，且可由(舉例而言)經摻雜多晶矽或金屬製成。閘極電極上覆至少一個半導體鰭片以建立每一鰭式場效電晶體(FinFET)。電晶體PU-1、PU-2、DP-1及DP2對應於p型鰭片且在其閘極電極之相對側上具有n型源極/汲極區；而電晶體AT-1、PD-2、DN-1、AT-2、AT-3、DN-1、PD-2及AT-4對應於n型鰭片且在其閘極之相對側上具有p型源極/汲極區。在某些實施例中，源極/汲極區可為鰭片之經摻雜區，但通常係展現一菱形剖面輪廓的經磊晶生長之源極/汲極區。 BLA透過接點404而耦合至充當電晶體AT-1之一源極區之鰭片402a、402b。電晶體AT-1之鰭片402a、402b在AT-1之閘極電極406下方延伸。AT-1之汲極區耦合至第一資料儲存節點SN接點408且透過鰭片402a、402b而耦合至電晶體AT-3之汲極區。BLB透過接點410而耦合至電晶體AT-3之源極區。第一資料儲存節點SN接點408在電晶體PD-1之汲極處且在電晶體DN-2之源極處耦合至鰭片412a至412d。電晶體PD-1之源極透過接點414而耦合至Vss，而電晶體DN-2之汲極係浮動的。閘極電極416亦在鰭片418及鰭片420上方延伸以建立電晶體PU-1及DP-2。電晶體PU-1之源極耦合至VDD，而PU-1之汲極耦合至第一資料儲存節點SN及對接接點422。在佈局400之另一側上，BLA'透過接點426而耦合至充當電晶體AT-2之一源極區之鰭片424a、424b。電晶體AT-2之鰭片424a、424b在AT-2之閘極428下方延伸。AT-2之汲極區耦合至第二資料儲存節點SN'接點430且透過鰭片424a、424b而耦合至電晶體AT-4之汲極區。BLB'透過接點432而耦合至電晶體AT-4之源極區。第二資料儲存節點SN'接點430耦合至電晶體PD-2之汲極及電晶體DN-1之源極。電晶體PD-2之源極耦合至Vss，而電晶體DN-1之汲極係浮動的。PD-2之閘極電極434亦在鰭片420、418上方延伸以分別建立電晶體PU-2、DP-1。電晶體PU-2之源極耦合至VDD，而PU-2之汲極耦合至DP-2之源極。 圖7C至圖7D圖解說明金屬1、金屬2及通路1層可如何堆疊於圖7B中所圖解說明之佈局上方以電耦合SRAM胞元佈局700之電晶體。對應於一第一字線(WLA)及一第二字線(WLB)之金屬1線440在SRAM胞元佈局上方沿第二方向延伸。金屬1線堆疊於閘極電極上方。對應於位元線(BLA、BLB、BLA'及BLB')及電力線(VSS、VDD)之金屬2線442配置於金屬1線上方且沿第一方向延伸。閘極接點自金屬1線及/或金屬2線向下延伸以與閘極電極形成電連接。通路1自金屬2線向下延伸以與金屬1線形成電連接。 圖8A至圖8D展示根據某些實施例之一SRAM DP胞元佈局800之另一實施例。與圖7B至圖7D之佈局相比，圖8B至圖8D之佈局800係不同的，不同之處在於圖8B至圖8D包含替代圖7B至圖7D之虛設電晶體DN-1、DN-2之隔離電晶體IT-1、IT-2。隔離電晶體IT-1、IT-2具有鰭片，該等鰭片向外延伸超出其各別閘極電極(分別係602、604)之兩側，而圖7B至圖7D之虛設電晶體DN-1、DN-2在其閘極電極下方終止而不向外延伸超出其各別閘極電極之兩側。隔離電晶體IT-1、IT-2具有繫結至VSS之閘極電極以確保此等電晶體係「關斷」的，藉此幫助防止無意洩漏。 在圖8B中，鰭片(例如，402a、402ba)在一基板上方沿一第一方向(例如，y方向)延伸。閘極電極(例如，404)沿一第二方向(例如，垂直於第一方向之x方向)橫穿過鰭片，且可由(舉例而言)經摻雜多晶矽或金屬製成。閘極電極上覆至少一個半導體鰭片以建立每一鰭式場效電晶體(FinFET)。電晶體PU-1、PU-2、DP-1及DP-2對應於p型鰭片且在其閘極電極之相對側上具有n型源極/汲極區；而電晶體AT-1、PD-2、IT-1、AT-2、AT-3、IT-2、PD-2及AT-4對應於n型鰭片且在其閘極之相對側上具有p型源極/汲極區。在某些實施例中，源極/汲極區可為鰭片之經摻雜區，但通常係展現一菱形剖面輪廓的經磊晶生長之源極/汲極區。 BLA透過接點404而耦合至充當電晶體AT-1之一源極區之鰭片402a、402b。電晶體AT-1之鰭片402a、402b在AT-1之閘極電極406下方延伸。AT-1之汲極區耦合至第一資料儲存節點SN接點408且透過鰭片402a、402b而耦合至電晶體AT-3之汲極區。BLB透過接點410而耦合至電晶體AT-3之源極區。第一資料儲存節點SN接點408在電晶體PD-1之汲極處且在電晶體IT-2之源極處耦合至鰭片412a至412d。電晶體PD-1之源極透過接點414而耦合至Vss，而電晶體IT-2之汲極係浮動的。閘極電極416亦在鰭片418及鰭片420上方延伸以建立電晶體PU-1及DP-2。電晶體PU-1之源極耦合至VDD，而PU-1之汲極耦合至第一資料儲存節點SN及對接接點422。在佈局400之另一側上，BLA'透過接點426耦合至充當電晶體AT-2之一源極區之鰭片424a、424b。電晶體AT-2之鰭片424a、424b在AT-2之閘極428下方延伸。AT-2之汲極區耦合至第二資料儲存節點SN'接點430且透過鰭片424a、424b耦合至電晶體AT-4之汲極區。BLB'透過接點432耦合至電晶體AT-4之源極區。第二資料儲存節點SN'接點430耦合至電晶體PD-2之汲極及電晶體IT-1之源極。電晶體PD-2之源極耦合至Vss，而電晶體IT-1之汲極係浮動的。PD-2之閘極電極434亦在鰭片420、418上方延伸以分別建立電晶體PU-2、DP-1。電晶體PU-2之源極耦合至VDD，而PU-2之汲極耦合至DP-2之源極。 圖7C至圖7D圖解說明金屬1、金屬2及通路1層可如何堆疊於圖7B中所圖解說明之佈局上方以電耦合SRAM胞元佈局700之電晶體。對應於一第一字線(WLA)及一第二字線(WLB)之金屬1線440在SRAM胞元佈局上方沿第二方向延伸。金屬1線堆疊於閘極電極上方。對應於位元線(BLA、BLB、BLA'及BLB')及電力線(VSS、VDD)之金屬2線442配置於金屬1線上方且沿第一方向延伸。閘極接點自金屬1線及/或金屬2線向下延伸以與閘極電極形成電連接。通路1自金屬2線向下延伸以與金屬1線形成電連接。 儘管上文已在DP SRAM裝置之內容脈絡中圖解說明並闡述本揭露，但將瞭解，本揭露亦適用於其他類型之SRAM記憶體裝置，諸如單埠SRAM裝置或具有兩個以上埠之SRAM裝置。進一步地，雖然SRAM裝置將資料儲存於交叉耦合反向器中，但本揭露之某些實施例亦可應用於其中將資料儲存於其他類型之資料儲存元件中之其他類型之記憶體，諸如磁阻記憶體元件(例如，在MRAM裝置中)、電容式記憶體元件(例如，在DRAM裝置中)、相變記憶體元件(在PCRAM裝置中)、鐵電性記憶體元件(例如，在FeRAM裝置中)及可變電阻記憶體元件(例如，在RRAM裝置中)以及其他記憶體。進一步地，儘管已關於FinFET裝置而圖解說明本揭露之某些態樣，但本揭露亦可適用於平面式場效電晶體裝置，舉例而言，諸如金屬氧化物半導體場效電晶體(MOSFET)。 另外，儘管上文已在各自由八個電晶體(所謂的「8T」SRAM胞元)構成之SRAM胞元之內容脈絡中圖解說明並闡述本揭露，但本揭露亦可適用於由六個電晶體(所謂的「6T」SRAM胞元)組成之單埠SRAM胞元。典型6T SRAM胞元包含兩個交叉耦合反向器(諸如圖2中之反向器204、206)，且亦僅包含兩個存取電晶體，而非圖2中所圖解說明之四個存取電晶體。此等兩個存取電晶體中之一者(其可類似於圖2中之AT-1 208)具有：一第一源極/汲極，其耦合至一儲存節點(SN)；一第二源極/汲極，其耦合至一BL；及一閘極，其耦合至一字線；而此等兩個存取電晶體中之另一者(其可類似於圖2中之AT-2 210)具有：一第一源極/汲極，其耦合至一互補儲存節點(SN')；一第二源極/汲極，其耦合至一互補BL'；及一閘極，其耦合至字線。6T SRAM胞元及8T SRAM胞元全部皆可使用同一金屬路由方案以簡化SRAM周邊設計及電力網格設計。舉例而言，在某些實施例中，6T SRAM胞元及8T SRAM胞元具有在金屬1線中路由之字線(例如，參見圖4C中之WLA、WLB)，且可具有在金屬2線中路由之位元線、互補位元線、VSS線及VDD線(例如，參見圖4C中之BLA、BLB、VSS、VDD)。6T SRAM胞元及8T SRAM胞元可具有沿y方向之胞元高度，且在某些實施例中，此高度可為閘極電極間距的兩倍。舉例而言，圖4D圖解說明具有沿y方向之一胞元高度h (其中h係在SRAM胞元之最上部邊緣與最下部邊緣之間進行量測)及一閘極電極間距p (其中閘極電極間距係在鄰近閘極電極之中心線之間進行量測)之SRAM胞元，其中胞元高度h可等於閘極間距p的兩倍(例如，h=2p)。 因此，本揭露之某些實施例係關於一種包含複數個SRAM胞元之靜態隨機存取記憶體(SRAM)裝置。一SRAM胞元包含彼此交叉耦合以建立互補之第一資料儲存節點及第二資料儲存節點之第一反向器及第二反向器。一第一存取電晶體包含：一第一源極/汲極區，其耦合至該第一資料儲存節點；一第一汲極/源極區，其耦合至一第一位元線；及一第一閘極區，其耦合至一字線。一第二存取電晶體包含：一第二源極/汲極區，其耦合至該第二互補資料儲存節點；一第二汲極/源極區，其耦合至一第二位元線；及一第二閘極區，其耦合至該字線。一第一虛設電晶體具有耦合至該第一存取電晶體之該第一源極/汲極區之一第一虛設源極/汲極區。一第二虛設電晶體具有耦合至該第二存取電晶體之該第二源極/汲極區之一第二虛設源極/汲極區。 在其他實施例中，一記憶體裝置包含交叉耦合以建立一資料儲存元件之一第一反向器及一第二反向器。該記憶體裝置包含在一半導體基板上方沿一第一方向彼此平行延伸之複數個半導體鰭片。該複數個半導體鰭片中之一第一鰭片對應於該第一反向器之一第一上拉電晶體，且該複數個半導體鰭片中之一第二鰭片對應於該第一反向器之一第一下拉電晶體。一第一閘極電極沿垂直於該第一方向之一第二方向延伸以在該第一上拉電晶體之一通道區處跨立該第一鰭片。該第一閘極電極沿該第二方向線性地延續以在該第一下拉電晶體之一通道區處跨立該第二鰭片。一第二閘極電極沿該第二方向與該第一閘極電極平行地延伸但沿該第一方向與該第一閘極電極間隔開以建立用於該第一鰭片之一第一虛設電晶體結構。該第一鰭片沿該第一方向之延伸終止，使得該第一鰭片之一端面駐存於該第二閘極電極下方且在該第二閘極電極之外側壁內。 在又一些實施例中，本揭露係關於一種包含複數個記憶體胞元之記憶體裝置。一記憶體胞元包含具有第一資料儲存節點及第二互補資料儲存節點之一資料儲存元件。一第一存取電晶體具有：一閘極，其耦合至一第一字線；一第一源極/汲極區，其耦合至該第一資料儲存節點；及一第一汲極/源極區，其耦合至一第一位元線。一第二存取電晶體具有：一閘極，其耦合至一第二字線；一第二源極/汲極區，其耦合至該第二資料儲存節點；及一第二汲極/源極區，其耦合至一第二位元線。一第一虛設電晶體具有耦合至該第一資料儲存節點之一閘極及一第一虛設源極/汲極區。一第二虛設電晶體具有耦合至該第二資料儲存節點之一第二虛設源極/汲極區。該第二虛設電晶體具有一閘極，該閘極係浮動的、耦合至VSS或耦合至該第二字線。 前述內容概述數項實施例之特徵使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替代及更改。
100‧‧‧雙埠靜態隨機存取記憶體裝置/記憶體裝置
102‧‧‧陣列
104‧‧‧記憶體胞元/靜態隨機存取記憶體胞元
104'‧‧‧靜態隨機存取記憶體胞元
112‧‧‧位址解碼器
114‧‧‧控制器
116‧‧‧寫入電路
118‧‧‧讀取電路
120‧‧‧埠A訊號/訊號
122‧‧‧埠A讀取/寫入訊號
124‧‧‧埠A寫入資料值
126‧‧‧讀取/寫入訊號
128‧‧‧埠B讀取資料值
130‧‧‧埠B訊號
202‧‧‧資料儲存元件
202'‧‧‧資料儲存元件
204‧‧‧第一反向器/反向器
204'‧‧‧第一反向器
206‧‧‧第二反向器/反向器
206'‧‧‧第二反向器
208‧‧‧存取電晶體/第一存取電晶體
210‧‧‧存取電晶體/第二存取電晶體
212‧‧‧存取電晶體/第三存取電晶體
214‧‧‧存取電晶體/第四存取電晶體
216‧‧‧「虛設」電晶體/第一虛設電晶體
218‧‧‧「虛設」電晶體/第二虛設電晶體
220‧‧‧「虛設」電晶體/第三虛設電晶體
222‧‧‧「虛設」電晶體/第四虛設電晶體
302‧‧‧第一上拉電晶體
304‧‧‧第一下拉電晶體
306‧‧‧第二上拉電晶體
308‧‧‧第二下拉電晶體
400‧‧‧靜態隨機存取記憶體胞元/佈局/靜態隨機存取記憶體胞元佈局/俯視圖
402a‧‧‧鰭片/半導體鰭片
402b‧‧‧鰭片/半導體鰭片
404‧‧‧位元線A接點/接點/閘極電極
406‧‧‧閘極電極/導電閘極電極
407‧‧‧閘極介電材料
408‧‧‧第一資料儲存節點接點/伸長接點/接點
410‧‧‧接點
411‧‧‧p型作用區/p型區/作用區
412a‧‧‧鰭片
412b‧‧‧鰭片
412c‧‧‧鰭片
412d‧‧‧鰭片
413‧‧‧n型區/作用區
414‧‧‧VSS接點/接點
416‧‧‧閘極電極/閘極
418‧‧‧鰭片
420‧‧‧鰭片
422‧‧‧對接接點
424a‧‧‧鰭片
424b‧‧‧鰭片
426‧‧‧位元線A'接點/接點
428‧‧‧閘極電極/閘極
430‧‧‧第二資料儲存節點接點
432‧‧‧位元線B'接點
434‧‧‧閘極電極
440‧‧‧金屬1線/字線A
442‧‧‧金屬2線
444‧‧‧金屬1線/字線B
446‧‧‧接點
448‧‧‧閘極電極
452‧‧‧接點
502‧‧‧半導體基板/基板
504‧‧‧隔離區
506‧‧‧閘極介電質
508‧‧‧閘極接點
520‧‧‧源極/汲極區
522‧‧‧源極/汲極區
524‧‧‧線
600‧‧‧靜態隨機存取記憶體雙埠胞元/佈局/靜態隨機存取記憶體胞元佈局
602‧‧‧閘極電極
604‧‧‧閘極電極
700‧‧‧靜態隨機存取記憶體雙埠胞元佈局/佈局/靜態隨機存取記憶體胞元佈局
702‧‧‧接點
704‧‧‧接點
800‧‧‧靜態隨機存取記憶體雙埠胞元佈局/佈局
AT-1‧‧‧第一存取電晶體/存取電晶體/電晶體/n型裝置
AT-2‧‧‧第二存取電晶體/存取電晶體/電晶體/n型裝置
AT-3‧‧‧第三存取電晶體/存取電晶體/電晶體/n型裝置
AT-4‧‧‧第四存取電晶體/存取電晶體/電晶體/n型裝置
A-A‧‧‧線
BL1A‧‧‧互補位元線/埠A互補位元線
BL1A'‧‧‧互補位元線/埠A互補位元線
BL1B‧‧‧互補位元線/埠B互補位元線
BL1B'‧‧‧互補位元線/埠B互補位元線
BL2A‧‧‧互補位元線/埠A互補位元線
BL2A'‧‧‧互補位元線/埠A互補位元線
BL2B‧‧‧互補位元線/埠B互補位元線
BL2B'‧‧‧互補位元線/埠B互補位元線
BLLA‧‧‧互補位元線/埠A互補位元線
BLLA'‧‧‧互補位元線/埠A互補位元線
BLLB‧‧‧互補位元線/埠B互補位元線
BLLB'‧‧‧互補位元線/埠B互補位元線
BLA‧‧‧位元線/第一位元線/位元線A
BLA'‧‧‧位元線/第二位元線
BLB‧‧‧位元線/第三位元線/位元線B
BLB'‧‧‧位元線/第四位元線
B-B‧‧‧線
C1,1至CL,M‧‧‧胞元/記憶體胞元/經存取胞元
DN-1‧‧‧第三虛設電晶體/虛設電晶體/虛設n型電晶體/電晶體/n型裝置/n型虛設電晶體
DN-2‧‧‧第四虛設電晶體/虛設電晶體/虛設n型電晶體/虛設閘極/電晶體/n型裝置/n型虛設電晶體
DP-1‧‧‧第一虛設電晶體/虛設p型電晶體/虛設電晶體/電晶體/p型裝置
DP-2‧‧‧第二虛設電晶體/虛設p型電晶體/虛設電晶體/電晶體/p型裝置
h‧‧‧胞元高度
IT-1‧‧‧隔離電晶體/電晶體
IT-2‧‧‧隔離電晶體/電晶體
p‧‧‧閘極電極間距/閘極間距
PD-1‧‧‧第一下拉電晶體/下拉電晶體/電晶體/n型裝置
PD-2‧‧‧第二下拉電晶體/下拉電晶體/電晶體/n型裝置
PU-1‧‧‧第一上拉電晶體/上拉電晶體/電晶體/p型裝置
PU-2‧‧‧第二上拉電晶體/上拉電晶體/電晶體/p型裝置
SN‧‧‧第一資料儲存節點/儲存節點
SN'‧‧‧第二資料儲存節點/互補儲存節點
VDD‧‧‧電力線
VSS‧‧‧電力線/接地
WL1A‧‧‧字線/埠A字線
WL1B‧‧‧字線
WL2A‧‧‧字線
WL2B‧‧‧字線/埠B字線
WLA‧‧‧字線/第一字線/金屬1線
WLB‧‧‧字線/第二字線/金屬1線
WLMA‧‧‧字線
WLMB‧‧‧字線
當藉助附圖閱讀時，自以下詳細說明最佳地理解本揭露之態樣。注意，各種特徵並未根據行業中之標準實踐按比例進行繪製。實際上，為論述之清晰起見，可任意地增加或減小各種特徵之尺寸。 圖1圖解說明一雙埠靜態隨機存取記憶體(DP SRAM)裝置之一方塊圖。 圖2圖解說明根據某些實施例之一SRAM胞元之一示意圖。 圖3圖解說明根據某些實施例之包含十二個電晶體之一SRAM胞元之一示意圖。 圖4A至圖4D圖解說明與圖3之某些實例相一致之一SRAM胞元之某些實施例。 圖5A圖解說明根據某些實施例之實施為一FinFET之一SRAM存取電晶體之一透視圖之某些實施例。 圖5B圖解說明沿著圖4D之線B-B之一剖面圖之某些實施例。 圖6A至圖6D圖解說明與圖3之某些實例相一致之一SRAM胞元之佈局視圖之某些替代實施例。 圖7A至圖7D圖解說明根據圖3之某些實例之一SRAM胞元之一佈局視圖之某些實施例。 圖8A至圖8D圖解說明與圖3之某些實例相一致之一SRAM胞元之佈局視圖之某些替代實施例。
100‧‧‧雙埠靜態隨機存取記憶體裝置/記憶體裝置
102‧‧‧陣列
104‧‧‧記憶體胞元/靜態隨機存取記憶體胞元
112‧‧‧位址解碼器
114‧‧‧控制器
116‧‧‧寫入電路
118‧‧‧讀取電路
120‧‧‧埠A訊號/訊號
122‧‧‧埠A讀取/寫入訊號
124‧‧‧埠A寫入資料值
126‧‧‧讀取/寫入訊號
128‧‧‧埠B讀取資料值
130‧‧‧埠B訊號
BL1A‧‧‧互補位元線/埠A互補位元線
BL1A'‧‧‧互補位元線/埠A互補位元線
BL1B‧‧‧互補位元線/埠B互補位元線
BL1B'‧‧‧互補位元線/埠B互補位元線
BL2A‧‧‧互補位元線/埠A互補位元線
BL2A'‧‧‧互補位元線/埠A互補位元線
BL2B‧‧‧互補位元線/埠B互補位元線
BL2B'‧‧‧互補位元線/埠B互補位元線
BLLA‧‧‧互補位元線/埠A互補位元線
BLLA'‧‧‧互補位元線/埠A互補位元線
BLLB‧‧‧互補位元線/埠B互補位元線
BLLB'‧‧‧互補位元線/埠B互補位元線
C1,1至CL,M‧‧‧胞元/記憶體胞元/經存取胞元
WL1A‧‧‧字線/埠A字線
WL1B‧‧‧字線
WL2A‧‧‧字線
WL2B‧‧‧字線/埠B字線
WLMA‧‧‧字線
WLMB‧‧‧字線

Claims (10)

  1. 一種靜態隨機存取記憶體(SRAM)裝置，其包含複數個SRAM胞元，一SRAM胞元包括： 第一反向器及第二反向器，其等彼此交叉耦合以建立用於該SRAM胞元的互補之第一資料儲存節點及第二資料儲存節點； 一第一存取電晶體，其包括：一第一源極/汲極區，其耦合至該第一資料儲存節點；一第一汲極/源極區，其耦合至一第一位元線；及一第一閘極區，其耦合至一第一字線； 一第二存取電晶體，其包括：一第二源極/汲極區，其耦合至該第二資料儲存節點；一第二汲極/源極區，其耦合至一第二位元線；及一第二閘極區，其耦合至該第一字線； 一第一虛設電晶體，其具有耦合至該第一存取電晶體之該第一源極/汲極區之一第一虛設源極/汲極區；及 一第二虛設電晶體，其具有耦合至該第二存取電晶體之該第二源極/汲極區之一第二虛設源極/汲極區。
  2. 如請求項1之SRAM裝置，其中該第一虛設電晶體及該第二虛設電晶體中之至少一者具有一閘極，該閘極係耦合至該第一資料儲存節點，耦合至該第一字線，耦合至接地，以及浮動之其中一者。
  3. 如請求項1之SRAM裝置，其進一步包括： 一第三虛設電晶體，其具有耦合至該第一存取電晶體之該第一源極/汲極區之一第三虛設源極/汲極區；及 一第四虛設電晶體，其具有耦合至該第二存取電晶體之該第二源極/汲極區之一第四虛設源極/汲極區。
  4. 如請求項3之SRAM裝置： 其中該第一虛設電晶體及該第二虛設電晶體係p型電晶體且具有分別耦合至該第一資料儲存節點及該第二資料儲存節點之各別第一虛設閘極及第二虛設閘極；且 其中該第三虛設電晶體及該第四虛設電晶體係n型電晶體且具有耦合至接地之各別第三虛設閘極及第四虛設閘極。
  5. 如請求項1之SRAM裝置，其中該第一反向器包含一第一下拉電晶體及一第一上拉電晶體，且其中該第一下拉電晶體以及該第一虛設電晶體或該第二虛設電晶體放置於一或多個鰭片中，該一或多個鰭片自一半導體基板垂直地向上延伸且係彼此共線的。
  6. 一種記憶體裝置，其包含交叉耦合以建立一資料儲存元件之一第一反向器及一第二反向器，該記憶體裝置包括： 複數個半導體鰭片，其在一半導體基板上方沿一第一方向彼此平行地延伸，其中該複數個半導體鰭片中之一第一鰭片對應於該第一反向器之一第一上拉電晶體，且該複數個半導體鰭片中之一第二鰭片對應於該第一反向器之一第一下拉電晶體； 一第一閘極電極，其沿垂直於該第一方向之一第二方向延伸以在該第一上拉電晶體之一通道區處跨立該第一鰭片，且沿該第二方向線性地延續以在該第一下拉電晶體之一通道區處跨立該第二鰭片；及 一第二閘極電極，其沿該第二方向與該第一閘極電極平行地延伸但沿該第一方向與該第一閘極電極間隔開以建立用於該第一鰭片之一第一虛設電晶體結構，其中該第一鰭片沿該第一方向之延伸終止，使得該第一鰭片之一端面駐存於該第二閘極電極下方且在該第二閘極電極之外側壁內。
  7. 如請求項6之記憶體裝置，其中該複數個半導體鰭片中之一第三鰭片對應於該第二反向器之一第二上拉電晶體； 其中該複數個半導體鰭片中之一第四鰭片對應於該第二反向器之一第二下拉電晶體；且 其中該第二閘極電極自該第一虛設電晶體結構線性地延續以在該第二上拉電晶體之一通道區處跨立該第三鰭片且在該第二下拉電晶體之一通道區處跨立該第四鰭片。
  8. 如請求項7之記憶體裝置，其中該第三鰭片沿該第一方向之延伸終止，使得該第三鰭片之一端面駐存於該第一閘極電極下方且在該第一閘極電極之外側壁內以建立一第二虛設電晶體。
  9. 一種記憶體裝置，其包含複數個記憶體胞元，一記憶體胞元包括： 一資料儲存元件，其具有第一資料儲存節點及第二資料儲存節點，該第一資料儲存節點及該第二資料儲存節點係互補的； 一第一存取電晶體，其具有：一閘極，其耦合至一第一字線；一第一源極/汲極區，其耦合至該第一資料儲存節點；及一第一汲極/源極區，其耦合至一第一位元線； 一第二存取電晶體，其具有：一閘極，其耦合至一第二字線；一第二源極/汲極區，其耦合至該第二資料儲存節點；及一第二汲極/源極區，其耦合至一第二位元線； 一第一虛設電晶體，其具有耦合至該第一資料儲存節點之一閘極及一第一虛設源極/汲極區；及 一第二虛設電晶體，其具有耦合至該第二資料儲存節點之一第二虛設源極/汲極區，且具有係浮動的、耦合至VSS或耦合至該第二字線之一閘極。
  10. 如請求項9之記憶體裝置，其中該資料儲存元件包括彼此交叉耦合以建立該第一資料儲存節點及該第二資料儲存節點之第一反向器及第二反向器。
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