TWI455129B - 以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體 - Google Patents

以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體 Download PDF

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TWI455129B
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Description

以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體
本發明係有關一種靜態隨機存取記憶體，特別是指一種以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體。
現今各類硬體、通訊、消費性電子產品及微處理器都須要嵌入式記憶體來做儲存，如靜態隨機存取記憶體(Static Random Access Memory,SRAM)。隨著對尺寸縮小的要求更加嚴格，半導體業界持續縮小半導體元件(MOS場效電晶體)的尺寸，以增加積體電路的速度、效能、密度以及降低單位成本，然而，持續縮小MOS場效電晶體會升高對於元件特性產生更大的變異性及不確定性。當製成技術不斷的演進，靜態隨機存取記憶體電路設計會著重於低電壓和高速的目標去設計。然而，對於低電壓記憶體電路設計，寫入失敗和讀取干擾的問題會限制住傳統6電晶體(6T)靜態隨機存取記憶體的最低操作電壓。為因應奈米元件的發展，一些研究學者開始設計新的元件結構，即是將傳統的平面閘極立體化，使整個結構如魚鰭，稱之為鰭狀場效電晶體(FinFET)，鰭狀場效電晶體因具有三面立體式之閘極結構設計，可增強閘及對通道之控制能力與抑制通道貫穿效應所產生之漏電流，故較相同統場效應電晶體具有較佳之閘極控制能力，且，半導體晶片尺寸可大幅縮小，以及有效降低每一邏輯閘所需功率。
如第1圖所示，為先前技術之六顆電晶體(6T)之靜態隨機存取記憶體之示意圖，6T電晶體靜態隨機存取記憶體，係包含由一交叉耦接之反相器12及14所構成之記憶胞10、第一通閘電晶體28及第二通閘電晶體30。其中反相器12之儲存節點16直接連接至反相器14之一P型電晶體18及一N型電晶體20之閘極。反相器14之儲存節點22直接連接至反相器12之一P型電晶體24及一N型電晶體26之閘極。反相器12之N型電晶體26耦接至接地，反相器12之P型電晶體24耦接至供應電壓(Vcs )。反相器14之N型電晶體20耦接至接地，反相器14之P型電晶體18耦接至供應電壓(Vcs )。反相器12之儲存節點16的輸出係由第一通閘電晶體28所控制，其中，第一通閘電晶體28連接至位元線(BL)。反相器14之儲存節點22的輸出係由第二通閘電晶體30所控制，其中，第二通閘電晶體30連接至互補位元線(BR)。第一通閘電晶體28及第二通閘電晶體30由共通字元線(WL)所控制。以讀取動作為例，先將BL及BR充電為高電位為1，若反相器12之儲存節點16的儲存資料為0，反相器14之儲存節點22的儲存資料為1。當開始讀取時，由WL分別打開第一通閘電晶體28及第二通閘電晶體30，藉由反相器12之N型電晶體26之放電路徑使得在儲存節點16為0的情況下BL被成功放電。其中，第一通閘電晶體28及第二通閘電晶體30皆為開啟狀態，第一通閘電晶體28與反相器12之N型電晶體26會形成分壓電路，而原本儲存節點16為0的情況會有一個電壓形成(Read Disturb)，當儲存節點16的節點電壓再加N型電晶體26上的雜訊干擾時，操作於低電壓下，就很容易大於反相器14之臨界反轉電壓(Trip Voltage)，因此反相器14內存資料就會被改寫而造成資料讀取錯誤的問題。
為了改善上述6T之因雜訊問題及操作於低電壓下會造成資料讀取錯誤的問題，請一併參閱第2圖，主要差異是在於新增四個電晶體以形成十顆電晶體(10T)之靜態隨機存取記憶體架構，此外，第1圖及第2圖中所述之電晶體皆為鰭狀電晶體。其中，在第一通閘電晶體28連接一第三通閘電晶體32之閘極，且第三通閘電晶體32之汲極連接供應電壓(Vcs )，於反相器12之N型電晶體26再連接一N型電晶體34，使N型電晶體34耦接至接地，第三通閘電晶體32之源極連接於N型電晶體26及N型電晶體34之汲極。第二通閘電晶體30連接一第四通閘電晶體36，且第四通閘電晶體36之汲極連接供應電壓(Vcs )，於反相器14之N型電晶體20再連接一N型電晶體38，使N型電晶體38耦接至接地，第四通閘電晶體36之源極連接於N型電晶體20及N型電晶體38之汲極。當開始讀取時，由WL分別打開第一通閘電晶體28及第二通閘電晶體30，接著，根據儲存節點為0或1決定第三通閘電晶體32或第四通閘電晶體36為導通狀態，藉由反相器12之N型電晶體26及N型電晶體34之放電路徑使得在儲存節點16為0的情況下BL被成功放電。其中，反相器14之儲存節點22電壓為供應電壓，而N型電晶體20及N型電晶體38之汲極的節點電壓係為供應電壓(Vcs )減掉第四通閘電晶體36上的臨界電壓(Vt )，所以N型電晶體38上的汲極電壓能夠有效提高，進而提高反向器14的臨界反轉電壓。因此，操作於低電壓下時，當儲存節點16因為讀取時造成的分壓電壓(Read Disturb)，再加上雜訊干擾時，仍是遠小於反向器14的臨界反轉電壓。因此能增加讀靜態雜訊限度(RSNM)以及能夠確保資料讀取不會發生錯誤。此外，同時請配合第3圖，第三通閘電晶體32及第四通閘電晶體36之閘極連接字元線(WL)，在讀取的時候會開啟，第三通閘電晶體32及第四通閘電晶體36之汲極分別連接至BL及BR，可使第一通閘電晶體28及第二通閘電晶體30由字元線(WWL)在寫入時開啟，而第三通閘電晶體32及第四通閘電晶體36可由字元線(WL)調整開啟時間，跟第2圖比較的優勢為由於讀取時分壓效果較不嚴重所以可確保讀取不會發生錯誤。然而，使用10T來組成靜態隨機存取記憶體，所需面積太大，因此晶片密度的提升有限，再者，大面積也會使功耗及效能劣化。
有鑑於此，本發明遂針對上述習知技術之缺失，提出一種以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，以有效克服上述之該等問題。
本發明之主要目的在提供一種以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，係從原本十顆電晶體的靜態隨機存取記憶體架構，改善成八顆鰭狀電晶體(FinFET)的架構，成功的減少電晶體的數量和晶片面積的精簡。
本發明之另一目的在提供一種以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，在精簡面積後，更能提升記憶體單元的穩定度及對製程參數變異的免疫力。
本發明之再一目的在提供一種以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，將鰭狀電晶體作為兩個可獨立閘極控制之功能，以具體簡化靜態隨機存取記憶體整體的電路佈局及有效縮小面積，因此能製造出較高密度靜態隨機存取記憶體。
為達上述之目的，本發明提供一種以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，包括一第一控制鰭狀電晶體，具有一第一閘極及一第二閘極；一第二控制鰭狀電晶體，具有一第三閘極及一第四閘極；一第一位元線，係連接第一控制鰭狀電晶體之汲極，用以提供一第一電壓訊號；一第二位元線，係連接第二控制鰭狀電晶體之汲極，用以提供一第二電壓訊號；一第一讀寫控制線，係連接第一閘極及第三閘極，用以同時控制第一控制鰭狀電晶體及第二控制鰭狀電晶體之導通狀態；一第二讀寫控制線，係連接第二閘極及第四閘極，用以同時控制第一控制鰭狀電晶體及第二控制鰭狀電晶體之導通狀態；及一記憶體單元，係連接第一控制鰭狀電晶體及第二控制鰭狀電晶體之源極，係依據第一控制鰭狀電晶體與第二控制鰭狀電晶體之導通狀態以及第一電壓訊號與第二電壓訊號，以進行一資料的讀寫或保持動作。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明係用以解決先前技術使用六顆電晶體的SRAM架構，操作於極低電壓下，容易發生讀取錯誤的問題；以及從原本十顆電晶體的SRAM架構，改良為八顆鰭狀電晶體(FinFET)的架構，且能達到十顆電晶體的SRAM之相同功效。
如第4圖所示，係為本發明之第一實施例之示意圖。靜態隨機存取記憶體係包括第一控制鰭狀電晶體40、第二控制鰭狀電晶體42、第一位元44(BL)及第二位元線46(BR)、記憶體單元48、第一讀寫控制線50(WWL)及第二讀寫控制線52(R/WWL)。第一位元線44係連接第一控制鰭狀電晶體40之汲極，用以提供一第一電壓訊號，第二位元線46係連接第二控制鰭狀電晶體42之汲極，用以提供一第二電壓訊號。第一控制鰭狀電晶體40具有第一閘極54及第二閘極56，第二控制鰭狀電晶體42包含第三閘極58及第四閘極60。第一讀寫控制線50係連接第一閘極54及第三閘極58，用以同時控制第一控制鰭狀電晶體40及第二控制鰭狀電晶體42之導通狀態。第二讀寫控制線52係連接第二閘極56及第四閘極60，用以同時控制第一控制鰭狀電晶體40及第二控制鰭狀電晶體42之導通狀態。記憶體單元48係包含一交叉耦接之第一反相器62及第二反相器64，第一反相器62包含相連接的第一鰭狀電晶體66、第二鰭狀電晶體68及第三鰭狀電晶體70。第二反相器64包含相連接的第四鰭狀電晶體72、第五鰭狀電晶體74及第六鰭狀電晶體76。其中第一反相器62之第一儲存節點78係連接至第四鰭狀電晶體72之閘極、第五鰭狀電晶體74之閘極、第六鰭狀電晶體76之閘極及第一控制鰭狀電晶體40之源極。第二反相器64之第二儲存節點80係連接至第一鰭狀電晶體66之閘極、第二鰭狀電晶體68之閘極、第三鰭狀電晶體70之閘極及第二控制鰭狀電晶體42之源極。其中第三鰭狀電晶體70及第六鰭狀電晶體76耦接至一接地端，第一鰭狀電晶體66及第四鰭狀電晶體72耦接至一電源端(Vcs )。記憶體單元48係依據第一控制鰭狀電晶體40與第二控制鰭狀電晶體42之導通狀態，以及第一位元線44之第一電壓訊號與第二位元線46之第二電壓訊號，以進行一資料的讀寫或保持動作。其中，第二鰭狀電晶體68具有第五閘極82及第六閘極84，第五鰭狀電晶體74具有第七閘極86及第八閘極88，第五閘極82至第八閘極88分別作為單獨閘極控制之應用，在本實施例中，先說明第二鰭狀電晶體68及第五鰭狀電晶體74之第一種連接方式，用以說明此連接方式及其應用可提升整體靜態隨機存取記憶體讀取時的穩定度。第二鰭狀電晶體68的第五閘極82係連接至第一鰭狀電晶體66及第三鰭狀電晶體70之閘極，第二鰭狀電晶體68的第六閘極84係連接至第一控制鰭狀電晶體40之源極；第五鰭狀電晶體74之第七閘極86係連接至第四鰭狀電晶體72及第六鰭狀電晶體76之閘極，第五鰭狀電晶體74之第八閘極88係連接至第二控制鰭狀電晶體42之源極。若第一反相器62之第一儲存節點78的儲存資料為0，第二反相器64之第二儲存節點80的儲存資料為1。當欲進行資料讀取動作時，先將第一位元線44之第一電壓訊號與第二位元線46之第二電壓訊號預先充電至一高電位，再藉由第二讀寫控制線52控制第一控制鰭狀電晶體40及第二控制鰭狀電晶體42導通。此時，第一鰭狀電晶體66為截止狀態，第一控制鰭狀電晶體40、第二鰭狀電晶體68及第三鰭狀電晶體為導通狀態以形成分壓電路，作為放電路徑，使得在第一儲存節點78為0的情況下，第一位元線44被成功放電。第二反相器64之第二儲存節點80電壓為高電位，其中，第五鰭狀電晶體74之第七閘極86與第八閘極88為獨立控制，第五鰭狀電晶體74之第七閘極86係為截止狀態，且第八閘極88為導通狀態，故第五鰭狀電晶體74為部分導通狀態，此時，第六鰭狀電晶體76之汲極上電壓，即為第二儲存節點80的端電壓(Vcs )減掉第五鰭狀電晶體74臨界電壓(Vcs -Vt )，藉此可有效提高第二反向器64臨界反轉電壓的目的。本發明操作於極低電壓下，當第一儲存節點78因為讀取時造成的分壓電壓，再加上雜訊干擾時，仍是遠小於第二反向器64的臨界反轉電壓。此外，由於在讀取的時候只開啟第一控制鰭狀電晶體40與第二控制鰭狀電晶體42的第二讀寫控制線52，所以同時降低讀取時造成的分壓電壓。因此本發明不僅能增加讀靜態雜訊限度(RSNM)，又能夠確保資料讀取不會發生錯誤。
請參閱第5圖，係為本發明之第二實施例之示意圖，其與第一實施例差異在於：第二鰭狀電晶體68的第六閘極84及第五鰭狀電晶體74之第八閘極88係分別連接至第二讀寫控制線52。本實施例進行資料讀取動作原理與第一實施例相同，如後說明兩者之相異處：當第一位元線44之第一電壓訊號與第二位元線46之第二電壓訊號預先充電至一高電位時，可控制第一讀寫控制線50及第二讀寫控制線52之啟閉狀態，目的在於可調整資料的讀取時間。其中，第一讀寫控制線50係連接第一控制鰭狀電晶體40之第一閘極54及第二控制鰭狀電晶體42之第三閘極58，第二讀寫控制線52係連接第一控制鰭狀電晶體40之第二閘極56及第二控制鰭狀電晶體42之第四閘極60。若第二讀寫控制線52控制第一控制鰭狀電晶體40之第二閘極56及第二控制鰭狀電晶體42之第四閘極60為導通狀態時，此時第一閘極54及第三閘極58為截止狀態，第一鰭狀電晶體66為截止狀態，第一控制鰭狀電晶體40、第二鰭狀電晶體68及第三鰭狀電晶體70為導通狀態以形成分壓電路，作為放電路徑，使得在第一儲存節點78為0的情況下，第一位元線44被成功放電。由於第二鰭狀電晶體68之第五閘極82與第六閘極84為獨立控制，在此導通第二鰭狀電晶體68之第五閘極82及第六閘極84。若第二讀寫控制線52控制第一控制鰭狀電晶體40之第二閘極56、第二控制鰭狀電晶體42之第四閘極60，此時第一控制鰭狀電晶體40之第一閘極54、第二控制鰭狀電晶體42之第三閘極58為截止狀態。因此，降低讀取時造成的分壓電壓，再者，第二讀寫控制線52控制第五鰭狀電晶體74部分導通，因此，第六鰭狀電晶體76汲極上電壓，即為第二儲存節點80的端電壓(Vcs )減掉第五鰭狀電晶體74臨界電壓(Vcs -Vt )，藉此可有效提高第二反向器64臨界反轉電壓的目的，進而確保資料讀取不會發生錯誤。
請參閱第6圖，係為本發明之第三實施例之示意圖，其與第一實施例差異在於：第二鰭狀電晶體68的第六閘極84及第五鰭狀電晶體74之第八閘極88係分別連接至電源端(Vcs )，因此第六閘極84及第八閘極88係為持續導通狀態，而第五閘極82及第七閘極86之導通狀態係由內部第一儲存節點78、第一儲存節點80控制，其中資料能成功被讀取的動作原理係與第一實施例相同。
上述係以資料讀取為例說明，當然，若欲進行資料寫入動作，則記憶體單元48係依據第二位元線46與第一位元線44為反相電壓訊號，且第一讀寫控制線50或第二讀寫控制線控制52用以控制第一控制鰭狀電晶體40及第二控制鰭狀電晶體42為導通時，係將資料進行寫入動作。此外，第一讀寫控制線50及第二讀寫控制線52同時為關閉狀態時，則記憶體單元48係進行資料的保持動作。
本發明能夠從原本十顆電晶體的SRAM架構，改良為八顆鰭狀電晶體的架構，且能達到十顆電晶體的SRAM之相同功效，在此先比較兩者應用的鰭狀電晶體結構，請同時參閱第7圖及第8圖，第7圖為先前技術之鰭狀電晶體結構，第8圖為本發明之鰭狀電晶體結構。如第7圖所示，鰭狀電晶體90係佇立於一基板92上，包含第一源極/汲極區、第二源極/汲極區、以及延伸在第一及第二源極/汲極區之間的矽鰭狀物94，矽鰭狀物94為電晶體主體，一閘極絕緣層96，例如氧化矽或高介電值氧化層(High-K)，係形成在矽鰭狀物94上，一閘極98以倒「U」字型橫跨在矽鰭狀物92上，以形成前閘極與後閘極相連接的雙閘極結構，其中第一和第二源極/汲極區之間形成一通道且延伸在閘極98下方，此結構可減少底材之漏電途徑、可獲得較高的驅動電流、較佳的次臨界擺幅(subthreshold swing)及短通道效應。如第8圖所示，本發明與先前技術主要的差異在於將閘極98之前閘極與後閘極相連接部分裁切掉，使前閘極與後閘極可以單獨使用，形成改良式的鰭狀電晶體結構。其中，本發明於第一實施例至第三實施例中所使用的第二鰭狀電晶體、第五鰭狀電晶體、第一控制鰭狀電晶體及第二控制鰭狀電晶體，即為改良式的鰭狀電晶體結構，由第二鰭狀電晶體、第五鰭狀電晶體作為兩個獨立閘極使用，即可完成將SRAM中的十顆鰭狀電晶體減化為八顆鰭狀電晶體，且同樣達到解決讀取錯誤的問題。再者，本發明可以具體簡化靜態隨機存取記憶體整體的電路佈局及有效縮小面積，因此能製造出較高密度靜態隨機存取記憶體，進而提升記憶體單元的穩定度及對製程參數變異的免疫力。
接續，係將先前技術之三種SRAM架構與本發明提供的三種SRAM架構作進一步的比較說明。其中先前技術之三種SRAM架構係為第1圖至第3圖所描述的6T(六顆電晶體)、ST1(第一種十顆電晶體實施方式)及ST2(第二種十顆電晶體實施方式)；本發明提供的三種SRAM架構係為第4圖至第6圖所描述的1G_ST1(八顆電晶體之第一實施例)、1G_ST2(八顆電晶體之第二實施例)及1G_ST3(八顆電晶體之第三實施例)。
如第9圖所示，為本發明操作於次臨界電壓(Vcs )為0.15伏特(V)至0.4伏特(V)，可容許讀取靜態雜訊限度(RSNM)比較曲線圖，由圖中可得知，操作電壓於0.4伏特時，1G_ST2及1G_ST3可將6T的讀取靜態雜訊限度約70毫伏特(mV)提升至約150毫伏特(mV)，可改善6T的讀取穩定度最佳達到81%。操作電壓於0.15伏特時，1G_ST2及1G_ST3可將6T的讀取靜態雜訊限度約10毫伏特(mV)提升至約40毫伏特(mV)，可改善6T的讀取穩定度最佳達到110%。此外，1G_ST2及1G_ST3的架構也遠優於其他的SRAM的架構。
如第10圖所示，為本發明資料保持狀態下的漏電流比較曲線圖，操作於次臨界電壓為0.4伏特時，由於ST1和ST2電晶體數目較多，可同時參閱第2圖及第3圖，所以有額外的漏電流路徑通過反相器12之N型電晶體34及反相器14之N型電晶體38，因此相較於6T，ST1和ST2的漏電流分別增加了36%和19%。可同時參閱第4圖及第6圖，由於至於IG_ST1和IG_ST3則電流路徑中有第二鰭狀電晶體68及第五鰭狀電晶體74(Pull Down NMOS)的串聯，導致漏電流因此小了-4%。可同時參閱第5圖，IG_ST2因為第二鰭狀電晶體68之第六閘極84及第五鰭狀電晶體74之第八閘極88總是關起來，所以漏電流更可低於-21%，藉此，可有效降低SRAM能量的消耗。
唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。
10．．．記憶胞
12、14．．．反相器
16、22．．．儲存節點
18、24．．．P型電晶體
20、26、34、38．．．N型電晶體
28．．．第一通閘電晶體
30．．．第二通閘電晶體
32．．．第三通閘電晶體
36．．．第四通閘電晶體
40．．．第一控制鰭狀電晶體
42．．．第二控制鰭狀電晶體
44．．．第一位元線
46．．．第二位元線
48．．．記憶體單元
50．．．第一讀寫控制線
52．．．第二讀寫控制線
54．．．第一閘極
56．．．第二閘極
58．．．第三閘極
60．．．第四閘極
62．．．第一反相器
64．．．第二反相器
66．．．第一鰭狀電晶體
68．．．第二鰭狀電晶體
70．．．第三鰭狀電晶體
72．．．第四鰭狀電晶體
74．．．第五鰭狀電晶體
76．．．第六鰭狀電晶體
78．．．第一儲存節點
80．．．第二儲存節點
82．．．第五閘極
84．．．第六閘極
86．．．第七閘極
88．．．第八閘極
90．．．鰭狀電晶體
92‧‧‧基板
94‧‧‧矽鰭狀物
96‧‧‧閘極絕緣層
98‧‧‧閘極
第1圖為先前技術之六個電晶體之靜態隨機存取記憶體之示意圖。
第2圖為先前技術之十個電晶體之靜態隨機存取記憶體之實施例之示意圖。
第3圖為先前技術之十個電晶體之靜態隨機存取記憶體之另一實施例之示意圖。
第4圖為本發明之第一實施例之示意圖。
第5圖為本發明之第二實施例之示意圖。
第6圖為本發明之第三實施例之示意圖。
第7圖為先前技術之鰭狀電晶體結構。
第8圖為本發明之鰭狀電晶體結構。
第9圖為本發明操作於次臨界電壓下可容許讀取靜態雜訊限度的比較曲線圖。
第10圖為本發明為資料保持狀態下的漏電流比較曲線圖。
40．．．第一控制鰭狀電晶體
42．．．第二控制鰭狀電晶體
44．．．第一位元線
46．．．第二位元線
48．．．記憶體單元
50．．．第一讀寫控制線
52．．．第二讀寫控制線
54．．．第一閘極
56．．．第二閘極
58．．．第三閘極
60．．．第四閘極
62．．．第一反相器
64．．．第二反相器
66．．．第一鰭狀電晶體
68．．．第二鰭狀電晶體
70．．．第三鰭狀電晶體
72．．．第四鰭狀電晶體
74．．．第五鰭狀電晶體
76．．．第六鰭狀電晶體
78．．．第一儲存節點
80．．．第二儲存節點
82．．．第五閘極
84．．．第六閘極
86．．．第七閘極
88．．．第八閘極

Claims (8)

  1. 一種以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，包括：一第一控制鰭狀電晶體，具有一第一閘極及一第二閘極；一第二控制鰭狀電晶體，具有一第三閘極及一第四閘極；一第一位元線，係連接該第一控制鰭狀電晶體之汲極，用以提供一第一電壓訊號；一第二位元線，係連接該第二控制鰭狀電晶體之汲極，用以提供一第二電壓訊號；一第一讀寫控制線，係連接該第一閘極及該第三閘極，用以同時控制該第一控制鰭狀電晶體及該第二控制鰭狀電晶體之導通狀態；一第二讀寫控制線，係連接該第二閘極及該第四閘極，用以同時控制該第一控制鰭狀電晶體及該第二控制鰭狀電晶體之導通狀態；及一記憶體單元，包含一交叉耦接之第一反相器及第二反相器，該第一反相器包含相連接的一第一鰭狀電晶體、一第二鰭狀電晶體及一第三鰭狀電晶體，該第二反相器包含相連接的一第四鰭狀電晶體、一第五鰭狀電晶體及一第六鰭狀電晶體，該第一反相器之第一儲存節點係連接至該第四鰭狀電晶體、該第五鰭狀電晶體、該第六鰭狀電晶體之閘極及該第一控制鰭狀電晶體之該源極；該第二反相器之第二儲存節點係連接至該第一鰭狀電晶體、該第二鰭狀電晶體、該第三鰭狀電晶體之閘極及該第二控制鰭狀電晶體之該源極，其中該第三鰭狀電晶體及該第六鰭狀電晶體耦接至一接地端，該第一鰭狀電晶體及該第五鰭狀電 晶體耦接至一電源端，該記憶體單元係依據該第一控制鰭狀電晶體與該第二控制鰭狀電晶體之導通狀態以及該第一電壓訊號與該第二電壓訊號，以進行一資料的讀寫或保持動作。
  2. 如申請專利範圍第1項所述之以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，其中該第二鰭狀電晶體及該第五鰭狀電晶體分別具有一第五閘極、一第六閘極及一第七閘極、一第八閘極。
  3. 如申請專利範圍第2項所述之以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，其中該第二鰭狀電晶體之該第六閘極及該第五鰭狀電晶體之該第八閘極係分別連接該第一控制鰭狀電晶體及該第二控制鰭狀電晶體之該源極，該第二鰭狀電晶體之該第五閘極係連接至該第一鰭狀電晶體及該第三鰭狀電晶體之該閘極，該第五鰭狀電晶體之該第七閘極係連接至該第四鰭狀電晶體及該第六鰭狀電晶體之該閘極。
  4. 如申請專利範圍第2項所述之以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，其中該第二鰭狀電晶體之該第六閘極及該第五鰭狀電晶體之該第八閘極係連接該第二讀寫控制線，該第二鰭狀電晶體之該第五閘極係連接至該第一鰭狀電晶體及該第三鰭狀電晶體之該閘極，該第五鰭狀電晶體之該第七閘極係連接至該第四鰭狀電晶體及該第六鰭狀電晶體之該閘極。
  5. 如申請專利範圍第2項所述之以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，其中該第二鰭狀電晶體之該第六閘極及該第五鰭狀電晶體之該第八閘極係連接該電源端，該第二鰭狀電晶體之該第五閘 極係連接至該第一鰭狀電晶體及該第三鰭狀電晶體之該閘極，該第五鰭狀電晶體之該第七閘極係連接至該第四鰭狀電晶體及該第六鰭狀電晶體之該閘極。
  6. 如申請專利範圍第1項所述之以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，其中該記憶體單元係依據該第二位元線與該第一位元線為反相電壓訊號，且該第一讀寫控制線或該第二讀寫控制線控制用以控制該第一控制鰭狀電晶體及該第二控制鰭狀電晶體為導通時，係將該資料進行寫入動作。
  7. 如申請專利範圍第1項所述之以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，其中該記憶體單元係依據該第一位元線之該第一電壓訊號與該第二位元線之該第二電壓訊號為預先充電至一高電位，且該第一讀寫控制線或該第二讀寫控制線控制該第一控制鰭狀電晶體及該第二控制鰭狀電晶體為導通時，係將該資料進行讀取動作。
  8. 如申請專利範圍第1項所述之以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體，其中該第一讀寫控制線及該第二讀寫控制線同時為關閉狀態時，則該記憶體單元係進行該資料的保持動作。
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