CN109920459B

CN109920459B - 一种完全非对称的亚阈值单端9管存储单元

Info

Publication number: CN109920459B
Application number: CN201910024883.2A
Authority: CN
Inventors: 温亮; 张静; 莫微; 陈宣华; 林淑玲; 韩建民; 陶建平
Original assignee: Chinese People's Armed Police Force Sea Police Academy
Current assignee: Chinese People's Armed Police Force Sea Police Academy
Priority date: 2019-01-10
Filing date: 2019-01-10
Publication date: 2021-01-15
Anticipated expiration: 2039-01-10
Also published as: CN109920459A

Abstract

本发明公开了一种完全非对称的亚阈值单端9管存储单元，包括位线、反相位线、读字线、写字线、P‑N‑N型反相器、P‑P‑N型反相器和读写选择电路，P‑N‑N型反相器包括第一MOS管、第二MOS管和第三MOS管，第一MOS管为P型MOS管，第二MOS管和第三MOS管均为N型MOS管，P‑P‑N型反相器包括第四MOS管、第五MOS管和第六NMOS管，第四MOS管和第五MOS管均为P型MOS管，第六MOS管为N型MOS管，读写选择电路包括第七NMOS管、第八MOS管和第九MOS管，第七MOS管、第八MOS管和第九MOS管均为N型MOS管；优点是具有较高的读写噪声容限，不容易受到噪声干扰，稳定性较高。

Description

一种完全非对称的亚阈值单端9管存储单元

技术领域

本发明涉及一种存储单元，尤其是涉及一种完全非对称的亚阈值单端9管存储单元。

背景技术

随着工艺技术的不断发展，晶体管的尺寸越来越小，使得一块芯片上集成的晶体管数量越来越多。存储器作为处理器和SoC(System on Chip，片上系统芯片)的主要组成部分，通常占据了整个芯片半数以上的晶体管，可以说，存储器主导着整个芯片的性能和功耗。近年来，存储器的面积已经占据了整个SoC面积的70％以上，并且还有不断增长的趋势。

对于应用于生物医疗、无线传感和环境监测等场合的SoC来说，它们的工作频率通常只有几十兆赫兹(MHz)，几兆赫兹甚至几百赫兹，且它们通常采用电池或采用无源器件作为电源来供电。所以，这类芯片迫切需要低功耗的技术来满足它们对功耗的要求。众所周知，降低电源电压是降低芯片功耗最直接且最有效的方法。但是，目前大部分芯片的工作电压始终是像国际半导体国际技术路线图(ITRS)预测的那样围绕在1.1V左右，即使是采用目前最先进的14/10nmFinFET技术，也无法突破0.7V。导致上述问题的根本原因是芯片中的存储器，它的结构限制了整个芯片的工作电压，因此存储器成为了当前芯片电源电压降低的瓶颈。

存储单元作为存储器的基本组成部分得到了广泛的研究。当前许多设计者提出了很多新型结构的存储单元来实现亚阈值SRAM设计。2011年，作者J.J.Wu，在杂志“Journalof Solid-State Circuits”中发表了文章“A LargeσV_TH/VDD tolerant Zigzag 8T SRAMwith area-efficient decoupled differential sensing and fast write-backscheme”，该篇文章中提出一个差分8管存储单元，采用65nm工艺制造32kbits差分8T-SRAM，它的最小工作电压可低至430mV。2012年，作者M.H.Tu，在杂志“Journal of Solid-StateCircuits”中发表了文章“A single-ended disturb-free 9T subthreshold SRAM withcross-point data-aware write word-line structure,negative bit-line andadaptive read operation timing tracing”，该篇文章中提出一个采用十字交叉(cross-point)写方式的9管存储单元，采用65nm制造的72kbits9T-SRAM，它的最小工作电压为0.35V，同时具有229KHz的操作频率和4.05μW的静态功耗消耗。2012年，作者J.P.Kulkarni，在杂志“IEEE Transactions on Very Large Scale Integration Systems”发表了文章“Ultralow-Voltage Process-Variation-Tolerant Schmitt-Trigger-Based SRAMDesign”，该篇文章中提出一个施密特结构的差分10管存储单元，采用130nm工艺制造的2kbits施密特10T-SRAM，它的最小工作电压为320mV。

上述这几种存储单元虽然都能在亚阈值电压下工作，但是它们的最低工作电压都徘徊在阈值电压附近，而且需要读/写辅助电路来进行帮忙，一旦失去读/写辅助电路辅助电路，它们就很容易受到噪声的干扰，导致读/写失败。

发明内容

本发明所要解决的技术问题是提供一种具有较高的读写噪声容限，在读写过程中不容易受到噪声干扰，稳定性较高的完全非对称的亚阈值单端9管存储单元。

本发明解决上述技术问题所采用的技术方案为：一种完全非对称的亚阈值单端9管存储单元，包括位线、反相位线、读字线、写字线、P-N-N型反相器、P-P-N型反相器和读写选择电路；所述的P-N-N型反相器包括第一MOS管、第二MOS管和第三MOS管，所述的第一MOS管为P型MOS管，所述的第二MOS管和所述的第三MOS管均为N型MOS管，所述的第一MOS管的源极接电源，所述的第一MOS管的漏极和所述的第二MOS管的漏极连接且其连接端为所述的P-N-N型反相器的输出端，所述的P-N-N型反相器的输出端为所述的亚阈值单端9管存储单元的第一个存储节点，所述的第一MOS管的栅极、所述的第二MOS管的栅极和所述的第三MOS管的栅极连接且其连接端为所述的P-N-N型反相器的输入端，所述的第二MOS管的源极和所述的第三MOS管的漏极连接且其连接端为所述的P-N-N型反相器的堆叠节点，所述的第三MOS管的源极接地；所述的P-P-N型反相器包括第四MOS管、第五MOS管和第六MOS管，所述的第四MOS管和所述的第五MOS管均为P型MOS管，所述的第六MOS管为N型MOS管，所述的第四MOS管的源极接入电源，所述的第四MOS管的栅极、所述的第五MOS管的栅极和所述的第六MOS管的栅极连接且其连接端为所述的P-P-N型反相器的输入端，所述的P-P-N型反相器的输入端与所述的亚阈值单端9管存储单元的第一个存储节点连接，所述的第四MOS管的漏极和所述的第五MOS管的源极连接，所述的第五MOS管的漏极和所述的第六MOS管的漏极连接且其连接端为所述的P-P-N型反相器的输出端，所述的P-P-N型反相器的输出端为所述的亚阈值单端9管存储单元的第二个存储节点，所述的亚阈值单端9管存储单元的第二个存储节点与所述的P-N-N型反相器的输入端连接，所述的第六MOS管的源极接地；所述的读写选择电路包括第七MOS管、第八MOS管和第九MOS管，所述的第七MOS管、所述的第八MOS管和所述的第九MOS管均为N型MOS管，所述的第七MOS管的栅极和所述的第九MOS管的栅极均与所述的写字线连接，所述的第七MOS管的源极和所述的第八MOS管的源极分别与所述的位线连接，所述的第七MOS管的漏极和所述的单端9管存储单元的第一个存储节点连接，所述的第八MOS管的漏极和所述的P-N-N型反相器的堆叠节点连接，所述的第八MOS管的栅极与所述的读字线连接，所述的第九MOS管的源极和所述的反相位线连接，所述的第九MOS管的漏极和所述的亚阈值单端9管存储单元的第二个存储节点连接。

与现有技术相比，本发明的优点在于通过位线、反相位线、读字线、写字线、P-N-N型反相器、P-P-N型反相器和读写选择电路构成完全非对称的亚阈值单端9管存储单元，P-N-N型反相器的上拉网络由一个P型MOS管(第一MOS管)组成，下拉网络由两个堆叠的N型MOS管(第二MOS和第三MOS管)组成，P-P-N型反相器的上拉网络由两个堆叠的P型MOS管(第四MOS管和第五MOS管)组成，下拉网络由一个N型MOS管(第六MOS管)组成，P-N-N型反相器与P-P-N型反相器相互交叉耦合，构成存储单元的存储核心，P-N-N型反相器的输出端为存储单元的第一个存储节点，P-P-N型反相器的输入端与存储单元的第一个存储节点连接，而P-P-N型反相器的输出端为存储单元的第二个存储节点，P-N-N型反相器的输入端与存储单元的第二个存储节点连接，读写选择电路中的第七MOS管的漏极与存储单元的第一个存储节点相连，读写选择电路中的第七MOS管的源极与位线BL相连，读写选择电路中的第七MOS管的栅极由写字线WWL控制，读写选择电路中的第九MOS管的漏极与存储单元的第二个存储节点相连，读写选择电路中的第九MOS管的源极与反相位线BLB相连，读写选择电路中的第九MOS管的栅极由写字线WWL控制,构成存储单元的写路径，读写选择电路中的第八MOS管的漏极与P-N-N型反相器的堆叠节点相连，读写选择电路中的第八MOS管的源极与位线BL相连，读写选择电路中的第八MOS管的栅极与读字线RWL相连，构成存储单元的读路径，当存储单元处于数据保持状态时，写字线WWL和读字线RWL都关断，数据通过交叉耦合的P-N-N型反相器和P-P-N型反相器进行数据保持，当存储单元处于写操作状态时，写字线WWL开启，读字线RWL关断，位线BL和反相BLB的数据通过第七MOS管和第九MOS管差分写入存储单元的第一个存储节点和第二个存储节点之中，在写操作过程中，由于存储单元的存储核心是交叉耦合的P-N-N型反相器和P-P-N型反相器，P-N-N型反相器和P-P-N型反相器的结构不完全对称，在写“0”与写“1”时的操作不是完全对称，采用这种差分的写操作方式大大提高了存储单元的写噪声容限，当存储单元处于读操作状态时，读字线RWL开启，写字线WWL关断，数据通过第八MOS管单端读出到位线BL上，在读操作过程中，参与读操作的P-N-N型反相器的堆叠节点与存储单元的第一个存储节点和第二个存储节点是隔离的，所以电路不会发生读破坏情况，也就是说，该存储单元消除了读破坏，具有较高的读噪声容限，由此本发明的完全非对称的亚阈值单端9管存储单元具有较高的读写噪声容限，在读写过程中不容易受到噪声干扰，稳定性较高。

附图说明

图1为本发明的完全非对称的亚阈值单端9管存储单元的电路图；

图2为本发明的完全非对称的亚阈值单端9管存储单元在写操作状态的示意图；

图3为本发明的完全非对称的亚阈值单端9管存储单元在读操作状态的示意图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图1所示，一种完全非对称的亚阈值单端9管存储单元，包括位线BL、反相位线BLB、读字线RWL、写字线WWL、P-N-N型反相器1、P-P-N型反相器2和读写选择电路；P-N-N型反相器1包括第一MOS管M1、第二MOS管M2和第三MOS管M3，第一MOS管M1为P型MOS管，第二MOS管M2和第三MOS管M3均为N型MOS管，第一MOS管M1的源极接电源VDD，第一MOS管M1的漏极和第二MOS管M2的漏极连接且其连接端为P-N-N型反相器1的输出端，P-N-N型反相器1的输出端为亚阈值单端9管存储单元的第一个存储节点T1，第一MOS管M1的栅极、第二MOS管M2的栅极和第三MOS管M3的栅极连接且其连接端为P-N-N型反相器1的输入端，第二MOS管M2的源极和第三MOS管M3的漏极连接且其连接端为P-N-N型反相器1的堆叠节点T3，第三MOS管M3的源极接地；P-P-N型反相器2包括第四MOS管M4、第五MOS管M5和第六MOS管，第四MOS管M4和第五MOS管M5均为P型MOS管，第六MOS管M6为N型MOS管，第四MOS管M4的源极接入电源VDD，第四MOS管M4的栅极、第五MOS管M5的栅极和第六MOS管M6的栅极连接且其连接端为P-P-N型反相器2的输入端，P-P-N型反相器2的输入端与亚阈值单端9管存储单元的第一个存储节点T1连接，第四MOS管M4的漏极和第五MOS管M5的源极连接，第五MOS管M5的漏极和第六MOS管M6的漏极连接且其连接端为P-P-N型反相器2的输出端，P-P-N型反相器2的输出端为亚阈值单端9管存储单元的第二个存储节点T2，亚阈值单端9管存储单元的第二个存储节点T2与P-N-N型反相器1的输入端连接，第六MOS管M6的源极接地；读写选择电路包括第七MOS管、第八MOS管M8和第九MOS管M9，第七MOS管M7、第八MOS管M8和第九MOS管M9均为N型MOS管，第七MOS管M7的栅极和第九MOS管M9的栅极均与写字线WWL连接，第七MOS管M7的源极和第八MOS管M8的源极分别与位线BL连接，第七MOS管M7的漏极和单端9管存储单元的第一个存储节点T1连接，第八MOS管M8的漏极和P-N-N型反相器1的堆叠节点T3连接，第八MOS管M8的栅极与读字线RWL连接，第九MOS管M9的源极和反相位线BLB连接，第九MOS管M9的漏极和亚阈值单端9管存储单元的第二个存储节点T2连接。

本发明的完全非对称的亚阈值单端9管存储单元的工作原理如下所述:

如图2所示，当进行写操作时，写字线WWL开启(被置为“1”)，读字线RWL关断，第七MOS管M7和第九MOS管M9均处于打开状态。当执行写“0”操作时，位线BL为“0”，而反相位线BLB为“1”，第一存储结点T1被下拉至“0”，然后通过堆叠的第四MOS管M4和第五MOS管M5将第二存储结点T2预充至“1”。当执行写“1”操作时，位线BL为“1”，而反相位线BLB为“0”，第二存储结点T2被下拉至“0”，然后通过第一MOS管M1将第一存储结点T1预充至“1”。由于存储单元的存储核心是采用交叉耦合的P-N-N结构和P-P-N结构，所以写“0”与写“1”操作不是完全对称的，这种差分的写操作方式大大提高了存储单元的写噪声容限。

如图3所示，当进行读操作时，读字线RWL开启，而写字线WWL关断，第八MOS管M8处于打开状态，位线BL和反相位线BLB被预充至“1”，并浮空，当存储单元执行读“0”操作时，位线BL通过第八MOS管M8和第三MOSM3下拉至“0”。当存储单元执行读“1”操作时，位线BL保持原来的“1”电平。由于整个读操作过程中，参与读操作的堆叠节点T3与第一存储结点T1和第二存储结点T2是隔离的，所以电路不会发生读破坏情况。也就是说，该存储单元消除了读破坏，具有较高的读噪声容限。

Claims

1.一种完全非对称的亚阈值单端9管存储单元，其特征在于包括位线、反相位线、读字线、写字线、P-N-N型反相器、P-P-N型反相器和读写选择电路；

所述的P-N-N型反相器包括第一MOS管、第二MOS管和第三MOS管，所述的第一MOS管为P型MOS管，所述的第二MOS管和所述的第三MOS管均为N型MOS管，所述的第一MOS管的源极接电源，所述的第一MOS管的漏极和所述的第二MOS管的漏极连接且其连接端为所述的P-N-N型反相器的输出端，所述的P-N-N型反相器的输出端为所述的亚阈值单端9管存储单元的第一个存储节点，所述的第一MOS管的栅极、所述的第二MOS管的栅极和所述的第三MOS管的栅极连接且其连接端为所述的P-N-N型反相器的输入端，所述的第二MOS管的源极和所述的第三MOS管的漏极连接且其连接端为所述的P-N-N型反相器的堆叠节点，所述的第三MOS管的源极接地；

所述的P-P-N型反相器包括第四MOS管、第五MOS管和第六MOS管，所述的第四MOS管和所述的第五MOS管均为P型MOS管，所述的第六MOS管为N型MOS管，所述的第四MOS管的源极接入电源，所述的第四MOS管的栅极、所述的第五MOS管的栅极和所述的第六MOS管的栅极连接且其连接端为所述的P-P-N型反相器的输入端，所述的P-P-N型反相器的输入端与所述的亚阈值单端9管存储单元的第一个存储节点连接，所述的第四MOS管的漏极和所述的第五MOS管的源极连接，所述的第五MOS管的漏极和所述的第六MOS管的漏极连接且其连接端为所述的P-P-N型反相器的输出端，所述的P-P-N型反相器的输出端为所述的亚阈值单端9管存储单元的第二个存储节点，所述的亚阈值单端9管存储单元的第二个存储节点与所述的P-N-N型反相器的输入端连接，所述的第六MOS管的源极接地；

所述的读写选择电路包括第七MOS管、第八MOS管和第九MOS管，所述的第七MOS管、所述的第八MOS管和所述的第九MOS管均为N型MOS管，所述的第七MOS管的栅极和所述的第九MOS管的栅极均所述的写字线连接，所述的第七MOS管的源极和所述的第八MOS管的源极分别与所述的位线连接，所述的第七MOS管的漏极和所述的单端9管存储单元的第一个存储节点连接，所述的第八MOS管的漏极和所述的P-N-N型反相器的堆叠节点连接，所述的第八MOS管的栅极与所述的读字线连接，所述的第九MOS管的源极和所述的反相位线连接，所述的第九MOS管的漏极和所述的亚阈值单端9管存储单元的第二个存储节点连接。