CN111951848B - 一种嵌入式动态随机存储器增益单元及其操作方法 - Google Patents
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Abstract
本发明提供例了一种嵌入式动态随机存储器增益单元及其操作方法，增益单元包括写传输晶体管，第一读传输晶体管、第二读传输晶体管和写耦合晶体管，以及写字线、写位线、读字线、读位线、写耦合控制线；写传输晶体管的栅极连接写字线；第二读传输晶体管的栅极连接电荷存储节点，源极或漏极中的一极连接固定电位；写耦合晶体管的源极与漏极连接写耦合控制线，写耦合晶体管的栅极连接电荷存储节点。增益单元增大了存储节点的等效寄生电容；在写操作时，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，写入的0和1具有更大的电压差；具有高数据保持时间及低刷新频率的特点。
Description
技术领域
本发明涉及电路设计技术领域，特别涉及一种嵌入式动态随机存储器增益单元及其操作方法。
背景技术
随着片上系统(System-on-a-chip，SOC)的发展，嵌入式存储器往往占据了大部分的片上面积。传统的嵌入式存储器采用的6管静态随机存储器(Static Random-AccessMemory，SRAM)具有高速、高稳定性、以及很好的兼容性，但是由于其较大的单元面积与漏电功耗，6管SRAM在便携式移动设备中往往造成了很大的面积开销与功耗。随着深度学习(Deep Learning)与边缘计算(Edge Computing)的发展，片上系统对高密度、低功耗的嵌入式存储器的要求越来越高，以应对各种大数据的应用场景。嵌入式动态随机存储器(enhanced dynamic random access memory，eDRAM)一方面具有较高的存储密度和较低的功耗，另一方面又能与逻辑工艺兼容，因此基于新型的无电容增益单元(Gain Cell，GC)的eDRAM受到了国内外研究机构以及厂商的关注。增益单元利用金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的栅电容来代替传统DRAM单元中的沟槽电容或者堆叠电容进行电荷储存。存储电荷会通过晶体管的亚阈值电流进行泄漏。随着工艺节点进入深亚微米级，MOSFET的栅电容越来愈小，亚阈值漏电越来越严重，因此增益单元内的存储电荷会很快泄漏，数据保持时间(Data Retention Time，DRT)较短，需要较高的刷新频率。现阶段针对嵌入式动态随机存储器增益单元有多种，分别是2管增益单元(2T GC)，3管增益单元(3T GC)，3管增强增益单元(3T-boost GC)，4管增益单元(3T1D GC)。为了提高存储密度，现阶段增益单元大多基于一种类型的MOSFET，可以根据具体的应用挑选使用何种类型的MOSFET。例如基于NMOS(Negative channel MetalOxide Semiconductor，N型金属氧化物半导体)的增益单元读写速度快，但是NMOS的亚阈值漏电大，数据保持时间不长；PMOS(positive channel Metal Oxide Semiconductor，P型金属氧化物半导体)的增益单元读写速度慢，但是由于PMOS泄漏电流小，数据保持时间比基于NMOS的增益单元长。
2T GC的基本电路结构如图1所示，该结构是由Intel公司在美国专利US7120072中提出的。该单元由两个NMOS组成，分别为写传输晶体管NW和读传输晶体管NR，存储节点SN的电容SN由读传输晶体管NR的栅电容和写传输晶体管NW的源极电容组成，NW的栅极连接写字线(WRITE WORD LINE，WWL)，NW的漏极连接写位线(WRITE BIT LINE，WBL)；NR的源极连接读字线(READ WORD LINE，RWL)，NR的漏极连接读位线(READ BIT LINE，RBL)。在写操作模式下，WWL置高，数据通过N型写传输晶体管NW传输到存储节点SN，因此在传输数据“1”时，在NW上会存在阈值损失，减小了数据“0”和“1”之间的电压区分度，通常会采用更高的WWL电压来补偿阈值损失。在读操作模式下，RWL置低，若存储节点SN存“0”，预充的RBL会继续保持在高电压；若存储节点SN存“1”，预充的RBL会通过读传输晶体管NR放电，但是RBL在放电的过程中，该单元同列上存“1”的单元的NR会慢慢导通，阻止RBL的放电，因此RBL上的电压最终只能放电到VDD-VT(VT是指NW的导通电压)，这一方面减小了灵敏放大器的检测裕度(SenseMargin)，另一方面影响了数据读取的速度。除此之外，由于存储电容仅由NR和NW提供，并且数据“0”和“1”之间的电压区分度较低，因此该增益单元的DRT较短，需要较高的刷新频率。
3T GC的基本电路结构如图2所示，该单元由三个NMOS组成，分别为写传输晶体管NW，读传输晶体管NR和存储管NS，读端口由读传输晶体管NR和存储管NS串联组成，存储节点SN的电容由存储管NS的栅电容和写传输晶体管NW的源极电容组成，写传输晶体管NW的栅极连接写字线(WWL)，读传输晶体管NR栅极连接读字线(RWL)，写传输晶体管NW的漏极和读传输晶体管NR的漏极分别连接写位线(WBL)和读位线(RBL)，存储管NS的源极接地。在写操作模式下，WWL置高，数据通过N型写传输晶体管NW传输到存储节点SN，同样的，在传输数据“1”时，在写传输晶体管NW上会存在阈值损失，减小了数据“0”和“1”之间的电压区分度，通常也会采用更高的WWL电压来补偿阈值损失。在读操作模式下，RWL置高，若存储节点SN存“0”，预充的RBL会继续保持在高电压；若SN存“1”，预充的RBL会通过读传输晶体管NR和存储管NS放电，此时由于单元的读传输晶体管NR将RBL与存储管NS隔离开，消除了同列上半选单元(半选单元是指同列上节点存储值为“1”的其它单元)中串扰问题，因此3T GC结构能提供更快速的读操作。然而由于存储电容仅由存储管NS和写传输晶体管NW提供，并且数据“0”和“1”之间的电压区分度较低，因此该增益单元的DRT较短，需要较高的刷新频率。
3T-boost GC的基本电路结构如图3a所示，该单元由三个NMOS组成，分别为写传输晶体管NW，第一读传输晶体管NR和第二读传输晶体管NS，读端口由第一读传输晶体管NR和第二读传输晶体管NS串联组成，存储节点SN的电容由第二读传输晶体管NS的栅电容和写传输晶体管NW的源极电容组成，写传输晶体管NW的栅极连接写字线(WWL)，写传输晶体管NW的漏极和第一读传输晶体管NR的漏极分别连接写位线(WBL)和读位线(RBL)，RWL连接第一读传输晶体管NR的栅极和第二读传输晶体管NS的源极。在写操作模式下，WWL置高，数据通过N型写传输晶体管NW传输到存储节点SN，同样的，在传输数据“1”时，在写传输晶体管NW上会存在阈值损失，减小了数据“0”和“1”之间的电压区分度，通常也会采用更高的WWL电压来补偿阈值损失。在读操作模式下，RWL置高，若存储节点SN存“0”，预放电的RBL会继续保持在低电压；若存储节点SN存“1”，预放电的RBL会通过第一读传输晶体管NR和第二读传输晶体管NS充电。如图3b所示，此时RWL上的电压脉冲通过第二读传输晶体管NS的栅源电容耦合到存储节点SN上，使已经破坏的数据“1”得到一些电荷补偿，同时数据“0”由于这部分电荷补偿得到了破坏，这种无选择性的电荷补偿能间接的提升数据“1”的DRT，但是也增加了数据“0”出现读错误的概率。另外，当存储节点SN存“1”时，RBL通过两个N型晶体管NR和NS充电，导致充电电流随着RBL电压的升高而迅速下降，因此该结构采用普通的电压灵敏放大器时的速度很慢，需要使用定制的电流-电压两级灵敏放大器进行放大，两级灵敏放大器的使用增加了阵列的硬件开销。
传统的3T1D GC的基本电路结构如图4a所示，该单元由四个NMOS组成，分别为写传输晶体管NW，第一读传输晶体管NR、第二读传输晶体管NS和一个以二极管连接形式的第三晶体管Nd，存储节点SN的电容由第二读传输晶体管NS的栅电容、第三晶体管Nd的栅电容和写传输晶体管NW的漏极电容组成，写传输晶体管NW的栅极连接写字线WWL，第一读传输晶体管NR的栅极以及第三晶体管Nd的源漏连接读字线RWL，写传输晶体管NW的源极和第一读传输晶体管NR的源极分别连接写位线(WBL)和读位线(RBL)，第二读传输晶体管NS的源极接地。在写操作模式下，WWL置高，数据通过N型写传输晶体管NW传输到存储节点SN，同样的，在传输数据“1”时，在写传输晶体管NW上会存在阈值损失，减小了数据“0”和“1”之间的电压区分度，通常也会采用更高的WWL电压来补偿阈值损失。在读操作模式下，RWL置高，若存储节点SN存“0”，预充的RBL会继续保持在高电压；若存储节点SN存“1”，预充的RBL会通过第一读传输晶体管NR和第二读传输晶体管NS放电。如图4b所示，RWL上的电压脉冲通过第三晶体管Nd的栅源和栅漏电容耦合到存储节点SN上，使已经破坏的数据“1”得到一些电荷补偿，同时数据“0”由于这部分电荷补偿得到了破坏，这种无选择性的电荷补偿能间接的提升数据“1”的保持时间，但是也增加了数据“0”出现读错误的概率。
发明内容
本发明提供了一种嵌入式动态随机存储器增益单元及其操作方法，以解决现有的嵌入式动态随机存储器增益单元的数据保持时间较短和刷新频率较高的技术问题。
为解决上述技术问题，本发明提供了一种嵌入式动态随机存储器增益单元，所述增益单元包括写传输晶体管(NW)，第一读传输晶体管(NR)、第二读传输晶体管(NS)和写耦合晶体管(Nd)，以及写字线、写位线、读字线、读位线、写耦合控制线；
所述写传输晶体管(NW)的栅极连接所述写字线；所述写传输晶体管(NW)的漏极或源极中的一极连接所述写位线，另一极连接电荷存储节点(SN)；
所述第二读传输晶体管(NS)的栅极连接所述电荷存储节点(SN)，所述第二读传输晶体管(NS)的源极或漏极中的一极连接固定电位，所述固定电位根据所述第二读传输晶体管(NS)的类型设置，另一极连接所述第一读传输晶体管(NR)的源极或漏极中的一极；所述第一读传输晶体管(NR)的漏极或源极中的另一极连接所述读位线；所述第一读传输晶体管(NR)的栅极连接所述读字线；
所述写耦合晶体管(Nd)的源极与漏极连接所述写耦合控制线，所述写耦合晶体管(Nd)的栅极连接所述电荷存储节点(SN)。
可选的，所述写传输晶体管(NW)、所述第一读传输晶体管(NR)、所述第二读传输晶体管(NS)和所述写耦合晶体管(Nd)均为N型晶体管；所述固定电位为GND。
可选的，所述写传输晶体管(NW)、所述第一读传输晶体管(NR)、所述第二读传输晶体管(NS)和所述写耦合晶体管(Nd)均为P型晶体管；所述固定电位为第二VDD，所述第二VDD是指所述第二读传输晶体管(NS)工作状态时对应的高电位。
本发明还提供了一种嵌入式动态随机存储器增益单元的操作方法，所述操作方法用于操作各晶体管均为N型晶体管时一种嵌入式动态随机存储器增益单元；所述操作方法包括写操作，所述写操作分为以下四个步骤：
第一步、所述写耦合控制线由增强电源电压第一VDD+第一ΔV转变为0V，以使所述写耦合控制线通过所述写耦合管(Nd)的栅源和栅漏电容的耦合作用拉低所述存储节点(SN)处的电压；其中，所述第一VDD是指所述写耦合晶体管(Nd)工作状态时对应的高电位，所述第一ΔV等于或大于所述写耦合晶体管(Nd)对应的阈值电压；
第二步、所述写字线由0V转变为所述第一VDD+所述第一ΔV，使所述写传输晶体管(NW)导通，所述写位线上的数据通过所述写传输晶体管(NW)传输到所述存储节点(SN)上，直至所述存储节点(SN)上电压稳定；当写“1”时，所述写位线置于所述第一VDD，所述存储节点(SN)处的等效寄生电容通过所述写传输晶体管NW充电至所述第一VDD；当写“0”时，所述写位线置于0V，所述存储节点(SN)处的等效寄生电容通过所述写传输晶体管(NW)放电至0V；
第三步、所述写耦合控制线由0V转变为所述第一VDD+所述第一ΔV，通过所述写耦合晶体管(Nd)的栅源和栅漏寄生电容对所述存储节点(SN)处的关键数据进行增强，所述关键数据为“1”；
第四步、所述写字线由所述第一VDD+所述第一ΔV转变为0V。
可选的，所述操作方法包括读操作，所述读操作包括以下步骤：
所述读位线预充到所述第一VDD，所述写字线置于0V，所述写耦合控制线置于所述第一VDD+所述第一ΔV，所述写位线置于所述第一VDD，所述读字线由0V转变成所述第一VDD；若所述存储节点(SN)存“0”，所述读位线保持在预充的所述第一VDD；若所述存储节点(SN)存“1”，所述读位线通过由所述第一读传输晶体管(NR)和所述第二读传输晶体管(NS)组成的读端口进行放电。
可选的，所述操作方法包括数据保持操作，所述数据保持操作包括以下步骤：
所述写字线和所述读字线设置为0V，所述写耦合控制线设置为所述第一VDD+所述第一ΔV，所述读位线被预充电为下一次的读操作做准备，所述写位线置于所述第一VDD以减小存储电荷通过所述写传输晶体管(NW)的亚阈值漏电。
本发明还提供了一种嵌入式动态随机存储器增益单元的操作方法，所述操作方法用于操作各晶体管均为P型晶体管时一种嵌入式动态随机存储器增益单元；所述操作方法包括写操作，所述写操作分为以下四个步骤：
第一步、所述写耦合控制线由第二-ΔV转变为所述第二VDD，所述第二-ΔV等于或小于所述P型晶体管对应的阈值电压；
第二步、所述写字线由所述第二VDD转变为所述第二-ΔV，所述写位线上的数据通过所述写传输晶体管(NW)传输到所述存储节点(SN)上，直至所述存储节点(SN)上电压稳定；
第三步、所述写耦合控制线由所述第二VDD转化为所述第二-ΔV，通过所述写耦合晶体管(Nd)的栅源和栅漏寄生电容对所述存储节点(SN)处的关键数据进行增强，所述关键数据为“0”；
第四步、所述写字线由所述第二-ΔV转变为所述第二VDD。
可选的，所述操作方法包括读操作，所述读操作包括以下步骤：
所述读位线被预放电到0V，所述写字线置于所述第二VDD，所述写耦合控制线置于所述第二-ΔV，所述写位线置于0V，所述读字线由所述第二VDD转变成0V；若所述存储节点(SN)存“1”，所述读位线保持在0V；若所述存储节点(SN)存“0”，所述读位线通过由所述第一读传输晶体管(NR)和所述第二读传输晶体管(NS)组成的读端口进行充电。
可选的，所述操作方法包括数据保持操作，所述数据保持操作包括以下步骤：
所述写字线和所述读字线设置为所述第二VDD，所述写耦合控制线设置为所述第二-ΔV，所述读位线被预放电为下一次的读操作做准备，所述写位线置于0V以减小存储电荷通过写传输晶体管(NW)的亚阈值漏电。
与现有技术相比，本发明提供的一种嵌入式动态随机存储器增益单元及其操作方法，一方面通过写耦合晶体管Nd和写耦合控制线(Write Coupling Control Line，WCOU)，增大了存储节点SN的等效寄生电容；另一方面在进行写操作时，通过写耦合晶体管Nd的栅源和栅漏电容的耦合效应，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，该增益单元能写入的数据“0”和数据“1”具有更大的电压差。因此，该增益单元具有高数据保持时间以及低刷新频率的特点。并且，由于该增益单元具有较高的数据保持时间，以及高速的读端口设计，由该增益单元组成的存储器能在数据保持相同时间后，依然保持较高的读取速度。
附图说明
图1是现有技术中2T增益单元的电路结构示意图；
图2是现有技术中3T增益单元的电路结构示意图；
图3a是现有技术中3T-boost增益单元的电路结构示意图；
图3b是图3a对应的波形图；
图4a是现有技术中3T1D增益单元的电路结构示意图；
图4b是图4a对应的波形图；
图5是本发明一实施例提供的一种嵌入式动态随机存储器增益单元的电路结构示意图；
图6是图5对应的波形图；
图7是本发明一实施例提供的一种嵌入式动态随机存储器增益单元的电路结构示意图。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的一种嵌入式动态随机存储器增益单元及其操作方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图5所示，本实施例提供了一种嵌入式动态随机存储器增益单元，所述增益单元包括写传输晶体管NW，第一读传输晶体管NR、第二读传输晶体管NS和写耦合晶体管Nd，以及写字线(WWL)、写位线(WBL)、读字线(RWL)、读位线(RBL)、写耦合控制线(WCOU)；所述写传输晶体管NW的栅极连接所述写字线(WWL)；所述写传输晶体管NW的漏极或源极中的一极连接所述写位线(WBL)，另一极连接电荷存储节点SN；所述第二读传输晶体管NS的栅极连接所述电荷存储节点SN，所述第二读传输晶体管NS的源极或漏极中的一极连接固定电位，所述固定电位根据所述第二读传输晶体管NS的类型设置，另一极连接所述第一读传输晶体管NR的源极或漏极中的一极；所述第一读传输晶体管NR的漏极或源极中的另一极连接所述读位线(RBL)；所述第一读传输晶体管NR的栅极连接所述读字线(RWL)；所述写耦合晶体管Nd的源极与漏极连接所述写耦合控制线(WCOU)，所述写耦合晶体管Nd的栅极连接所述电荷存储节点SN。
本实施例提供的一种嵌入式动态随机存储器增益单元，一方面通过写耦合晶体管Nd和写耦合控制线(WCOU)，增大了存储节点SN的等效寄生电容；另一方面在进行写操作时，通过写耦合晶体管Nd的栅源和栅漏电容的耦合效应，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，该增益单元能写入的数据“0”和数据“1”具有更大的电压差。因此，该增益单元具有高数据保持时间以及低刷新频率的特点。并且，由于该增益单元具有较高的数据保持时间，以及高速的读端口设计，由该增益单元组成的存储器能在数据保持相同时间后，依然保持较高的读取速度。其中，当写传输晶体管NW，第一读传输晶体管NR、第二读传输晶体管NS和写耦合晶体管Nd均为N型晶体管时，关键数据是“1”；当写传输晶体管NW，第一读传输晶体管NR、第二读传输晶体管NS和写耦合晶体管Nd均为P型晶体管时，关键数据是“0”。
可选的，如图5所示，所述写传输晶体管NW、所述第一读传输晶体管NR、所述第二读传输晶体管NS和所述写耦合晶体管Nd均为N型晶体管；所述固定电位为GND(GND指接地端)。
在设计和使用时，同一个增益单元中的各个晶体管通常均为相同工艺生产的相同性能的晶体管。本实施例中，存储节点SN处的等效寄生电容会通过N型写传输晶体管NW的亚阈值漏电流进行漏电，因此数据“1”的衰减速度要比数据“0”的衰减更快，数据“1”的保持时间决定了eDRAM阵列的刷新频率，因此定义数据“1”为关键数据，要想降低eDRAM的刷新频率，就要提高关键数据“1”的数据保持时间。本实施例提出的一种嵌入式动态随机存储器增益单元可以称为偏向性增强3T1D增益单元，该偏向性增强3T1D增益单元能有效提高数据“1”的保持时间而不破坏数据“0”的保持时间。
可选的，如图7所示，所述写传输晶体管NW、所述第一读传输晶体管NR、所述第二读传输晶体管NS和所述写耦合晶体管Nd均为P型晶体管；所述固定电位为第二VDD，所述第二VDD是指所述第二读传输晶体管NS工作状态时对应的高电位。
本文中的第一、第二是为了引用方便而增加的限定词，对于实际的产品，第一VDD可以等于第二VDD，第一ΔV可以等于第二ΔV，下文为了描述方便，有些地方没有使用限定词第一和第二。
本实施例中，存储节点SN处的等效寄生电容会通过P型写传输晶体管NW的亚阈值漏电流进行漏电，因此数据“0”的衰减速度要比数据“1”的衰减更快，数据“0”的保持时间决定了eDRAM阵列的刷新频率，因此定义数据“0”为关键数据，要想降低eDRAM的刷新频率，就要提高关键数据“0”的数据保持时间。本实施例提出的偏向性增强3T1D增益单元能有效提高数据“0”的保持时间而不破坏数据“1”的保持时间。
如图5、图6和表1所示，表1中的Phase是指步骤或阶段的意思，本实施例还提供了一种嵌入式动态随机存储器增益单元的操作方法，所述操作方法用于操作图5所示的一种嵌入式动态随机存储器增益单元；所述操作方法包括写操作，所述写操作分为以下四个步骤：
第一步、所述写耦合控制线(WCOU)由增强电源电压第一VDD+第一ΔV转变为0V，以使所述写耦合控制线(WCOU)通过所述写耦合管Nd的栅源和栅漏电容的耦合作用拉低所述存储节点SN处的电压；其中，所述第一VDD是指所述写耦合晶体管Nd工作状态时对应的高电位，所述第一ΔV等于或大于所述写耦合晶体管Nd对应的阈值电压；
第二步、所述写字线(WWL)由0V转变为所述第一VDD+所述第一ΔV，使所述写传输晶体管NW导通，所述写位线(WBL)上的数据通过所述写传输晶体管NW传输到所述存储节点SN上，直至所述存储节点SN上电压稳定；当写“1”时，所述写位线(WBL)置于所述第一VDD，所述存储节点SN处的等效寄生电容通过所述写传输晶体管NW充电至所述第一VDD；当写“0”时，所述写位线(WBL)置于0V，所述存储节点SN处的等效寄生电容通过所述写传输晶体管NW放电至0V；
第三步、所述写耦合控制线(WCOU)由0V转变为所述第一VDD+所述第一ΔV，通过所述写耦合晶体管Nd的栅源和栅漏寄生电容对所述存储节点SN处的关键数据进行增强，所述关键数据为“1”；
第四步、所述写字线(WWL)由所述第一VDD+所述第一ΔV转变为0V。
表1：图5和图6对应的操作列表
现有的3T-boost与3T1D增益单元使用的是在读操作过程中进行无选择性的增强，即数据“0”和“1”的电压值都朝着同一个方向进行变化，这样虽然能增加关键数据的数据保持时间，但是却减小了非关键数据的保持时间，使非关键数据更容易出错。本实施例提出的一种写操作模式下的偏向性增强的写方案，和现有的3T-boost与3T1D增益单元不同，偏向性增强方案只会对关键数据进行增强，而非关键数据则保持其原有的值，这样既提高了关键数据的保持时间，又不会损耗非关键数据的保持时间。在写操作模式下，读字线(RWL)无效，读位线(RBL)处在预充状态。写操作共分为四个步骤即四个子相：第一相中，写耦合控制线(WCOU)首先由VDD+ΔV(省去限定词“第一”)转变为0V，此时，写耦合控制线(WCOU)会通过写耦合管Nd的栅源和栅漏电容的耦合作用拉低存储节点SN处的电压；第二相中，写字线(WWL)由0V转变为VDD+ΔV，写位线(WBL)上的数据通过NW传输到存储节点SN上，当存储节点SN上电压稳定之后写操作进入第三相；第三相为偏向性耦合操作，写耦合控制线(WCOU)再由0V转化为VDD+ΔV，此时这个电压脉冲会由写耦合晶体管Nd的栅源和栅漏电容耦合到存储节点上，存储节点SN处会得到一部分电荷补偿，如果此时发生的是写“1”过程，由于写传输晶体管NW管处在截止区，这部分电荷不会通过NW释放掉，因此数据“1”的电压得到了增强；如果此时发生的事写“0”的过程，由于写传输晶体管NW处在线性区，补偿电荷会立马通过写传输晶体管NW释放掉，数据“0”依然保持其低电平不变；偏向性写耦合结束后，写操作进入第四相，写字线(WWL)由VDD+ΔV转变为0V，写操作结束，但是此时由于写字线(WWL)上的电压降会通过写传输晶体管NW的栅源或栅漏电容耦合到存储节点SN上，会略微破坏掉刚刚写入的“1”，但是由于耦合电容较小，破坏程度是可以接受的。
可选的，所述操作方法包括读操作，所述读操作包括以下步骤：述读位线(RBL)预充到所述第一VDD，所述写字线(WWL)置于0V，所述写耦合控制线(WCOU)置于所述第一VDD+所述第一ΔV，所述写位线(WBL)置于所述第一VDD，所述读字线(RWL)由0V转变成所述第一VDD；若所述存储节点SN存“0”，所述读位线(RBL)保持在预充的所述第一VDD；若所述存储节点SN存“1”，所述读位线(RBL)通过由所述第一读传输晶体管NR和所述第二读传输晶体管NS组成的读端口进行放电。
本实施例提供的一种嵌入式动态随机存储器增益单元的读操作，可以保持较高的读取速度。
可选的，可以通过灵敏放大器检测读位线(RBL)上的电压变化，然后放大并输出。
可选的，所述操作方法包括数据保持操作，所述数据保持操作包括以下步骤：所述写字线(WWL)和所述读字线(RWL)设置为0V，所述写耦合控制线(WCOU)设置为所述第一VDD+所述第一ΔV，所述读位线(RBL)被预充电为下一次的读操作做准备，所述写位线(WBL)置于所述第一VDD以减小存储电荷通过所述写传输晶体管NW的亚阈值漏电。
本实施例中，可以提高数据“1”的保持时间而不破坏数据“0”的保持时间。
如图7和表2所示，本实施例还提供了一种嵌入式动态随机存储器增益单元的操作方法，所述操作方法用于操作图7所示的一种嵌入式动态随机存储器增益单元；所述操作方法包括写操作，所述写操作分为以下四个步骤：
第一步、所述写耦合控制线(WCOU)由第二-ΔV转变为所述第二VDD，所述第二-ΔV等于或小于所述P型晶体管对应的阈值电压；
第二步、所述写字线(WWL)由所述第二VDD转变为所述第二-ΔV，所述写位线(WBL)上的数据通过所述写传输晶体管NW传输到所述存储节点SN上，直至所述存储节点SN上电压稳定；
第三步、所述写耦合控制线(WCOU)由所述第二VDD转化设置为所述第二-ΔV，通过所述写耦合晶体管Nd的栅源和栅漏寄生电容对所述存储节点SN处的关键数据进行增强，所述关键数据为“0”；
第四步、所述写字线(WWL)由所述第二-ΔV转变为所述第二VDD。
表2：图7对应的操作列表
本实施例中，存储节点SN处的等效寄生电容会通过P型写传输晶体管NW的亚阈值漏电流进行漏电，因此数据“0”的衰减速度要比数据“1”的衰减更快，数据“0”的保持时间决定了eDRAM阵列的刷新频率，因此定义数据“0”为关键数据，要想降低eDRAM的刷新频率，就要提高关键数据“0”的数据保持时间。本实施例提出的一种写操作模式下的偏向性增强的写方案，和现有的3T-boost与3T1D增益单元不同，偏向性增强方案只会对关键数据进行增强，而非关键数据则保持其原有的值，这样既提高了关键数据的保持时间，又不会损耗非关键数据的保持时间，即提高数据“0”的保持时间而不破坏数据“1”的保持时间。
可选的，所述操作方法包括读操作，所述读操作包括以下步骤：所述读位线(RBL)被预放电到0V，所述写字线(WWL)置于所述第二VDD，所述写耦合控制线(WCOU)置于所述第二-ΔV，所述写位线(WBL)置于0V，所述读字线(RWL)由所述第二VDD转变成0V；若所述存储节点SN存“1”，所述读位线(RBL)保持在0V；若所述存储节点SN存“0”，所述读位线(RBL)通过由所述第一读传输晶体管NR和所述第二读传输晶体管NS组成的读端口进行充电。
本实施例提供的一种嵌入式动态随机存储器增益单元的读操作，可以保持较高的读取速度。
可选的，所述操作方法包括数据保持操作，所述数据保持操作包括以下步骤：所述写字线(WWL)和所述读字线(RWL)设置为所述第二VDD，所述写耦合控制线(WCOU)设置为所述第二-ΔV，所述读位线(RBL)被预放电为下一次的读操作做准备，所述写位线(WBL)置于0V以减小存储电荷通过写传输晶体管NW的亚阈值漏电。
本实施例中，可以提高数据“0”的保持时间而不破坏数据“1”的保持时间。
综上所述，本发明提供的一种嵌入式动态随机存储器增益单元及其操作方法，一方面通过写耦合晶体管Nd和写耦合控制线(WCOU)，增大了存储节点SN的等效寄生电容；另一方面在进行写操作时，通过写耦合晶体管Nd的栅源和栅漏电容的耦合效应，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，该增益单元能写入的数据“0”和数据“1”具有更大的电压差。因此，该增益单元具有高数据保持时间以及低刷新频率的特点。并且，由于该增益单元具有较高的数据保持时间，以及高速的读端口设计，由该增益单元组成的存储器能在数据保持相同时间后，依然保持较高的读取速度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明的权利要求书的保护范围。
Claims (6)
1.一种嵌入式动态随机存储器增益单元，其特征在于，所述增益单元包括写传输晶体管（NW），第一读传输晶体管（NR）、第二读传输晶体管（NS）和写耦合晶体管（Nd），以及写字线、写位线、读字线、读位线、写耦合控制线；
所述写传输晶体管（NW）的栅极连接所述写字线；所述写传输晶体管（NW）的漏极或源极中的一极连接所述写位线，另一极连接电荷存储节点（SN）；
所述第二读传输晶体管（NS）的栅极连接所述电荷存储节点（SN），所述第二读传输晶体管（NS）的源极或漏极中的一极连接固定电位，所述固定电位根据所述第二读传输晶体管（NS）的类型设置，另一极连接所述第一读传输晶体管（NR）的源极或漏极中的一极；所述第一读传输晶体管（NR）的漏极或源极中的另一极连接所述读位线；所述第一读传输晶体管（NR）的栅极连接所述读字线；
所述写耦合晶体管（Nd）的源极与漏极连接所述写耦合控制线，所述写耦合晶体管（Nd）的栅极连接所述电荷存储节点（SN）；
所述写传输晶体管（NW）、所述第一读传输晶体管（NR）、所述第二读传输晶体管（NS）和所述写耦合晶体管（Nd）均为N型晶体管；所述固定电位为GND；
所述嵌入式动态随机存储器增益单元的操作方法包括写操作，所述写操作分为以下四个步骤：
第一步、所述写耦合控制线由增强电源电压第一VDD+第一ΔV转变为0V，以使所述写耦合控制线通过所述写耦合晶体管（Nd）的栅源和栅漏电容的耦合作用拉低所述存储节点（SN）处的电压；其中，所述第一VDD是指所述写耦合晶体管（Nd）工作状态时对应的高电位，所述第一ΔV等于或大于所述写耦合晶体管（Nd）对应的阈值电压；
第二步、所述写字线由0V转变为所述第一VDD+所述第一ΔV，使所述写传输晶体管（NW）导通，所述写位线上的数据通过所述写传输晶体管（NW）传输到所述存储节点（SN）上，直至所述存储节点（SN）上电压稳定；当写“1”时，所述写位线置于所述第一VDD，所述存储节点（SN）处的等效寄生电容通过所述写传输晶体管（NW）充电至所述第一VDD；当写“0”时，所述写位线置于0V，所述存储节点（SN）处的等效寄生电容通过所述写传输晶体管（NW）放电至0V；
第三步、所述写耦合控制线由0V转变为所述第一VDD+所述第一ΔV，通过所述写耦合晶体管（Nd）的栅源和栅漏寄生电容对所述存储节点（SN）处的关键数据进行增强，所述关键数据为“1”；
第四步、所述写字线由所述第一VDD+所述第一ΔV转变为0V。
2.根据权利要求1所述的一种嵌入式动态随机存储器增益单元，其特征在于，所述操作方法包括读操作，所述读操作包括以下步骤：
所述读位线预充到所述第一VDD，所述写字线置于0V，所述写耦合控制线置于所述第一VDD+所述第一ΔV，所述写位线置于所述第一VDD，所述读字线由0V转变成所述第一VDD；若所述存储节点（SN）存“0”，所述读位线保持在预充的所述第一VDD；若所述存储节点（SN）存“1”，所述读位线通过由所述第一读传输晶体管（NR）和所述第二读传输晶体管（NS）组成的读端口进行放电。
3.根据权利要求1所述的一种嵌入式动态随机存储器增益单元，其特征在于，所述操作方法包括数据保持操作，所述数据保持操作包括以下步骤：
所述写字线和所述读字线设置为0V，所述写耦合控制线设置为所述第一VDD+所述第一ΔV，所述读位线被预充电为下一次的读操作做准备，所述写位线置于所述第一VDD以减小存储电荷通过所述写传输晶体管（NW）的亚阈值漏电。
4.一种嵌入式动态随机存储器增益单元，其特征在于，所述增益单元包括写传输晶体管（NW），第一读传输晶体管（NR）、第二读传输晶体管（NS）和写耦合晶体管（Nd），以及写字线、写位线、读字线、读位线、写耦合控制线；
所述写传输晶体管（NW）的栅极连接所述写字线；所述写传输晶体管（NW）的漏极或源极中的一极连接所述写位线，另一极连接电荷存储节点（SN）；
所述第二读传输晶体管（NS）的栅极连接所述电荷存储节点（SN），所述第二读传输晶体管（NS）的源极或漏极中的一极连接固定电位，所述固定电位根据所述第二读传输晶体管（NS）的类型设置，另一极连接所述第一读传输晶体管（NR）的源极或漏极中的一极；所述第一读传输晶体管（NR）的漏极或源极中的另一极连接所述读位线；所述第一读传输晶体管（NR）的栅极连接所述读字线；
所述写耦合晶体管（Nd）的源极与漏极连接所述写耦合控制线，所述写耦合晶体管（Nd）的栅极连接所述电荷存储节点（SN）；
所述写传输晶体管（NW）、所述第一读传输晶体管（NR）、所述第二读传输晶体管（NS）和所述写耦合晶体管（Nd）均为P型晶体管；所述固定电位为第二VDD，所述第二VDD是指所述第二读传输晶体管（NS）工作状态时对应的高电位；
所述嵌入式动态随机存储器增益单元的操作方法包括写操作，所述写操作分为以下四个步骤：
第一步、所述写耦合控制线由第二-ΔV转变为所述第二VDD，所述第二-ΔV等于或小于所述P型晶体管对应的阈值电压；
第二步、所述写字线由所述第二VDD转变为所述第二-ΔV，所述写位线上的数据通过所述写传输晶体管（NW）传输到所述存储节点（SN）上，直至所述存储节点（SN）上电压稳定；
第三步、所述写耦合控制线由所述第二VDD转化为所述第二-ΔV，通过所述写耦合晶体管（Nd）的栅源和栅漏寄生电容对所述存储节点（SN）处的关键数据进行增强，所述关键数据为“0”；
第四步、所述写字线由所述第二-ΔV转变为所述第二VDD。
5.根据权利要求4所述的一种嵌入式动态随机存储器增益单元，其特征在于，所述操作方法包括读操作，所述读操作包括以下步骤：
所述读位线被预放电到0V，所述写字线置于所述第二VDD，所述写耦合控制线置于所述第二-ΔV，所述写位线置于0V，所述读字线由所述第二VDD转变成0V；若所述存储节点（SN）存“1”，所述读位线保持在0V；若所述存储节点（SN）存“0”，所述读位线通过由所述第一读传输晶体管（NR）和所述第二读传输晶体管（NS）组成的读端口进行充电。
6.根据权利要求4所述的一种嵌入式动态随机存储器增益单元，其特征在于，所述操作方法包括数据保持操作，所述数据保持操作包括以下步骤：
所述写字线和所述读字线设置为所述第二VDD，所述写耦合控制线设置为所述第二-ΔV，所述读位线被预放电为下一次的读操作做准备，所述写位线置于0V以减小存储电荷通过写传输晶体管（NW）的亚阈值漏电。
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