CN101908370B

CN101908370B - 位线合并的增益单元eDRAM单元及存储器

Info

Publication number: CN101908370B
Application number: CN 200910052482
Authority: CN
Inventors: 林殷茵; 薛晓勇
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2009-06-04
Filing date: 2009-06-04
Publication date: 2013-04-10
Anticipated expiration: 2029-06-04
Also published as: CN101908370A

Abstract

本发明属于动态随机存储器(DRAM)技术领域，具体为一种位线合并的增益单元eDRAM单元及存储器。本发明提供的增益单元eDRAM单元包括读MOS晶体管、写MOS晶体管、写字线、读字线、等效寄生电容以及一条位线，使用该条位线代替现有技术增益单元eDRAM单元的写位线和读位线，由于只包括一条位线，具有单元面积小的特点，并且在写位线和读位线合并后不影响增益单元eDRAM单元的存储特性。使用增益单元eDRAM单元的增益单元eDRAM具有存储密度相对高的特点。

Description

位线合并的增益单元eDRAM单元及存储器

技术领域

本发明属于动态随机存储器(DRAM)技术领域，具体涉及一种嵌入式动态随机存储器(eDRAM)技术，尤其涉及一种两个MOS晶体管单元组成的、写字线与读字线合并的增益单元eDRAM(Gain Cell eDRAM)单元及其存储器。

背景技术

存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内与芯片系统中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器包括嵌入式静态随机存储器(eSRAM)和嵌入式动态随机存储器(eDRAM)，其中，eDRAM由于其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的特点。

但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管本身的寄生电容来等效代替DRAM中电容的思想。

请参阅图1，图1所示为现有技术的带两个MOS管的增益单元eDRAM单元结构示意图。该eDRAM是由Intel公司在美国专利US7120072中提出的，如图1所示，该Gain Cell eDRAM100包括写MOS晶体管101、读MOS晶体管102、写字线(Write Word Line，WWL)105、读字线(Read Word Line，RWL)106、写位线(Write Bit Line，WBL)107、读位线(ReadBit Line，RBL)108以及等效寄生电容104。其中，写MOS晶体管101的源区连接于读MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104一端与103连接，另一端接地，因此，MN点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端接RWL；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。在该实施例中，等效寄生电容104为写MOS晶体管101的有源区寄生电容或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合操作列表1具体说明其操作过程：

(1)写操作(Write)：写“0”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电位为0。写“1”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置1V，从而等效寄生电容104充电，存储节点103电位为高电位。

(2)数据保持时(Hold)：RWL、RBL置0电位读MOS晶体管102不工作，WWL置1V，写MOS晶体管101关断，存储节点103的电位不受外界影响。

(3)读操作(Read)：读“0”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电，由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，此时读MOS晶体管102关断，RWL不会通过读MOS晶体管对RBL充电，RBL维持0V电位，从而可以读出数据“1”。

操作列表1

图1所示的Gain Cell eDRAM单元不需要另外制造电容，采用标准CMOS工艺，并且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于其包括两条字线(读字线、写字线)和两条位线(读位线、写位线)，虽然存储密度可以达到eSRAM的两倍，但单元面积仍然较大。

发明内容

本发明的目的在于提供一种能够避免由于增益单元eDRAM单元中的位线使单元面积增大的技术问题的增益单元eDRAM单元及存储器。

本发明提供的增益单元eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、读字线以及等效寄生电容，写MOS晶体管的栅极连接于所述写字线，还包括一条位线，写MOS晶体管的漏端/源端连接于所述位线，写MOS晶体管的源端/漏端连接于所述等效寄生电容的存储电荷端，读MOS晶体管的栅极连接于所述等效寄生电容的存储电荷端，读MOS晶体管的漏端/源端连接于所述位线，读MOS晶体管的源端/漏端连接于读字线。

本发明提供的增益单元eDRAM单元，其中，所述读MOS晶体管和写MOS晶体管为NMOS晶体管。对所述的增益单元eDRAM单元写数据“0”时，写字线的电压置为(Vdd+ΔV1)伏，读字线的电压置Vdd伏，位线的电压置0伏；对所述的增益单元eDRAM单元写数据“1”时，写字线的电压置(Vdd+ΔV1)伏，读字线和位线的电压置Vdd伏；对所述的增益单元作数据保持操作时，写字线置低电平，位线和读字线的电压置浮空状态。对所述的增益单元eDRAM单元读数据“0”时，写字线和读字线的电压置0伏，位线的电压先预充电至Vdd，在读MOS晶体管关断条件下，位线不放电，位线的电压维持在Vdd；对所述的增益单元eDRAM单元读数据“1”时，写字线和读字线的电压置0伏，位线的电压先预充电至Vdd，由于读MOS晶体管导通，位线通过读MOS晶体管放电，读MOS晶体管组成的读出放大电路的钳位作用下，位线的电位下降至(Vdd-ΔV2)伏；对所述的增益单元eDRAM单元进行刷新操作时，采用先读后写的模式；其中，上述的符号中，Vdd是指标准电源电压，ΔV1是指为克服写MOS晶体管的阈值电压而额外加在写MOS晶体管栅上的电压；ΔV2是指读“1”时指位线电压的下降量。

根据本发明提供的增益单元eDRAM单元，其中，所述等效寄生电容是写MOS晶体管的有源区寄生电容或者读MOS晶体管的栅电容。

作为本发明提供的又一实施例，所述读MOS晶体管和写MOS晶体管为PMOS晶体管。

本发明同时提供一种增益单元eDRAM，包括行译码器、列译码器、灵敏放大器、字线驱动模块、位线驱动模块和逻辑控制模块，还包括由增益单元eDRAM单元按行和列的形式排列而成的增益单元eDRAM阵列；所述增益单元eDRAM单元包括读MOS晶体管、写MOS晶体管、写字线、读字线、等效寄生电容以及一条位线，写MOS晶体管的栅极连接于所述写字线，写MOS晶体管的漏端/源端连接于所述位线，写MOS晶体管的源端/漏端连接于所述等效寄生电容的存储电荷端，读MOS晶体管的栅极连接于所述等效寄生电容的存储电荷端，读MOS晶体管的漏端/源端连接于所述位线，读MOS晶体管的源端/漏端连接于读字线。

根据本发明提供的增益单元eDRAM，其中，所述逻辑控制模块用于控制字线驱动模块和位线驱动模块在读、写以及刷新操作过程中的时序。所述灵敏放大器读取选中位线上的电压、并与参考电压比较，输出读出数据。

本发明的技术效果是，与现有技术相比，将现有技术的增益单元eDRAM单元中写位线和读位线合并，使发明提供的增益单元eDRAM单元只包括一条位线，并且在写位线和读位线合并后不影响增益单元eDRAM单元的存储特性，仍然具有与MOS工艺兼容性好、破坏性的读操作特性小的特点，从而能够减小增益单元eDRAM单元的面积。由增益单元eDRAM单元构成的增益单元eDRAM具有存储密度相对高的特点。

附图说明

图1是现有技术的带两个MOS管的增益单元eDRAM单元结构示意图。

图2是本发明第一实施方式的增益单元eDRAM单元结构示意图。

图3是读操作时位线和读字线之间的电压波形关系图。

图4是又一实施例的读操作时位线和读字线之间的电压波形关系图。

图5是本发明第二实施方式的增益单元eDRAM单元结构示意图。

图6是图2所示实施例增益单元eDRAM单元组成的增益单元eDRAM结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图2所示为本发明一种实施方式的增益单元eDRAM单元结构示意图。如图2所示，该增益单元eDRAM单元210包括写MOS晶体管201、读MOS晶体管202、写字线(Write WordLine，WWL)205、读字线(Read Word Line，RWL)206、位线(Bit Line，BL)207以及等效寄生电容204。等效寄生电容204用虚线表示，是因为等效寄生电容204并不是独立存在的电容器件，它是写MOS晶体管201的有源区寄生电容或读MOS晶体管202的栅电容，也或者是两者的结合；因此，不需要专门的电容器件制备工艺，该增益单元eDRAM单元210采用标准CMOS工艺。写MOS晶体管201和读MOS晶体管202均为NMOS晶体管，在其栅上施加正电压信号时，可以使晶体管201、202导通。写MOS晶体管201的源端(也可以是漏端)与位线207连接，写MOS晶体管201的漏端(也可以是源端)与存储节点203连接，存储节点203等效寄生电容的存储电荷端(其另一端接地)也连接于存储节点203。因此存储节点203反应等效寄生电容204的存储数据，等效寄生电容204存储电荷时，存储节点203是高电位，等效寄生电容204未存储电荷时，存储节点203是0电位。同时，读MOS晶体管202的栅极也与存储节点203连接，因而，读MOS晶体管202的导通与关断可以受存储节点203电位、也即等效寄生电容204的存储电荷控制。读MOS晶体管202的漏端(也可以是源端)与BL207连接、源端(也可以是漏端)与RWL206连接。写MOS晶体管201的栅极连接于WWL 205，WWL 205控制写MOS晶体管201的导通与关断。

图2中增益单元eDRAM单元210的操作列表如下：

操作列表2

	WWL	RWL	BL
				Hold	0	浮空	浮空
Write 0/1	Vdd+ΔV₁	Vdd	0/Vdd
				Read 0/1	0	0	Vdd/(Vdd-ΔV₂)

以下结合操作列表2具体说明其操作过程：

(1)写操作(Write)：写“0”时，WWL置(Vdd+ΔV1)V，写MOS晶体管201导通，RWL置Vdd、BL置0，从而等效寄生电容204通过写MOS晶体管201对BL放电，存储节点203电位为低电平；写“1”时，WWL置(Vdd+ΔV1)V，写MOS晶体管201导通，RWL置Vdd、BL置Vdd，从而等效寄生电容204通过写MOS晶体管201被BL充电，存储节点203电位为高电平Vdd。

(2)数据保持操作(Hold)：WWL置低电平，使之无效，RWL和BL电压置浮空状态，读MOS晶体管202不工作，写MOS晶体管201关断，存储节点203的电位不受外界影响。

(3)读操作(Read)：读“0”时，WWL、RWL电压置0，BL电压先预充电至Vdd，写MOS晶体管201关断，如果存储节点203为“0”，读MOS晶体管202关断，位线电压维持在Vdd。读“1”时，WWL、RWL电压置0，写MOS晶体管201关断，BL电压先预充电至Vdd，如果存储节点203为“1”，读MOS晶体管202导通，位线电压下降，由于读出放大电路的钳位作用，位线的电位可以达到(Vdd-ΔV2)V。通过不同的位线电压可以得到存储值。

(4)刷新操作：由于存储节点203存在201管的亚阈值漏电和202管的栅漏电，所存电荷也需要定期刷新操作；刷新操作进行时，采用先读后写的模式。

需要指出的是，以上操作过程中的Vdd代表标准电源电压，不同工艺代下的标准电源电压不一样，例如，当该发明的增益单元eDRAM采用0.13um工艺代设计制造时，其Vdd等于1.2V；ΔV1是指为了克服写MOS晶体管的阈值电压而额外加在写MOS晶体管的栅上的电压，在该实施例中，ΔV1可以为0.4V；ΔV2是指读“1”时指位线电压的下降量。该实施例操作过程中，低电平定义为逻辑“0”，高电平定义为逻辑“1”，其具体定义形式不受本发明限制，高电平也可定义为逻辑“0”，低电平也可定义为逻辑“1”。另外，由于读MOS晶体管的存在，读操作过程中，等效寄生电容204的存储电荷的变化主要是通过202管的栅漏电、201管的亚阈值漏电而变化，读操作的破坏性相对传统的1T1C结构DRAM具有破坏性小的特点，所以刷新操作的周期可能变长。

进一步，结合图2、图3、图4，对该实施例的增益单元eDRAM单元的读操作过程作进一步说明。图3所示为读操作时位线和读字线之间的电压波形关系图。如图3所示，在读操作过程中，位线电压先预充电至Vdd，如果存储节点203为低电平(逻辑“0”)，位线电压不变，位线电压401(VBL0)维持在Vdd；如果存储节点203为高电平(逻辑“1”)，位线电压402(VBL1)线性下降趋于RWL电压403，为了防止位线电压下降过大引起存储阵列中其他未选中单元的读MOS晶体管导通引起漏电，读出放大电路要引入钳位机制使得位线电压下降不低于Vdd-V_Tn(V_Tn为NMOS晶体管的阈值电压)，这里假设NMOS晶体管的阈值电压V_Tn为ΔV2 V，读“1”时位线电压会下降到(Vdd-ΔV2)V；因此，位线电压401和RWL电压403的差值大于位线电压402和RWL电压403的差值，这两个差值分别与一个预定的Vref电压值比较，就可以判别出逻辑“0”或者“1”。图4所示为又一实施例的读操作时位线和读字线之间的电压波形关系图。其中，读“0”时的位线电压为501(VBL0)，读“1”时的位线电压为502(VBL1)，RWL的位线电压为503(VRWL)。对比图3和图4所示，图4实施例中，读“0”时的位线电压501下降速度相对图3实施例中的下降速度快(图3中保持不变)，读“1”时的位线电压502下降速度相对图3实施例中的下降速度快，这是由于在该实施例中，读操作过程中，等效寄生电容的存储电荷变化相对较大，读操作的破坏性相对更大造成的。

图5所示为本发明另一个实施方式的增益单元eDRAM单元结构示意图。如图5所示，该增益单元eDRAM单元310包括写MOS晶体管301、读MOS晶体管302、写字线(Write WordLine，WWL)305、读字线(Read Word Line，RWL)306、位线(Bit Line，BL)307以及等效寄生电容304。对比图2和图5所示，该实施例增益单元eDRAM单元310相对图2所示实施例的主要区别在于写MOS晶体管301和读MOS晶体管302均为PMOS晶体管，在其栅上施加负电压信号时，可以使晶体管301导通。具体操作方法与增益单元eDRAM 210类似，只是在电位高低上稍作变换以适应各种操作。

图6所示为图2所示实施例增益单元eDRAM单元组成的增益单元eDRAM结构示意图。该增益单元eDRAM 200包括增益单元eDRAM阵列230，增益单元eDRAM阵列230是由增益单元eDRAM单元210按行和列的形式排列而成，图中示意性地给出了3行3列的增益单元eDRAM单元，其中，3行的字线为：RWLj-1、RWLj、RWLj+1、WWLj-1、WWLj、WWLj+1，3行的位线为：BLi-1、BLi、BLi+1。字线和位线交叉排列，增益单元eDRAM置于其交叉排列点。该增益单元eDRAM 200还包括行译码器270、列译码器250、灵敏放大器(SenseAmplifer，SA)260、字线驱动模块280、位线驱动模块290和逻辑控制模块240。逻辑控制模块530的功能是控制字线驱动模块和位线驱动模块在读、写以及刷新操作中的时序。其中选中的位线上的电压的变化可以通过灵敏放大器260感知，并与输入的Vref电压(参考电压)作比较，从而读出数据。行地址从行译码器270输入，用于选中阵列中的RWL或者WWL，列地址从列译码器250输入，用于选中阵列中的BL。字线驱动模块280、位线驱动模块290结合行译码器270、列译码器250完成对增益单元eDRAM阵列230的选中、读、写操作。具体的操作过程与图2所示的增益单元eDRAM单元的操作过程类似，其操作过程偏压情况请参见列表3。其中“-”代表“不存在”。

增益单元eDRAM操作列表3

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种增益单元eDRAM单元的读操作方法，该增益单元eDRAM单元包括读MOS晶体管、写MOS晶体管、写字线、读字线以及等效寄生电容，写MOS晶体管的栅极连接于所述写字线，并且还包括一条位线，写MOS晶体管的漏端/源端连接于所述位线，写MOS晶体管的源端/漏端连接于所述等效寄生电容的存储电荷端，读MOS晶体管的栅极连接于所述等效寄生电容的存储电荷端，读MOS晶体管的漏端/源端连接于所述位线，读MOS晶体管的源端/漏端连接于读字线；

其中，所述读MOS晶体管和写MOS晶体管为NMOS晶体管，所述等效寄生电容是写MOS晶体管的有源区寄生电容和/或者读MOS晶体管的栅电容；

其特征在于，对所述的增益单元eDRAM单元读数据“0”时，写字线和读字线的电压置0伏，位线的电压先预充电至Vdd，在读MOS晶体管关断条件下，位线不放电，位线的电压维持在Vdd；对所述的增益单元eDRAM单元读数据“1”时，写字线和读字线的电压置0伏，位线的电压先预充电至Vdd，由于读MOS晶体管导通，位线通过读MOS晶体管放电，在读MOS晶体管组成的读出放大电路的钳位作用下，位线的电位下降至(Vdd-ΔV2)伏；其中，Vdd是指标准电源电压，ΔV2是指读“1”时指位线电压的下降量，其等于NMOS晶体管的阈值电压。