CN1324486A - 半导体装置 - Google Patents

Abstract

传统的大容量DRAM(动态随机存取存储器)由于存储单元的读信号电压低,其工作可能会不稳定。如果通过给存储单元增加一定的增益来提高信号电压,则存储单元面积将增大。因此,我们希望有一种存储单元工作稳定,面积小,工作性能同RAM一样的存储器。例如,本发明的存储单元具有三维结构,包括用于维持信号电压的MOS晶体管,用于提供信号电压的写晶体管(如隧道晶体管),和用于控制栅极电压的电容,从而实现廉价高速可靠工作的半导体器件。该半导体器件可以具有非易失RAM的功能。

Description

半导体装置

本发明涉及高可靠大容量半导体存储器装置。

半导体存储器从广义上可分为RAM(随机存取存储器)和ROM(只读存储器)。对于这两种存储器，大量使用的类型如计算机中的主存储器为动态RAM(DRAM)。其存储信息的存储单元包括一个电容和一个用于读存储在其中的电荷的读晶体管。由于该种存储器同RAM一样可由最少的组成元素实现，所以其适用于大容量。相应地，大批量生产的费用较低。但是，DRAM的问题是其工作易受影响造成工作不稳定。造成其最不稳定的因素是存储单元本身没有放大电容，所以存储单元读出的信号电压低，造成存储单元的工作敏感于各种噪声。另外，储存在电容中的信息电荷被存储单元中存在的PN结(漏)电流衰减。因此，通过在信息消失之前使存储单元周期性地刷新(重写)来保存存储的信息。这一周期称为刷新时间，目前约为100ms，但是随着存储容量的增加，该时间将必须增长。这样就必须抑制漏电流，但是由于组成元素越来越小，抑制漏电流就变得越来越困难。解决这一问题的存储器是ROM，尤其是闪速存储器。正如众所周知的，闪速存储器同DRAM单元一样大小或比它更小，由于其存储单元中有增益，所以信号电压高，其结果是工作稳定。另外，由于其在存储节点中储存存储电荷，存储节点的周围有绝缘薄膜，所以它不像DRAM，不受PN结电流的影响，相应地不需要刷新。但是，由于有一非常弱的隧道电流流过存储节点来积累电荷，所以需要非常长的时间来进行写操作。另外，重复写的结果是驱使电流流过绝缘层，从而逐渐损坏绝缘层，使其最终变成导电层，不能存储信息。所以对于商用产品通常要限制写的次数为100,000次。这样一来，闪速存储器不能用做RAM。所以说，虽然DRAM和闪速存储器都是大容量存储器，但各有其优劣，因此在使用中必须区分以取其所长。

本发明的一个目的是提供一种有RAM工作能力和增益的小型存储单元以及采用这种存储单元的半导体存储器装置。本发明的另一目的是提供一种能保证供10年保持时间的非易失RAM，其存储单元的结构不受其存储节点中的PN结电流的影响。

为了实现上述目的，一个存储单元包括两个晶体管和一个电容，例如，如第一实施方案的存储单元的电路图所示，其工作时序在图1和图2中说明。这样的存储单元包括一个读晶体管QR，一个写晶体管QW和一个用于控制存储单元节点N的电压的耦合电容C。C的一端电极和QW的栅极连接到字线WL,QR和QW的每一端连接到数据线。这里，QR假设为是一个N沟道MOSFET(在下文中为MOS管)。QW也可假设为一个MOSFET，但是如下文将叙述的，最好是采用可利用隧道效应的晶体管(在下文中为隧道晶体管)。在采用隧道晶体管的情况下，为方便说明，端点名称的定义方法与MOSFET的相同。这样，连接到节点N的端点称为源极(或漏极)，连接到数据线DL的端点称为漏极(或源极)，连接到字线WL的端点称为栅极。在该存储单元中，由于存在电容C，存储节点N的电压可根据字线的电压变化。因此，不必提供另一晶体管来选择，存储单元即可被选择，从而实现小型的存储单元。特别是如下所述，如果QW用纵向或垂直晶体管并且C和成QR为三维结构，则尺寸减小的优点将更为显著。如下所述，可以在更少量的掩模中制造一个存储单元，其面积约为包含一个MOSFET和一个电容的已知DRAM单元的一半并且其表面更不易粗糙。因此，存储芯片将更易于制造并且费用低。另外，如果QW是隧道晶体管，存储单元中的存储节点将被绝缘层包围，不像DRAM存储单元，就没有在原理上会带来PN结电流或软失效的漏电流的问题。因此，当存储单元没有选中时，经过QW从存储节点流向数据线的电流(被称作MOSFET的亚阈值电流)可以通过将阈值电压(VTW)设置得足够高而被抑制的非常低，从而延长数据保持时间。因此，可得到有非常长的刷新时间的DRAM操作或者实质上无需刷新的非易失操作。

图1是本发明第一实施方案的存储单元的电路图。

图2是本发明第一实施方案的存储单元的工作时序图。

图3是本发明第一实施方案的存储单元的节点电压图。

图4是根据本发明的存储单元阵列的电路图。

图5是根据本发明的存储单元阵列的工作时序图。

图6表示的是用于本发明的包括一个PMOS管和一个NMOS管的CMOS读出放大器。

图7表示的是用于本发明的包括一个数据控制单元的寄存器。

图8表示控制根据本发明的存储单元的端点电压的电路系统。

图9表示另一个控制根据本发明的存储单元的端点电压的电路系统。

图10是控制根据本发明的存储单元的端点电压的工作时序图。

图11是根据本发明的存储单元的非易失工作的工作时序图。

图12是本发明第二实施方案的存储单元的电路图。

图13是本发明第一实施方案的存储单元的工作时序图。

图14是本发明实施方案的隧道晶体管的剖面图。

图15表示存储单元中的写晶体管所需的阈值电压的电流和电压特性。

图16是本发明第一实施方案的存储单元的平面图。

图17是本发明第一实施方案的存储单元的剖面图。

图18是本发明第一实施方案的存储单元的另一剖面图。

N：存储单元的存储节点

WL：字线

DL：数据线

下面参照附图描述本发明的实施例。顺便提及，在本申请的说明书中，N代表存储单元的存储节点；WL代表字线；DL代表数据线。字线WL上将会输入一个三级字电压脉冲。因此，在没有选中时刻为一负电压-VB，在读操作时刻为电压VR，在写或重写时刻为电压VW。读操作时写晶体管QW保持不导通。所以，选用一小于写晶体管QW阈值电压VTW的值作为读电压VR的值，VTW即QW开始导通时相对于源电压的栅电压。选用一不小于VDD+VTW的值作为写电压VW的电压值。这是为将一写电压VDD或0V写入存储单元节点N而不影响VTW，写电压VDD和0V分别对应于二进制的“1”和“0”。耦合电容C的作用是向负方向改变写入节点N中的电压VDD或0V，当写操作完成时，字电压由VW变为-VB，状态将变为不选中。这一观点是增加字电压的幅值，因此节点N的电压将大幅度地向负方向改变，那么字电压在不选中状态被置为-VB，一个负值。如果将使节点N电压向负方向转变的电压置为一小于QR阈值电压VTR的值，那么未被选中单元的QR将不导通。当然，由于QW的栅电压为-VB所以QW也将不导通。因此，即使其他存储单元被选中并与同一数据线DL相连且该数据线为0V至VDD之间的值，由于每一个未被选中单元的QR都截止，因此任一个未被选中的单元都不会影响到选中的单元。在这里源电压控制电路SVC的作用是根据读操作还是写操作(或重写操作)来控制QR的源线SL的电压。

通过将SL在读状态时固定为0V和在写状态时提供一适当的正电压来控制QR的导通状态。这样可以解决一些在写或重写时出现的问题，包括高电压VDD从数据线DL到节点N的应用。假设，如果SL固定为0V，当数据线DL将直流电压VDD施加于节点N时，读晶体管QR导通，持续的导通电流将增加电源损耗。如果在重写操作将数据线保持的浮动电压VDD施加于节点时，那么QR的导通状态将导致数据线和节点N放电，直到电压降为VTR，放电结束。当这一减小的电压被写入节点N时，存储单元高电压端的电压容限将大幅降低。这些问题已通过在写状态时将SL置为浮动电压0V等方法解决。在这个例子中，QR导通对SL充电，但是如果SL的附加电容CSL相对于数据线附加电容CD可以忽略不计的话，SL电压将会快速充电到VDD-VTR，从而使QR不导通。由于CSL＜＜CD，因此数据线电压将会保持在VDD，并且这一电压将会写入节点N。因此将不会有以上所提到的持续的电流通过QR和存储单元的高电压端的电压容限很窄的现象出现。

参照图1，将详细描述写操作，保持操作及读操作。

假设，处在没有一个存储单元被选中的情况时，预充电电路将使数据线置于浮动电压VDD，就象在DRAM中一样。也就是说，它被预充电到VDD。再进一步假设，在写或重写状态时，源线SL由原来的固定0V变为浮动的0V，并且CSL远远小于CD。

(1)写操作

被写入单元节点N的信息电压(VDD或0V)，在字电压下降到关态时的电压-VB这一过程中，受到耦合自单元电容C耦合的电容值的影响。在这里，当高电压VDD和低电压0V已经被写入时，VN(H)和VN(L)代表了节点N的最终电压。因此，VN(H)或VN(L)是未被选中单元的节点电压。在这里，VN(H)由后述给出。因此，直到VW降为VDD+VTW，此时仍导通的QW从数据线对节点N充电，即使耦合自C的电容值试图降低其值，但其值始终被保持在VDD。在该值由VDD+VTW降到-VB的过程中，QW不导通，相应的节点N按照电容耦合系数α下降，因此：

    VN(H)=VDD-α(VDD+VTW+VB)

    α=C/(C+CN)          (1)

其中，CN是节点N的附加电容。VN(L)可同样地被计算出来。在这个例子中，由于VW下降到VTW之前，QW是导通的，由上述原因可知节点N被保持在0V。这之后，由于电容耦合其值被降低，并保持在：

    VN(L)=-α(VTW+VB)    (2)

公式(1)和(2)代表未被选中状态下存储单元节点(N)的电压。

(2)保持操作

未被选中的存储单元在任意状态下保持数据并且不会影响到选中单元的操作。即使所有的单元都没选中都处于预充电状态，或者多数单元与同一条被选中的数据线相连并且数据线上的值，由0到VDD可变，也应当满足这一条件。QW和QR完全截止就可以满足这一条件。很明显，对于未被选中的单元来说，由于QW的阈值电压VTW足够的高以及在它的栅上加了一个负电压，因此QW完全截止。另一方面，由于未被选中单元的SL电压被固定在0V，为使QR在所有时间内不导通，由公式(1)和(2)计算的VN(H)和VN(L)应当小于QR的阈值电压(VTR)。由于VN(H)总是高于VN(L)，所以这一条件可由以下公式表示：

VN(H)=VDD-α(VDD+VTW+VB)＜VTR    (3)

(3)读操作

当数据从存储单元读出时，单元节点N电压被字电压VR及耦合电容C提高，VN(H)和VN(L)也分别被提高，并由以下公式计算。

VN(H)=VN(H)+α(VR+VB)

=VDD-α(VDD+VTW-VR)

VN(L)=VN(L)+α(VR+VB)=α(VR-VTW)

如果，信息“1”和信息“0”二者是截然不同的，那么QR应在VN(H)时导通，VN(L)时截止。那么这样的结果就是，如图示那样被预充电到VDD的数据线或者放电到0V或者保持VDD。这个时候需要使写晶体管QW截止，以防止其影响读操作。由于QE的源电压比较低，并且在VN(L)时比在VN(H)时更容易地变为导通，因此为达到这个目的，就要满足在VN(L)时使QW截止的条件。

因此：

VN(H)=VDD-α(VDD+VTW-VR)＞VTR   (4)

VN(L)=α(VR-VTW)＜VTR           (5)

VR-VN(L)＜VTW                   (6)

由公式(5)和(6)可得：

VR＜VTW                         (7)

如果VTR为正值，只要满足公式(7)，公式(5)就成立。因此，存储单元的电压容限由公式(3)，公式(4)和公式(7)决定。

图3画出了在读操作时，对应于α的，未被选中的存储节点电压VN(H)和VN(L)以及被选中的存储节点电压VN(H)和VN(L)的值。电压条件为，当VDD=2.5V且VTW-VR=0.25V时，VTW+VB可变。实线代表VTW+VB=2.5V，虚线代表VTW+VB=3.5V,VN(H)和VN(L)由公式(4)和(5)可知，是一常量且与VTW+VB的值无关。VTR电压的取值范围由公式(3)、(4)、(5)决定，图中由阴影部分标出。现在我们来看当α=0.4时，VTR与存储单元电压容限之间有什么关系。当VTW=2V,VB=0.5V时，即VTW+VB=2.5V,VTR可以取点a到b之间的任意值，假设VTR=0.75V(A点)，则在未选中的单元中VN(H)=0.5V(b点)，VN(L)=-1V(d点)，晶体管QR完全截止。

另一方面，如果存储单元被选中，那么VN(H)=1.4V(a点)，VN(L)=-0.1V(c点)。因此，QR在VN(H)时导通，在VN(L)时截止。QR导通时的有效栅电压为VN(H)-VTR=0.65V。如果字电压进一步向负偏移lV,VTW=2V,VB=1.5V，使VTW+VB=3.5V，那么QR的有效栅电压的值可达到高速操作。在这个例子中VTR可以延伸到a点和b点之间取值，所以VTR可以低到0.35V(A′点)，同时保持截止情况下的电压容限(即A点与b点之差和A′点与b′点之差)。因此QR的有效栅电压提高到VN(H)-VTR=1.05V。

图4是存储单元阵列及外围电路示意图，图5是其时序图。存储单元MC连接于多条字线(WL0,…,WLn-1)和多条数据线(DL0,…,DLm-1)之间的交叉点上。每一根数据线通过一个行选择晶体管QY与一对公共数据输入输出线(I/O,I/O)相连，并根据由已知地址信号激活的行信号(YS0,YS m-1)选中。

I/O输入输出线通过一个读出放大器SA和一个数据I/O缓冲器DB与数据输出Do相连，数据输入Di通过缓冲器DB与I/O输入输出线相连。连接到每一条字线的数据控制寄存器DCR用于检测字线的选中状态，并且由其输出信号线DCL来控制缓冲器DB。

下面具体描述该实施例的特性。由于存储单元具有增益，也就是说电流不断地流向读晶体管QR，从而使其在数据线上转变为一电压，这个信号电压显现在数据线上为一很高的值。正如上所述，依据此设计，可使其变为在源极上一个幅值。从理论上讲，一条数据线可连接的存储单元数量是无限的。由于存在增益，即使数据线的附加电容CD增加，存储单元也可以正确操作。与此相反，我们都知道DRAM存储单元是没有增益的，数据线上的信号电压非常小。正由于这个原因，所以数据线需要采用双线来抑制噪声，并且为每一对窄间距的数据线采用一大面积差分CMOS读出放大器，放大信号。此外，还可以减小CD提高信号电压，数据线对由多段组成，且为每段数据线对提供一前面所述的微分放大器。所有这些都是增大芯片面积的因素。因此，该实施例的优点在操作的稳定性上超过了DRAM，并且使缩小芯片面积变为可能。下面说明该实施例的动作。

当存储单元阵列未被激活时，每条数据线的预充电晶体管QP保持导通，并且每条数据线被预充电到VDD。I/O输入输出线对也被预充电到VDD/2且电位相等。当每一根源极线(SL0,SLn-1)的控制信号RWC升高到一高电平时，每一个源极线上的晶体管QSL导通，所有源极线都被固定在0V。当存储单元阵列被激活时，一条字线(例如WL0)由列地址信号选中，VR电压使读操作开始。这将读出WL0上的每一个存储单元，读信号电压出现在相应的数据线上。例如，单元节点为VN(H)，那么QR导通，相应的DL0将由浮动的VDD放电到0V。另一方面，如果单元节点为VN(L),QR将不导通，DL0将保持在VDD。当数据线上的电压已被读出且该电压被固定在VDD或0V后，行地址信号引起一个行选择开关(例如QY)导通，那么DL0上的电压将通过DL0和I/O线之间的电压分配被输出到I/O线上。如果DL0的电压为VDD，则I/O线上将出现+us信号电压，其值为VDD/2，若为0V，则会出现-us信号电压。

DL0和I/O的附加电容分别由CD和CI/O表示：

us=(CD/(CD+CI/O))·(VDD/2)       (8)

由于在I/O输入输出线对的I/O上保持着VDD/2，如果读出放大器SA以此电压为参考电压，则读电压上的信息能被区分出来。图6为一锁存器型CMOS读出放大器。如果P沟道和N沟道MOSFET的公共端SP和SN分别由VDD/2到VDD,VDD/2到0V来驱动，那么I/O的+us信息和-us信息将被放大到VDD和0V，并通过数据I/O缓冲器DB输出到数据输出终端Do。与此同时，经放大的I/O电压在字电压为VW时被重写到存储单元节点N。其原因是，由于与I/O相连，被读出到DL0的电压VDD或0V会低于VDD或大于0V，该电压必须通过读出放大器恢复为VDD或0V并重写。理论上讲，其他数据线(DLl到DLm-1)不受前面提到的变形电压的影响，那么读出数据线电压按原值重写回相应的存储单元。因此，正如上面所描述的，在施加VW之前，控制信号RWC被置为0V，每个QSL都关断，以保持SL线处于浮置0V状态。这可以防止数据线电平在重写操作时下降。到目前为止详细描述了读操作，写操作是通过上述的重写过程完成的。因此，要写的数据电压通过数据I/O缓冲器DB以差分电压形式从数据输入端Di提供到I/O双线上，代替了由读出放大器放大电压。通过DL0将结果送到单元节点。由于存储单元在这里类似于反向器，每当一条字线被选中时，该字线上的所有存储单元的节点电压在高和低之间被打开，如图5所示。为保证数据I/O关系没有逻辑矛盾，数据I/O缓冲器DB是由与每根字线相连的数据控制寄存器DCR的输出信号控制的。

图7为一控制系统，控制数据控制寄存器和数据I/O缓冲器。该控制系统的概念在ISSCC72(1972年国际固态电路会议)摘要的第12至13页中描述过，里面引用了一个DRAM的例子，每个单元包含三个晶体管。因此，每一条字线都与一数据控制单元DCC相连，它与存储单元结构相同。当一条字线被选中时，它的读信号从选中的数据控制单元输出到公共输出信号线DCL。该信号和一从存储单元读出的信号通过一个读出放大器执行异或操作输出到Do。另一方面，DCL上的读信号和数据输入Di也执行异或操作，将要写的数据送到存储单元阵列。另外，在高速控制数据输入输出时，数据控制单元的输出晶体管(对应于QR)的沟道宽度可以比存储单元沟道宽度做的更大。

图8为SL线电压控制系统，它的作用是防止在写或重写操作时数据线高电平(VDD)端下降。该系统的一个特点是每一条SL被划分为SL00、SL01等等，是为减小每一条SL的有效附加电容CSL。由上所述，RWC关断使每条SL线处于浮态，当CSL减小到与数据线附加电容CD相当时，上面所提到的电压电平的下降就会得到抑制。另外一个特性是，具有与存储单元相同结构的一个虚拟单元DC，与SL线的每一段相连，并控制该段电压，且它的数据线(DDL0、DDLl等等)在任意时刻都被固定在VDD。这使得上述的数据线最大电压降减半，下面将具体描述。如上所述，提供给字线(WL0)读电压VR，则WL0上的每一个存储单元被读出，读电压被输出到每一条相应的数据线上。在这期间，SL00、SL01等等被固定在0V。当每条数据线都充分放电后，SL00、SL01等等被置为浮0V，随后WL0上出现写电压VW，并且每条数据线上的电压被重写到每一个存储单元的存储节点N。这里数据线高电平端下降的程度取决于具有特定读信息的存储单元的数量。因此，在读状态后数据线电压升到高电平的存储单元的数量越多，高电平端下降的就越少，因为很多存储单元的QR对SL00的附加电容充电，几乎达到VDD-VTR。因此，数据线上的电压降可由ΔVD表示，CSL×(VDD-VTR)≌KCD×ΔVD。因此，当K=1时，ΔVD的值最大。使这个压降减半的就是前面提到的虚拟单元DC。虚拟单元的QR在写和重写时总是处于导通，导致K=2,ΔVD二等分。除了虚拟单元系统，下面我们将要提到的在SL线固定在一定电平之后，例如VDD-VTR或大于该值，施加VW的一种方法。因此，在数据线上输出一足够的读电压后，SL线从0V充电到VDD-VTR或更高，然后VW被提供。尽管周期时间延长到与充电时间一样，数据线上也不会有电压降。

图9为一控制SL线上电压的电路。在读操作开始以及数据线电压固定后，与SL线末端相连的晶体管QSL0、QSLl等的栅电压由一地址信号解码并被独立控制。由于这个原因，只有与被选中的字线(WL0)对应的QSL0不导通，只有QL00为浮0V。由于其他晶体管未被选中处于导通状态，SL10和其他SL线固定在0V。在这之后，施加字电压VW。图9中RWC集中控制多个晶体管的栅，与图8的例子相比，RWC的负载电容减小，使其可以达到更高的速度。

图10为一由脉冲驱动的例子，不是象图9那样源电压PSL一直固定在0V。这样的结果是在施加VW时将SL00强制驱动至VDD-VTR。QSL0、QSL1等的栅电压由地址信号解码，且只有被选中的晶体管(QSL0)导通，于是SL00是PSL的唯一负载电容，所以可以达到高速。

尽管前面的描述是假设将SL线充电到VDD-VTR将会使QR不导通，实际上，由于当SL线充电时，VTR因QR的体效应而升高，所以QR在低于VDD-VTR时就已经不导通。因此，ΔVD实际上要小一些，SL线充电电压可能会低一些。

如果利用一个隧道晶体管作为存储单元写晶体管QW，那么存储节点由一层绝缘层包围这种结构就有可能实现，非易失操作就可以执行。由于没有PN结电流出现在存储节点，只要QW有通路存储节点电荷就会丢失，如果QW(VTW)的阈值电压足够高，大约2V左右，通过QW的电流可以忽略不计。下面将结合图3的例子来描述，图3中VTW+VB=3.5V,VTW=2V,α=0.4。

如图11所示，如果源极电压关断，那么字线和数据线最终将为浮0V。然后，储存在存储节点(图3中的b′点和d′点)中的电压被存储单元电容C升高。当α=0.4字电压为1.5V时，VN(H)将由0.6V提高到0.7V。另一方面，VN(L)也将被提高到-0.8V。在不接电源(例如最大为10年)，QW很微弱的导通，且存储节点N从数据线充电。这里假设QW的最小阈值电压，即QW完全关断，为1.6V，这我们将在下面具体讨论。当字电压在0V时VTW=2V，只有在上述节点电压中存在问题的-0.8V一边充电，且充到0.4V时停止。当再次连接供电电源时，由于电容和字电压的变化，使存储节点电压下降0.6V。之后，字线上施加电压VR开始读操作。于是存储节点电压只上升1.3V，结果VN(H)=1.4V,VN(L)=0.3V。电源的断开将使VN(H)和VN(L)之间的电压差由1.5V减小到1.1V。但是，如果QR的阈值电压VTR被选为0.75V,QR将在VN(H)时导通，在VN(L)时不导通，存储单元将会正确操作。因此，非易失操作将会实现。当然，电源接通后，VN(H)和VN(L)之间的压差将会在第二轮和后续的读操作时回到1.5V。

图12和13为存储单元以及它的操作时序的另一个实施例。与图1比较，去掉了电容C，增加了读选择MOSFET QR2。该图存储单元的面积大于图1，但设计被简化了。因此：

(1)只读字线RWL接通，将N节点中的存储信息输出到数据线DL。如果N节点电压处于高电平(VDD),QR1和QR2都将导通，因此，预充电到VDD的数据线DL将放电至0V。如果N节点电压处于低电平(0V),QR1将会不导通，因此数据线将保持在VDD。这一读操作在数据线上产生这一电压后，RWL关断，在这之后，只写字线WWL接通。读信息重写到数据线上。或者将外部提供的一个写数据电压强制地写入同一字线上的特定存储单元内。因此，不象图1所示，存储单元将不总是动态操作，具有一持续的直通电流。因此，这里不需要上面提到的电容C或SL线电压控制，且SL线上的电压可以是一固定电压(0V)。

(2)当WWL关断时RWL是开启的，所以存储单元中的存储信息不会被读操作破坏。

(3)在未被选中的情况下，不需要为字线(RWL和WWL)提供负电压，除非QR2或QW的阈值电压有显著的下降。当然，如果前述的阈值电压非常低的话，这两个晶体管将由于馈入负电压而不导通。

(4)这里也不需要为字线提供一个如图2所示的那种三级脉冲电压。

如果这里QW用隧道晶体管，则存储单元的尺寸可减小，因为如后面将叙述的，QW和QR1可以是三维的结构。如果WWL和存储节点N之间的耦合电容可以做得尽可能小，则约VDD和0V被写入存储节点并保持。如果QW的阈值电压设为足够高，则节点N的电荷也可长时间保持，上述的非易失功能可以很容易实现。当然，用这种存储单元的存储单元阵列可以按图4中所示的电路图排列。其结构可完全相同除了将有两个字线RWL和WWL以及SL线被固定为地电压。

图14是隧道晶体管的剖面结构示意图。一个特点是它是纵向晶体管，其栅极G通过栅极氧化膜(厚度为tox的热氧化膜)安置于四叠层多晶硅层(多晶硅1至多晶硅4)的两侧。实质上位于两侧的由多晶硅组成的栅电极是固态的，如下面将叙述的，并且通常电位相等。多晶硅1和多晶硅2由掺杂有约10²⁰cm^-3磷的多晶硅制成，构成晶体管的漏极D(或源极S)和源极(或漏极)。多晶硅2和多晶硅3由本征多晶硅掺杂有密度非常低(约10¹⁵至10¹⁷cm^-3)的磷组成，构成晶体管的衬底。在多晶硅1和多晶硅2之间，多晶硅2和多晶硅3之间，以及多晶硅3和多晶硅4之间形成隧道薄膜SN1,SN2和SN3，例如每个隧道薄膜包括一个很薄的(2至3nm)的氮化硅薄膜。SN1和SN3的作用是中止层，防止在晶体管形成时漏极或源极区的高密度磷扩散到内部(多晶硅2和多晶硅3)的低密度层中。为了使电流在漏极和源极之间流过，这些薄膜应是隧道薄膜，不能太厚。中间的隧道薄膜SN2要抑制晶体管的“关断”电流。这样，它就是一个中止层，阻止晶体管在“关断”状态时穿过多晶硅2和多晶硅3区域的正空穴或电子形成电流在漏极和源极之间流动。顺便说一下，如果有足够高的正电压加在栅极上，则隧道薄膜的势垒将较低，允许足够大的“导通”电流在漏极和源极之间流动。当然，根据“关断”电流的目标强度，中间的隧道薄膜可以省去。另外，虽然假设的是单个中间薄膜层，但如需要也可以是多层隧道薄膜。图14中的隧道晶体管的典型尺寸约为1=0.4μm,d=0.2μm,tox=10nm。如果选择了一定厚度的隧道薄膜，这种晶体管可实现的伏安特性与传统的密度非常低的衬底的横向MOS管的伏安特性相似。图15粗略表示了这一特性。图中示出了漏极和源极之间的电流(IDS)的最大容许强度(i)，它保证了数据10年不丢失。存储节点(N)的电容(C)假设为5fF，则10年(Δt)允许的电压降(ΔV)是0.1V并且i=C·ΔV/Δt=1.6×10^-24A。另外，在通常的电路设计中，晶体管的阈值电压(对应上述的VTW)由栅极/源极电压(VGS)确定使IDS电流约=10^-8A。由于在图中从10^-24A至10^-8A半对数表示的电流区域中，IDS和VGS之间为线性关系，如果VGS使IDS增加一位的值是100mV,VTW0.1(V/位)×16位=1.6V。该VTW的值是需要维持晶体管关断10年的最小值。在实际设计中，如上所述，在考虑VTW波动和温度特性的情况下，标准VTW设置为2V。

另外，最大的电流强度容限约10^-20A，它对于一个存储单元保持数据一天是足够的，所以VTW0.1(V/位)×12(位)=1.2V是足够的。考虑到上述提到的可能存在的波动，标准VTW可设置为1.6V。相应地，由于VTW的减小，所需的最大字电压(VDD+VTW或更高)比在非易失操作中小，所以不需要费力考虑驱动存储单元中的写晶体管(QW)和字线的并联电路中的晶体管的击穿电压。在这种情况下，已知的DRAM的刷新操作可以保持存储单元中的数据。这样，足可以驱动字线并在每个数据线上连续和周期性地实现上述的读写操作。

图16说明了图1的存储单元的平面结构。图14的晶体管用作写晶体管。图17表示的是AA剖面图，图18表示的是BB剖面图。在由掺磷n型多晶硅薄膜构成的数据线(DL)上，垂直放置掺硼p型多晶硅薄膜构成的字线(WL)，它们中间有一层很厚的绝缘层。由于图14的三维隧道晶体管堆叠在通常的MOSFET(图1中的QR)的栅极(N)上，所以可实现很高密度的存储单元。显然，在一个平面上流过QR电流时，在垂直的方向流过QW电流。因此，当已知的DRAM存储单元的数据线结构原理上是8F2(F：最小尺寸)时，则本发明为4F2即为一半的存储单元区。另外，图1的耦合电容(C)可由图17中所示的位于字线和多晶硅4之间的热氧化膜构成。C的尺寸可以通过调整多晶硅4的薄膜厚度来改变。如果如上所述只是通过正确设置QW的阈值电压(VTW)，这里所述的存储单元就可以有足够长的数据保持周期并且可以大大地增强抵抗由α射线等带来的软失效。这是因为存储单元节点(N)没有PN结，这样就没有漏电流，并且即使α射线激活存储单元，在其中产生电子空穴，存储单元内没有电位变化，因为隧道薄膜作为中止层阻止了相应的电子和正空穴的流动。

至此，已详述了以减小存储单元尺寸的存储单元电路系统以及包含有这样的存储单元的存储单元阵列的工作系统。为了进一步减小尺寸，还介绍了一个利用三维晶体管如隧道晶体管的存储单元的实例。

上述发明可实现高密度、大容量存储器甚至更高速的非易失存储器。也可在一个芯片上实现含有这种存储器和大规模逻辑电路(如，微处理器)的半导体装置。如众所周知的，如果含有传统的DRAM的半导体芯片变小一些，则制造上非常困难。这样在层压的电容单元中，存储单元阵列有很大的排列结构或多层结构来实现大容量，这妨碍了大规模逻辑部件变小。另一方面，凹型电容单元需要比较大的纵横比的凹槽，因此更难于制造。例如，256M位的DRAM的纵横比为40。相反，由于根据本发明的存储器在存储单元中有增益，所以不特别需要大电容。因此，本发明不需要大阵列结构和深凹槽结构，而这些对于减小芯片来说是非常困难的，所以可以得到易于制造和廉价的半导体装置。

Claims (12)

1、具有存储单元的半导体装置，该存储单元包含在其栅极保持信息电压的MOS晶体管、提供信息电压的写晶体管和控制栅极电压的电容器。

2、权利要求1中的半导体装置，其特征在于，在所述存储单元中，写晶体管的第一和第二端分别连接栅极和提供写数据的数据线，第三端连接字线，电容器的一个电极端连接栅极，当存储单元进行读操作时，另一端的电极电压受控。

3、权利要求2中的半导体装置，其特征在于，存储单元中电容器的另一端的电极连接字线。

4、权利要求1至3中任一项的半导体装置，其特征在于，存储单元中MOS晶体管的漏极(或源极)连接到数据线。

5、权利要求4中的半导体装置，其特征在于，存储单元中MOS晶体管的漏极(或源极)控制成使读存储单元时和写或重写存储单元时的电压不同。

6、权利要求3中的半导体装置，其特征在于，存储单元中，读时刻字线的选择脉冲电压的幅度小于写或重写时刻的选择脉冲电压的幅度。

7、权利要求5中的半导体装置，其特征在于，存储单元中，在字线方向连接的多个存储单元的源极(或漏极)共用导线，而对应于所述多个存储单元提供用于控制共用连接导线的电压且基本上与这些存储单元具有相同结构的单元。

8、具有存储单元的半导体装置，该存储单元包含用于在其栅极保持信息电压的MOS晶体管和用于提供信息电压的写晶体管，其特征在于，写晶体管的第一端和第二端分别连接栅极和数据线，第三端连接字线，MOS晶体管的漏极(或源极)直接或通过另一晶体管连接到数据线，其中写晶体管包括半导体区和隔离绝缘薄膜的多层结构，通过隔离绝缘薄膜实现电荷的写入和删除或实现二者之一。

9、具有存储单元阵列的半导体装置，其中每个存储单元至少包含用于在其栅极保持信息电压的MOS晶体管和用于提供信息电压的写晶体管，MOS晶体管的漏极(或源极)连接到数据线，其中在读取存储单元之前数据线预充电到高电压，如果根据读时刻的信息电压MOS晶体管导通则数据线放电至低电压，或者当MOS晶体管不导通则数据线保持原有的高电压，其中对应于多条数据线提供于公共数据线上的读出放大器参照介于高电压和低电压之间的中间电压来操作。

10、权利要求8中的半导体装置，其特征在于，写晶体管的阈值电压高于在其栅极保持信息电压的MOS晶体管的阈值电压。

11、具有存储单元的半导体装置，该存储单元至少包含用于在其栅极保持信息电压的MOS晶体管和用于提供信息电压的写晶体管，其特征在于，该存储单元中所述两个晶体管的电流路径相互正交。

12、具有存储单元的半导体装置，其特征在于，写晶体管包括隔离绝缘层结构，通过隔离绝缘层写入或删除电荷来控制信息电压，并且相对于MOS晶体管设置为三维的结构。

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