KR100823673B1

KR100823673B1 - 반도체장치

Info

Publication number: KR100823673B1
Application number: KR1020010051579A
Authority: KR
Inventors: 사토루 한자와; 타케시 사카타
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2001-02-15
Filing date: 2001-08-25
Publication date: 2008-04-21
Also published as: JP2002245775A; US6683813B2; US20030123313A1; JP4164241B2; US6512714B2; KR20020067406A; TW538414B; US6751142B2; US20040046213A1; US20020136074A1

Abstract

본 발명은 반도체장치에 관한 것으로서 메모리셀(MCN1)은 독출하고 NMOS트랜지스터(QR) 기입트랜지스터(QW) 결합용량(CC)으로 구성되고 더미셀(DC1)는 2개의 메모리셀을 직렬접속한 구성으로 한다. 이 더미셀은 센스앰프에 대해서 각 데이터선의 가장 원거리에 배치된다. 메모리셀 및 더미셀의 각각의 독출(NMOS) 트랜지스터에 흐르는 전류량에 차를 갖도록 하는 것에 의해 참조전압을 발생하는 종래에 비하여 고속, 고집적, 저전력의 DRAM이 실현가능한 증폭작용을 구비하는 메모리셀의독출작용에 이용하는 참조전압발생 방법 및 더미셀을 제공하는 기술이 제시된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

도 1 은 본 발명에 관한, 반도체장치의 실시예 1에 있어서의 용량결합형 2트랜지스터셀을 이용한 메모리셀 어레이의 구성예를 나타내는 도이다.

도 2 는 3개의 트랜지스터로 구성되는 메모리셀의 종래예를 나타내는 도이다.

도 3 은 본 발명에 관한, 반도체장치로 이용하는 2개의 트랜지스터와 1개의 콘덴서로 구성되는 메모리셀의 예를 나타내는 도이다.

도 4 는 본 발명에 관한, 반도체장치에 있어서의 메모리셀과 더미셀이 구동하는 독출데이터선 전위의 관계를 나타내는 도이다.

도 5 는 도 1에 나타난 메모리셀 어레이의 메모리셀과 더미셀의 구성예를 나타내는 도이다.

도 6 은 본 발명에 관한, 반도체장치의 실시예 1에 있어서의 기입독출제어회로의 구성예를 나타내는 도이다.

도 7 은 도 1에 나타난 메모리셀어레이의 레이아웃예의 일부를 나타내는 도이다.

도 8 은 도 7에 나타난 A-A'선에 따른 단면구조의 개략을 나타내는 도이다.

도 9 는 도 7에 나타난 B-B'선에 따른 단면구조의 개략을 나타내는 도이다.

도 10 은 본 발명에 관한, 반도체장치의 실시예 1에 있어서의 독출 및 재기입의 동작타이밍을 나타내는 도이다.

도 11 은 본 발명에 관한, 반도체장치의 실시예 2에 있어서의 메모리셀 어레이의 메모리셀과 더미셀의 구성예를 나타내는 도이다.

도 12 는 도 11에 나타난 메모리셀 어레이의 레이아웃예의 일부를 나타내는 도이다.

도 13 은 도 12에 나타난 A-A'선에 따른 단면구조의 개략을 나타내는 도이다.

도 14 는 본 발명에 관한, 반도체장치의 실시예 3에 있어서의 메모리셀어레이의 구성예를 나타내는 도이다.

도 15 는 본 발명에 관한, 반도체장치의 실시예 3에 있어서의 메모리셀어레이의 별도구성예를 나타내는 도이다.

도 16 은 본 발명에 관한, 반도체장치의 실시예 4에 있어서의 메모리셀 어레이의 구성예를 나타내는 도이다.

도 17 은 본 발명에 관한, 반도체장치의 실시예 4에 있어서의 독출 및 재기입의 동작타이밍을 나타내는 도이다.

도 18 은 본 발명에 관한, 반도체장치의 실시예 4에 있어서의 메모리셀 어레이의 별도의 구성에를 나타내는 도이다.

도 19 는 본 발명에 관한, 반도체장치의 실시예 5에서 이용하는 3트랜지스터로 구성되는 메모리셀의 예를 나타내는 도이다.

도 20 은 본 발명에 관한, 반도체장치의 실시예 5에서 이용한 3트랜지스터로 구성되는 메모리셀의 예를 나타내는 도이다.

도 21 은 본 발명에 관한, 반도체장치의 실시예 5에서 이용하는 별도의 더미셀의 예를 나타내는 도이다.

도 22 는 본 발명에 관한, 반도체장치의 실시예 5에 있어서의 독출동작 타이밍을 나타내는 도이다.

도 23 은 본 발명에 관한, 반도체장치의 실시예 5에서 이용하는 또는 별도의 더미셀의 구성예를 나타내는 도이다.

도 24 는 본 발명에 관한, 반도체장치의 실시예 5에서 이용하는 또 다른 별도의 더미셀의 구성예를 나타내는 도이다.

도 25 는 본 발명에 관한, 반도체장치의 실시예 5에서 이용하는 또 다른 별도의 더미셀의 구성예를 나타내는 도이다.

도 26 은 본 발명에 관한, 반도체장치의 실시예 6에 있어서의 메모리셀 어레이의 구성예를 나타내는 도이다.

도 27 은 본 발명에 관한, 반도체장치의 실시예 6에 있어서의 메모리셀 어레이의 별도의 구성예를 나타내는 도이다.

도 28 은 본 발명에 관한, 반도체장치의 실시예 7에 있어서의 메모리셀과 더미셀이 구동하는 독출데이터선 전위의 관계를 나타내는 도이다.

도 29 는 본 발명에 관한, 반도체장치의 실시예 7에 있어서의 메모리셀 어레이의 구성예를 나타내는 도이다.

도 30 은 본 발명에 관한, 반도체장치의 실시예 7에 있어서의 메모리셀 어레이의 메모리셀과 더미셀의 구성예를 나타내는 회로도이다.

도 31 은 본 발명에 관한, 반도체장치의 실시예 7에 있어서의 메모리셀 어레이의 레이아웃예의 일부를 나타내는 도이다.

도 32 는 도 31에 나타난 A-A'선에 따른 단면구조의 개략을 나타내는 도이다.

도 33 은 본 발명에 관한, 반도체장치의 실시예 7에 있어서의 메모리셀 어레이의 별도의 구성예를 나타내는 도이다.

도 34 는 본 발명에 관한, 반도체장치의 실시예 7에 있어서의 메모리셀 어레이의 또 다른 구성예를 나타내는 도이다.

도 35 는 본 발명에 관한, 반도체장치의 실시예 8에 있어서의 기입독출제어회로의 구성예를 나타내는 도이다.

도 36 은 본 발명에 관한, 반도체장치의 실시예 8에 있어서의 독출 및 재기입의 동작타이밍을 나타내는 도이다.

도 37 은 본 발명에 관한, 반도체장치의 실시예 9에 있어서의 메모리셀 어레이의 메모리셀과 더미셀의 구성예를 회로도이다.

도 38 은 본 발명에 관한, 반도체장치의 실시예 9에서 이용하는 전류미러회로의 구성예를 나타내는 도이다.

도 39 는 본 발명에 관한, 반도체장치의 실시예 9에서 이용하는 전류미러회로의 별도의 구성예를 나타내는 도이다.

<주요부분을 나타내는 도면부호의 설명>

WL, WLI1, WL1N, WL21, WL2N : 워드선

DWL1, DWL2, DWL11, DWL12, DWL21, DWL22 : 더미워드선

IOT1, IOB1 : 공통데이터선,

DR, DR02, DROM, DR11, DR12, DR1M, DR21, DR22, DR2M, DR32, DR33, DR3M, DRJT : 독출데이터선,

DW, DW02, DW03, DW0M, DW11, DW12, DW1M, DW21, DW22, DW2M, DW32, DW33, DW3M : 기입데이터선,

DLT, DLB, DL11, DL12, DL21, DL22, DLJT : 데이터선

VW : 기입전위 VR, VRS : 독출전위

-VB, VLB : 대기전위 VDD : 전원전압

VSS : 접지전위 VTR, VTW : 한계치전압

VREF(T) : 참조전위 V0(T), V1(T) :출력전위

VNB(H), VNB(L), VNR(H), VNR(L), VNBS(H), VNBS(L) :기억노이드 전위

MNR, MNW, QY1, QY2, R, S, W, QR, QW,

MN61 ~ MN63, MN71 ~ MN73, MN91, MN92, MN101~ MN103,

DQRQ, DQR2, DQRL,

QSW1, QSW2, QS,

DQS1, DQS2, DQSL : NMOS트랜지스터

MP61 ~ MP63, MP81 ~ MP84, MP91 ~ MP93, MP101 ~ MP103, MP111 ~ MP116, MP121 ~ MP126 : PMOS트랜지스터

N, N2(N-1)1, N2N1, DN1, DN2, DN211, DN211, DN212, DNL, DNL21, DNC211, DMC212 : 기억노이드

CC, DCC1, DCC2, DCCL : 결합용량

SA, SAM : 센스앰프 PCEQ : 프리챠지회로

YSW : 데이터선 선택회로 DSW1, DSW2 : 데이터선 제어회로

φR, REB : 기입독출제어신호 φW, WE : 기입제어신호

SDN, SDP : 센스앰프기동신호 EQ, PC, PCB : 프리챠지이네이블신호

YSI : 데이터선택신호 REFBJ, SELBJ : 제어신호

MCT, MC, MC11, MCN1, MC12, MCN2, MC1M, MCNM, MCS, MCSS1, MCSS2 :

메모리셀

DC1, DC2, DCM, DCL1, DCLS, DCLSL, DMC1, DMC2 : 더미셀

DMCP1, DMCPP1 : 더미셀 쌍

MCA1, MCAN : 메모리셀어레이

DCA, DCLA, DCLS, DCLT : 더미셀 어레이

DMCAS, DMCAT, DMCPPA : 더미셀쌍 어레이

BLK1, BLK2, BLKST1, BLKST2, BLKSS1, BLKSS2, BLKQS1, BLKQS2, BLKQQ1, BLKP1, BLKP2, BLKR1, BLKR2, BLKPP1, BLKPP2, BLKQSP1, BLKQSP1, BLKQSP2 : 블록

RWCA, RWCAS0, RWCAS1, RWCAT1, RWCAS01, RWCAS11, RWCAS12, RWCCAS0, RWCCAT1, RWCCAS1 : 기입독출제어회로어레이

RWC1, RWCM, RWCC1, RWCC2 : 기입독출제어회로

CM1, CM2, CMAJ, CMBJ : 전류미러회로

DRCNT : 독출데이터선 컨택트

DWCNT, DWCNTS : 기입데이터선 컨택트

PSUB : P형 실리콘기판 MTL1, MTL2 :금속배선판

PS1, PS2, PS3 : 폴리실리콘 SN1, SN2, SN3 : 터널막

INS1, INS2, INS3, INS4, IN5, INS6 : 절연막

DS1, DS2, DS3, DS4, DS5 : 확산층

SGI : 실리콘 산화막 CRA, CRB : 전류제어부

본 발명은 반도체장치에 관한 것이고, 특히 증폭작용을 구비하는 메모리셀을 이용 한 고신뢰 고속 고집적의 메모리를 포함하는 반도체장치에 관한 것이다.

다이나믹 랜덤 엑세스 메모리(이하 [DRAM] 으로 명기)에는 한개의 트랜지스터와 한개의 콘덴서로 이루어지는 1 트랜지스터셀을 메모리셀로 하는 구성이 폭넓게 이용 되고 있다. 그러나 최근의 반도체장치에서는 MOS트랜지스터가 고집적화 및 미세화 되는 것에 대해서, 미세화에 따르는 MOS트랜지스터의 내압 저하와 고집적화에 따르는 소비전력의 증가가 문제가 되고, 이들을 해결하려면 또다른 저비전력화의 요규에 의하여 그 동작전압이 낮아지고 있다. 이로 인하여 1 트랜지스터 셀을 이용한 DRAM에서는 메모리셀 자체에 증폭작용이 없으므로, 메모리셀에서 독출 신호량이 작고 동작이 각종의 잡읍을 수신하는 불안정이 되어지기 쉽다.

여기에서 증폭작용에 의해 커다란 독출 신호량을 구하는 것이 가능한 메모리셀로서 1 트랜지스터셀이 실용화되기 이전에 이용되었던 3개의 트랜지스터로 구성되는 메모리셀(이하, [3트랜지트터셀]로 명기)이 다시 주목되고 있다.

3트랜지스터셀은 예를들면 아이·이·이·인터내셔널·솔리드-스테이트·서킷·컨퍼런스, 다이제스트·오프·테크니컬·페이퍼스, 제 42항에서 제 43항(1970년)(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, DIGEST OF TECHNICAL PAPERS, PP.42~43, 1970)에서 기술되어 있다. 이 메모리셀(이하,[MCT]로 명기)은 도 2에 나타나는 바와 같이 NMIS트랜지스터(R, W, S)로 구성된다. 메모리셀(MCT)로의 기입동작에서는 데이터버스(DBUS)에서 트래지스터(W)를 매개하여 기억노이드(NS)에 데이터를 기입한다. 기억정보를 독출할 때 트랜지스터(R)를 활성화하여 독출버스(RBUS)를 기억노이드(NS)의 전위에 따른 전위로 구동한다.

또한 증폭작용을 갖는 별도의 메모리셀로서 2개의 트랜지스터와 한개의 콘덴서로 구성되는 용량결합형 2 트랜지스터가 아이·이·이·인터내셔널·솔리드-스테이트·서킷·컨퍼런스, 다이제스트·오프·테크니컬·페이퍼스, 제 132항에서 제 133항(2000년)(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, DIGEST OF TECHNICAL PAPERS, PP.132-133, 2000 이하에서는 문헌 1로 한다.)에서 기술되어 있다. 도 3에 나타나는 바와 같이 이 메모리셀(MC)은 독출 NMOS트랜지스터(QR) 기입트랜지스터(QW) 결합용량(CC)으로 구성된다. 독출NMOS트랜지스터(QR)는 통상 MOSFET이다. 또한 기입트랜지스터(QW)와 결합용량(CC)은 문헌 1에 있어서 각각 스택 터널 트랜지스터(STACKE TUNNEL TRANSISTOR)PLEDTR, 비트인 커페시터(BUILT-IN CAPACITOR)로 불리우고 있다.

이 메모리셀(MC)의 특징은 제 1로 독출NMOS트랜지스터(QR)와 기입트랜지스터(QW)가 입식적립구조로 되어 있기 때문에 셀 면적을 작게하는 것이 가능하다. 즉 종래의 1 트랜지스터를 이용한 메모리셀의 면적이 약8F₂(F: FEATURE SIZE(최소가공수치))인 것에 대해서 2트랜지스터를 이용 하는 이 메모리셀(MC)의 면적은 4 ~ 6F²로 작다.

제 2 로 터널현상을 이용한 기입트랜지스터를 이용하여 리크전류를 작게하고 있는 것이다. 이것에 의해 리플레쉬동작은 종래의 DRAM과 동일하게 필요하지만 그 빈도는 종래 것에 비하여 작게 완료되도록 되어진다.

이들 소자의 접속은 결합용량(CC)의 일단과 기입트랜지스터(QW)의 게이트를 워드선9WL)에 접속하고 기입트랜지스터(QW)의 소스를(문헌 1에 있어서 [데이터선]으로 호칭)기입데이터선(DW)에 접속한다. 결합용량(CC)의 다른 일단과 기입트랜지스터(QW)의 드레인을 독출NMOS트랜지스터(QR)의 게이트에 접속하고 기억노이드(N)를 형성한다. 또한, 독출NMOS트랜지스터(QR)의 소스를 접속하고 드레인을 독출데이터선(DR)(문헌 1에 있어서 [센스선] 으로 호칭)에 접속한다. 기억정보를 독출할 때 독출 NMOS트랜지스터(QR)을 활성화하여 독출 데이터선(DR)을 기억노이드(N)의 전위에 따른 전위로 구동한다.

그런데 종래의 1 트랜지스터셀을 이용한 DRAM에서는 일반적으로 전원전압(VDD)의 절반의 값 VDD/2를 참조전압으로 하여 독출동작을 실행하고 있다. 즉 데이터선 쌍이 VDD/2에 프리챠지된 후에 선택된 메모리셀의 기억정보에 따라서 한쪽 데이터선이 VDD/2+VS 혹은 VDD/2-VS로 구동된다. 이 전위로 구동된 한쪽 데이터선과 프리챠지전위로 보유유지되어 있는 다른 쪽 데이터선과의 미소전위차(+VS 혹은 -VS)를 센스앰프로 증폭하여 데이터를 독출한다. 즉, 메모리셀의 기억정보에 따라서 데이터선쌍에 발생하는 플러스 혹은 마이너스의 신호에서 기억정보의 분별을 실행하고 있다.

그러나 상기 기술한 바와 같은 증폭작용을 구비하는 메모리셀을 이용한 경우 데이터선쌍에 발생하는 신호는 어느 한쪽의 극성신호만이다. 예를들면, 도 2에 나타난 메모리셀(MCT)에 있어서 트랜지스터(S)가 도전하도록 고전위의 기억정보"1"이 기억노이드(NS)에 보유유지되어 있는 경우, 워드선(WL)이 독출전위로 구동되면 트랜지스터(R)가 도전하여 예를들면 VDD/2에 프리챠지된 한쪽 데이터선을 접지전위를 향하여 방전한다. 이 때 데이터선쌍에는 마이너스의 신호가 구해진다. 한편, 트랜지스터(S)가 오프하도록 저전위의 기억정보 "0"이 기억노이드(NS)에 보유유지되어 있는 경우 워드선(WL)이 독출전위로 구동되어 트랜지스터(R)이 활성화되어도 트랜지스터(S)는 도전되지 않기 때문에 데이터선은 프리챠지전위 VDD/2에 보유유지된 상태이다. 따라서, 데이터선쌍에 전위차가 발생하지 않으므로 기억정보를 분별하는 것이 불가능하다. 도 3에 나타난 메모리셀(MC)에 있어서도 동일한 문제가 발생한다.

상기에서 증폭작용을 구비하는 메모리셀의 이와 같은 문제를 해결하는 독출방법으로서 예를들면 일본국특개평9-213812호공보에서 개시되어 있는 방법이 있다. 여기에서는 절연막으로 분리된 메모리 MIS트랜지스터(M1)와 기입MIS(Metal Insulantor Semiconducotr) 트랜지스터(Q1)로 구성되는 메모리셀이 적용되어 있다. 또한 독출데이터선의 각각에는 더미셀이 접속되어 있다. 이 더미셀은 상기 메모리셀에 있어서 메모리 MIS트랜지스터(M1)의 게이트길이를 약2배로 하고 기억정보 "1"을 기입한 것이 이용되고 있다. 이와 같은 메모리셀과 더미셀을 이용하여 데이터선쌍을 구동하여 기억정보를 독출하고 있다.

또한 종래의 일반적인 DRAM에서는 워드선별로 한개씩 더미셀을 설치하고 있고 선택된 하나의 메모리셀의 데이터를 구동하여 독출하고 있다.

그러나, 상기 기술한 일본국특개평9-213812호 공보에 개시된 방법은 도 3에 나타난 메모리셀(MC)에서 구성되는 메모리셀 어레이에 적용 하면 더미셀의 배치에 의해서는 더미셀에 기억정보 "1"을 기입하기 위한 데이터선 배선이 복잡해지고 메모리셀 어레이 면적이 크게 된다. 예를들면, 메모리셀의 데이터선과 더미셀 의 전원공급선을 동일한 층으로 형성하는 경우 메모리셀과 더미셀의 배치관계에 의해서는 데이터선이 전원공급선을 피하도록 각각의 선을 형성할 필요가 있어 면적이 커져버린다. 본 발명은 이와같은 문제를 해결하기 위해 이루어졌다.

따라서, 본 발명의 목적의 하나는 도 3에 나타난 메모리셀(MC)에서 구성되는 메모리셀 어레이의 각 메모리셀에 유지된 기억정보를 독출데이터선쌍에 플러스마이너스의 미소신호차를 발생시켜 독출하는 것이 가능 한 반도체장치를 제공하는 것이 다.

또한, 본 발명의 다른 목적은 상기 메모리셀(MC)과 더미셀의 배치 데이터선 배치의 연속성을 각각 유지하면서 소면적의 메모리셀 어레이를 구비하는 반도체장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은 고신뢰성을 확보하면서 고속·저전력·고집적의 DRAM을 실현하는 것이다.

또한, 본 발명은 복수의 데이터선을 동시에 구동하여 하나의 워드선으로 접속되는 전체의 데이터를 독출가능한 반도체장치를 제공하는 것이다.

본원에 의해 개시되는 발명 가운데 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.

즉, 본 발명에 관한 반도체장치는 복수의 데이터선과, 상기 데이터선과 교차하는 복수의 워드선과, 상기 데이터선과 교차하는 더미워드선과, 상기 복수의 워드선과 데이터선과의 교점에 배치된 복수의 메모리셀로 이루어지는 메모리셀 어레이와, 상기 더미워드선과 상기 데이터선과의 교점에 배치된 더미셀과, 상기 데이터선에 접속되는 센스앰프를 구비하고, 상기 메모리셀은 리플레쉬동작이 필요하고, 상기 메모리셀 어레이가 상기 더미셀과 상기 센스앰프와의 사이에 배치되는 것을 특징으로 하는 것이다.

또한, 본 발명에 관한 반도체장치는 참조전압(VREF(T)를 발생하는 더미셀을 설치하고 이 참조전압(VREF(T)은 도 4에 나타나는 바와 같이 기억정보 "1" 혹은 "0"을 보유유지하는 메모리셀(MC)로 구동되는 데이터선의 전위(V1(T) 혹은 V0(T))의 거의 중간값이 되도록 전압을 발생한다. 이것에 의해 독출 데이터선쌍에 플러스마이너스의 미소신호를 발생시켜 메모리셀의 기억정보를 독출하는 것이 가능하다.

상기의 경우 더미셀 데이터선별로 하나식 설치한 구성으로 하는 것에 의해 복수의 데이터선을 동시에 구동하는 것이 가능 하다.

이하, 본 발명에 관한 반도체장치의 실시형태에 대해서 구체적인 실시예를 이용하여 첨부도면을 참조하면서 상세하게 설명한다.

또한, 본 명세서에서는 [MOS트랜지스터] 가 절연게이트형, 전계효과형 트랜지스틀 의미하는 개략식 표현으로 이용하고 있다.

<실시예 1>

상기 기술한 문헌 1에 나타난 용량결합형 2트랜지스터셀(이하, 단순하게[메모리셀(MC)]로 명기)을 DRAM에 적용하는 경우를 일례로서 발명을 설명한다.

도 1은 본 발명에 관한 반도체장치의 한 실시예를 나타내는 메모리회로의 주요부 회로도이다. 도 1에 있어서, 참조부호(RWCA)는 기입독출제어회로 어레이를 나타내고 본 실시예는 이 기입독출회로 어레이(RWCA)의 양측으로 n ×m비트 의 메모리 셀 어레이를 구비하는 블록(BLK 1, BLK 2)가 각각 배치된 개방형 데이터선 구성의 예이다.

기입독출제어회로 어레이(RWCA)는 m개의 기입독출 제어회로(RWC1, RWC2, ..., RWCM)로 구성된다. 블록(BLK1, BLK2)에는 n개의 메모리셀 어레이(MCA1, MCA2, ....MCAN)및 더미셀어레이(DCA)로 각각 구성된다.

여기에서 독출데이터선(DR)과 기입데이터선(DW)을 한쌍으로 하여 데이터선쌍(DR, RW)으로 표기하면 동도의 블록(BLK1)에 있어서, m조의 데이터선쌍(DR11, DW11), (DR12, DW12), ...., (DR1M, DW1M)이 종방향으로 연장되고 동일하게 블록 BLK2에 있어서 m조의 데이터선쌍(DR21, DW21), (DR22, DW22),...., (DR2M, DW2M)이 종방향으로 연장되어 있다. 도 1에서는 이 가운 데 6조의 데이터선쌍이 예시되어 있다.

상기 m조의 데이터선상은 예를 들면 데이터선쌍(DR11, DW11)과 (DR21, DW21)이 기입독출제어회로(RWC1)에 접속되는 바와 같이 기입독출제어회로(RWCK(K=1,2,...,M))로 각각 접속된다. 또한, 상기 m조의 데이터선쌍(DR1K, DW1K) 및 (DR2K, DW2K)와 직교하도록 동도에서는 횡방향으로 n개의 워드선(WL11, WL12, ..., WL1N 및 n개의 WL21, WL22,..., WL2N)이 각각 연장되고 이 가운데 4개가 예시되어 있다. 또한, 상기 m개의 독출 데이터선(DR1K, DR2K)와 직교하도록 동도에서는 횡방향으로 더미워드선(DW1L, DWL2)이 각각 연장된다. 메모리셀 어레이(MCA1, MCA2, ..., MCAM)의 각각에서는 예를 들면 메모리셀어레이(MCA1)에 나타나는 바와 같이 워드선(WL11)과 m조의 데이터선쌍(DR11, DW11), (DR12, DW12), ..., (DR1M, DW1M)과의 각교점에 사각인으로 나타내는 m개의 메모리셀(MC11, MC12, ..., MC1M)이 각각 배치되어 있고 한교점메모리셀 어레이를 형성하고 있다.

또한, 더미셀어레이(DCA)에서는 예를 들면 블록(BLK1)에 있어서와 같이 더미워드선(DWL1)과 독출데이터선(DR11, DR12, ..., DR1M)과의 각 교점에 원형인으로 나타나는 m개의 더미셀(DC1, DC2, ..., DCM이 각각 배치되어 있다. 또한 동도의 각 소자 및 회로블록은 공지의 반도체집적회로의 제조기술에 의해 단결정 실리콘등의 반도체기판상에 있어서 LSI(대규모반도체 집적회로)칩으로서 형성된다.

본 실시예의 메모리셀 어레이의 특징은 기본구성인 블록(BLK2)에 주목하면 다음의 두곳이다.

제 1로 메모리셀 어레이(MCA1, MCA2, ..., MCAN)가 기입독출제어회로 어레이(RWCA1)와 더미셀어레이(DCA)과의 사이에 배치되는 것이다. 이 배치에 의해 메모리셀(MC)과 더미셀(DC)의 배치의 연속성을 보유유지하면서 더미셀어레이(DCA) A및 블록(BLK)을 형성하는 것이 가능하므로 단순하게 상기기술한 종래의 독출방법을 적용하는 경우에 비하여 메모리셀 어레이면적의 증가를 제어가능 하다.

제 2로 더미셀(DC)이 메모리셀을 두개로 직렬접속하는 것에 의해 구성되는 것이다. 이 구성에 의해 더미셀(DC)에 있어서의 독출 NMOS트랜지스터의 채널길이의 합계가 메모리셀(MC)의 약 2배가 되고 더미셀(DC)은 도 4에 나타난 바와 같은 특성의 참조전압(VREF(T))을 발생하는 것이 가능하다. 여기에서 참조전압(VREF(T))은 기억정보 "1" 혹은 "0"을 보유유지하는 메모리셀(MC)에서 구동되는 데이터선의 전위(V1(T)) 혹은 (V0(T))의 거의 중간값이 되는 전압이다. 또한 도 4에 있어서 종축은 전압을 횡축은 시간(t)을 각각 나타내고 있다. 상기 메모리셀 어레이의 특징에 대해서 이하에 상세하게 설명한다.

도 5는 도 1에 나타난 블록(BLK2)에 있어서의 회로를 구체적으로 나타내고 있다. 여기에서는 데이터선쌍(DR21, DW21)과 워드선(WL2(N-2), WL2(N-1), WL2N)과의 각 교점에 각각 배치되는 메모리셀(MC(N-2)1, MC(N-1)1, MCN1)과 독출데이터선(DR21)과 더미워드선(DWL2)과의 교점에 배치되는 더미셀(DC1)이 예시되어 있다. 메모리셀(MC)은 도 3에 나타나는 구성과 동일한 것이다. 도 5에 있어서 예를들면 메모리셀의 기억노이드(N2N1)은 블록(BLK2)의 n행 1열에 있어서의 기억노이드인 것을 의미한다.

한편 더미셀(DC1)은 독출NMOS트랜지스터(DQR, DQR2)와 기입트랜지스터(DQW1, DQW2)와 더미셀의 기억노이드(DN211, DN212)의 전압을 제어하는 결합용량(DCC1, DCC2)로 구성된다. 이들의 소자는 메모리셀(MC)을 구성하는 독출NMOS트랜지스터(QR) 기입트랜지스터(QW) 및 기억노이드(N)의 전압을 제어하는 결합용량(CC)과 각각 동일한 것이다.

더미셀내의 소자는 다음과 같이 접속한다. 즉 결합용량(DCC1)의 일단과 트랜지스터(DQW1)의 게이트를 더미워드선(DWL2)에 접속하고 트랜지스터(DQW1)의 소스를 전원전압(VDD)으로 접속한다. 결합용량(DCC1)의 다른 일단과 트랜지스터(DQW1)의 드레인을 독출NMOS트랜지스터(DQR1)의 게이트에 접속하여, 기억노이드(DN211)를 형성한다. 동일하게 결합용량(DCC2)의 일다과 트랜지스터(DQW2)의 게이트를 더미워드선(DWL2)에 접속하고 트랜지스터(DQW2)의 소스를 전원전압(VDD)에 접속한다. 결합용량(DCC2)의 다른 일단과 트랜지스터(DQW2)의 드레인을 독출NMOS트랜지스터(DQR2)의 게이트에 접속하여, 기억노이드(DN212)를 형성한다. 또한 독 출NMOS트랜지스터(DQR1)의 소스와 독출 NMOS트랜지스터(DQR2)의 드레인 독출 NMOS트랜지스터(DQR1)의 소스와 독출 NMOS트랜지스터(DQR2)의 드레인 독출 NMOS트랜지스터(DQR1)의 드레인과 독출데이터선(DR21)을 각각 접속하고 독출NMOS트랜지스터(DQR2)의 소스를 접지한다. 여기에서, 도 5에 있어서 예를 들면 기억노이드(DN211)과 블록(BLK2)의 더미셀(DC1)에 있어서의 독출 NMOS트랜지스터(DQR1)의 게이트전극에 형성된 기억노이드인 것을 의미한다.

다음으로 본 실시예에 있어서의 메모리셀 어레이의 기입독출 동작을 제어하는 기입독출제어회로(RWC)에 대해서 설명한다. 도 6은 기입독출제어회로(RWC1, RWC2)를 예시하고 있고 기입독출 제어회로(RWC1, RWC2)는 각각 데이터선 제어회로(DSW1, DSW2)와 센스앰프(SA)와 프리챠지회로(PCEQ)와 데이터선 선택회로(YSW)로 구성된다. 데이터선 제어회로(DSW1, DSW2)는 각각 NMOS트랜지스터(MNR, MNW)로 구성된다.

동도에 나타나는 바와 같이 예를들면, 기입독출 제어회로(RWC1)에 있어서의 데이터선 제어회로(DSW1)에서는 트랜지스터(MNR)의 소스가 블록(BLK1)의 독출데이터선(DR11)에 드레인이 데이터선(DLT1)에 각각 접속되고, 트랜지스터(MNW)의 소스가 블록(BLK1)의 기입데이터선(DW11)에 드레인이 데이터선(DLB1)에 각각 접속된다. 동일하게 데이터선 제어회로(DSW2)에서는 트랜지스터(MNR)의 소스가 블록(BLK2)의 독출 데이터선(DR21)에 드레인이 데이터선(DLB1)에 각각 접속되고, 트랜지스터(MNW)의 소스가 블록(BLK2)의 기입데이터선(DW21)에 드레인이 데이터선(DLT1)에 각각 접속된다.

이하에서는 데이터선(DLTK, DLBK)을 한조로 하여, 데이터선쌍(DLTK, DLBK)로 표기한다(또한 여기에서 K=1,2,.., M이고, 이하의 설명에 있어서도 K는 동일한 의미로 이용하고 있다). 동일하게 독출데이터선(DR1K, DR2K)을 한조로 하여, 독출데이터선쌍(DR1K, DR2K) 기입데이터선(DW1K, DW2K)을 한조로 하여 기입데이터선쌍(DW1K, DW2K)로 각각 표기한다.

트랜지스터(MNR)의 게이트에 접속된 독출제어신호(φR)이 승강전위(VDH)로 구동되면 대응하는 독출 데이터선쌍(DR1K, DR2K)가 데이터선쌍(DLT, DLB)에 각각 접속된다. 여기에서 승강전위(VDH)는 VDD를 전원전압, VTH를 NMOS트랜지스터의 한계치전압으로 하면 예를들면 VDH=VDD+VTH이다. 또한 트랜지스터MNW의 게이트에 접속된 기입제어신호(φW)가 승강전압(VDH)에 구동되면 대응 한 기입데이터선쌍(DW1K, DW2K)이 데이터선쌍(DLBK, DBTK)에 각각 접속된다.

센스앰프(SA)는 PMOS트랜지스터(MP61,MP62) 및 NMOS트랜지스터(MN61, MN62)로 이루어지는 플립플롭회로이다. 센스앰프기동신호(SDP)가 접지전위(VSS)에 센스앰프기동신호(SDN)이 승강전위(VDH)에 각각 구동되면, PMOS트랜지스터(MP63) 및 NMOS트랜지스터(MN63)을 매개하여 전원원압(VDD) 및 접지전위(VSS)가 각각 대응 하는 MNOS트랜지스터의 소스에 공급된다. 상기로 하여 활 성화된 센스앰프(SA)는 데이터선쌍(DLTK, DLBK)에 발생된 미소전위차를 증폭하는 것으로 메모리셀의 기억정보를 고속으로 분별하는 것이 가능하다.

프리챠지회로(PCEQ)는 NMOS트랜지스터(MN71, MN72, MN73)로 구성되는 회로이다, 프리챠지 이네이블신호(EQ)가 전원전압(VDD)에 구동되면 트랜지스터(MN71, MN72)를 매개하여 프리챠지전압(VDD/2)이 데이터선쌍(DLTK, DLBK)에 공급된다. 또한 트랜지스터(MN73)에 의해 데이터선쌍(DLT, DLB)을 동일한 전위가 되도록 제어하는 것이 가능 하다.

데이터선 선택회로(YSW)는 NMOS트랜지스터(QY1, QY2)로 각각 구성된다. 기입제어회로(RWC1)내의 데이터선 선택회로(YSW)를 일례로서 그 동작을 설명한다. NMIS트랜지스터(QY1, QY2)의 게이트에 접속된 데이터선 선택신호(YS1)가 승강전위(VDH)에 구동되면 데이터선쌍(DLT1, DLB1)은 데이터선 선택회로(YSW)에 있어서의 트랜지스터(QY1, QY2)의 드레인과 소스를 매개하여 공통데이터선쌍(IOT1, IOB1)에 각각 접속된다.

도 1 및 도 6에는 미도시이지만 센스앰프기동신호(SDP, SDN), 프리챠지 이네이블신호(EQ), 독출제어신호(φR), 기입제어신호(φW)는 어레이제어회로에 의해 제어된다. 어레이제어회로는 기입독출제어회로열(RWCA)을 선택제어하기 위한 어드레스 입력신호단자 및 어드레스 디코더를 구비하고 입력된 어드레스신호가 어드레스 디코더로 디코드되어 디코드신호를 발생한다. 이 디코드 신호에 의해 선택하는 메모리셀이 포함되는 데이터선쌍(DR, DW)을 지정하는 바와 같이 센스앰프기동신호(SDP, SDN) 프리챠지 이네이블신호(EQ) 독출제어신호(φR) 기입제어신호(φW)가 각각 활성화 된다.

또한, 워드선(WL) 및 더미워드선(DWL)은 로우디코더에 의해 제어되는 드라이버회로에 접속되어 있다. 로우디코더는 기입독출동작을 실행하는 메모리셀을 선택제어하기 위한 어드레스 입력신호단자 및 어드레스디코더를 구비하고, 입력된 어드 레스 신호가 어드레스 디모더로 디코드되어 디코드신호를 발생한다. 이 디코드 신호에 의해 선택하는 메모리셀이 포함되는 메모리셀 및 더미세을 지정하는 바와 같이 드라이버회로를 매개하여 워드선(WL) 및 더미워드선(DWL)이 활성화된다.

또한, 데이터선 선택신호(YSK)는 컬럼디코더에 의해 제어되는 드라이버회로에 접속되어 있다. 컬럼디코더는 기입독출동작을 실행하는 메모리셀을 선택제어하기 위한, 어드레스 입력신호단자 및 어드레스 디코더를 구비하고 입력된 어드레스 신호가 어드레스 디코더로 디코드되어 디코드신호를 발생한다. 이 디코드 신호에 의해 선택하는 메모리 셀이 포함되는 메모리셀을 지정하는 바와 같이 드라이버회로를 매개하여 데이터선 선택신호(YSK)가 활성화된다.

도 7은 도 1 및 도 6에 나타나는 바와 같이 메모리셀어레이 구성에 있어서의 블록(BLK2)의 레이아웃의 일부를 나타낸다. 동도에서는, 종방향으로 2조의 데이터선쌍(DR21, DW21), (DR22, DW22)가 횡방향으로 워드선(WL2(N-3)~WL2N) 및 더미워드선(DWL2)이 각각 나타나 있다. 또한, 데이터선쌍(DR, DW)과 워드선(WL)의 교점에는 기억노이드(N)가 형성되어 있고 동도에서는 기어노이드(N2(N-3)1, N2(N-2)1, N2(N-1)1, N2N1)이 대표하여 지시되어 있다. 또한 독출데이터선(DR21)과 더미워드선(DWL2)과의 교점에는 더미셀에 있어서의 두개의 기억노이드가 형성되어 있고 동도에서는 기억노이드(DN211, DN212)이 대표로 나타나고 있다.

워드선상태의 기판층에는 통상 MOS트랜지스터(여기에서는 독출NMOS 트랜지스터(QR))의 채널영역과 근접하는 메모리셀(MC)의 독출 NMOS트랜지스터(QR)를 분리하기 위한, 실리콘산화막(SGI)이 각각 교대로 형성 되어 있다. 그 이외의 기판층에 는 독출NMOS트랜지스터(QR)의 드레인 및 소스가 되도록 도너(donor)를 충분한 농도로 도핑한 실리콘(이하에서는 [n⁺SI]로 표기)에 의한 통상의 확산층이 형 성되고 접지전위(VSS)가 급전된 확산층과 독출데이터선 컨택트(DRCNT)가 형성되는 확산층이 워드선(WL)과 평행하게 교대로 형성되어 있다. 동도에서는 일점쇄선으로 포위된 메모리셀(MCN1)과 더미셀(DC1)이 나타나 있다.

여기에서 워드선 피치 또는 데이터선 피치가운데 작은 쪽의 배선피치의 1/2/값을 최소가공수치(F)로 표기하도록 한다. 워드선 피치와 데이터선 피치의 쌍방이 비등한 경우 일교점 메모리셀은 정방형이고 그 한변을 최소가공 수치의 2배인 2F로 표기하는 것이 가능 하다. 따라서, 면적은 최소치4F²(2F×2F)가 된다. 이것에 대해서 도 7에서는 데이터선이 2개의 데이터선 (DR, DW)에 대해서, 배치되어 있으므로 워드선피치 쪽이 작고 메모리셀(MCN1)의 단변의 길이를 최소가공수치의 2배인 2F, 장변의 길이를 최소가공수치의 2.5배인 2.5로 표기하는 것이 가능하다. 따라서 메모리셀(MCN1)의 면적은 5F²(2F×2.5F)가 된다. 그러나, 이 값은 일례이고 각각의 메모리셀을 구성하는 소자와 배선을 전기적으로 분리시키는 영역이 필요한 경우와 마스크조합등의 프로세스 기술상의 한계에서 발생하는 오차를 고려하면 메모리셀(MCN1)의 면적은 또한 큰 값이 되는 것이다. 구체적으로는 메모리셀(MCN1)의 면적은 가공조건에 의해 그 상한값은 다르지만 하나의 트랜지스터와 하나의 콘덴서로 구성되는 종래의 DRAM이 일반적으로 8F²로 구성되어 있는 점을 고려하면 4 ~ 8F² 정도의 크기가 바람직하고 4 ~ 6F²정도의 크기이면 또한 고집적의 DRAM을 실현하는 것이 가능하다.

도 8은 도 7에 나타난 A-A'선에 따른 단면의 개략을 나타내는 도이다. 이하 이 도에 따라서 메모리셀(MC)의 구조에 대해서 설명한다. 여기에서는 일례로서 p형 실리콘기판(PSUB)을 이용하고 있다. 기입트랜지스터(QW)는 적층한 4층의 폴리실리콘(PS1, PS2, PS3, PS4)의 측벽에 게이트 산화막(INSI)을 매개하여 게이트전극이 되는 워드선(WL2(N-1))이 배치된 종형 트랜지스터로 형성되어 있는 점이 특징이다. 이 게이트전극(워드선(WL2(N-1))는 붕소(boron)가 도핑된 p형 폴리실리콘막으로 형성된다,.

폴리실리콘(PS1, PS2)는 폴리실리콘에 10²⁰cm^-3정도의 인(phosphorus)이 도핑되어 있고 트랜 지스터의 드레인과 소스를 각각 형성한다. 동도에서는 폴리실리콘(PS1)이 기입데이터선(DW21)이고 폴리실리콘(PS2)이 기억노이드(N2(N-1)1)이다. 폴리실리콘(PS3, PS4)은 매우 저농도의 인이 도핑된 인트리직(INTRINSIC) 폴리실리콘으로 기입트랜지스터(QW)의 기판을 형성한다. 폴리실리콘(PS1, PS3), 폴리실리콘(PS3, PS4), 폴리실리콘(PS4, PS2)의 사이에는 2 ~ 3nm의 얇은 절연막(예를들면 실리콘질화막)(SN1, SN2, SN3)이 각각 형성된다. 절연막(SN1, SN3)은 트랜지스터 형성시에 드레인 혹은 소스영역의 고농도의 인이 내부(폴리실리콘 PS3, PS4)의 저농도층에 확산하지 않도록 스토퍼의 역활을 한다.

기입트랜지스터(QW)의 드레인에서 소스사이에 전류를 유입하기 위하여, 이들 의 절연막의 두께는 정원형 혹은 원자가 터널가능한 정도의 두께로 한다. 중앙에 위치하는 절연막(SN2)은 트랜지스터의 오프전류를 작게 억제하기 위한 것이다. 즉 오프 상태에 있는, 트랜지스터내의 폴리실리콘(PS3, PS)에서 발생한 정원형 혹은 원자가 전류가 되어 드레인·소스간을 흐르지 않도록 하는 스토퍼이다. 또한, 게이트에 충분한 고전압을 인가하면 이 절연막(SN2)의 전위측벽은 내려가므로 드레인·소스간에 충분한 크기의 온전류가 흐른다. 물론 오프전류의 목표치에 의해서는 이 중앙절연막(SN2)을 삭제하는 것이 가능하다. 또한, 도 8에서는 중앙의 터널막을 일층으로 가정하였지만 필요에 따라서 다층으로 이루는 절연막도 용이하다.

이상과 같은 구조를 가지는 기입트랜지스터(QW)의 폴리실리콘(PS1)으로 형성된 드레인전극 즉 기입데이터선(DW21)상에 두꺼운 절연막(INS2)을 매개하여 붕소가 도핑된 p형 실리콘막으로 형성된 워드선(WL2(N-1))이 직교하도록 배치된다. 또한 폴리실리콘(PS2)에서 형성된 기억노이드(N2(N-1)1)에는 소자분리용 실리콘산화막(SGI)의 일부와 독출NMOS트랜지스터(QR)을 덮도록 통상 MOS트랜지스터의 게이트산화막(동도에서는 절연막(INS3))상에 형성된다. 독출NMOS트랜지스터(QR)의 드레인 혹은 소스를 구성하는 n⁺SI확산층 가운데 한쪽의 n⁺SI확산층(DSI)상에는 독출데이터선 컨택트(DRCNT)가 형성되고 충분한 두께의 절연막(동도에서는 절연막(INS2, INS4, INS5))상의 금속배선층(MTL1)(동도에서는 독출데이터선(DR21))과 접속된다. 도 5에 나타난 결합용량(CC)은 도 8에 나타나는 바와 같이 워드선(WL2(N-1))과 폴리실리콘(PS2)의 사이의 얇은 열산화막(게이트산 화막(INSI))으로 형성된다.

도 9는 도 7에 나타난 B-B'선에 따른 단면의 개략을 나타내는 도이다. 도 8과 동일하게 기입트랜지스터(QW)는 적층한 4층의 폴리실리콘(PS1, PS2, PS3, PS4)과 얇은 절연막(SN1, SN2, SN3)로 구성되어 있다. n⁺SI확산층(DS, DS5)에는 접지전위(VSS)가 급전되어 있다. 도 9에서는 미도시이지만 n⁺SI확산층(DS3)에는 도 7에 나타난 위치에 독출데이터선 컨택트(DRCNT)가 형성되어 있다. 따라서, 메모리셀 어레이(MCAN)에 있어서의 메모리셀(MC1)과 더미셀(DC1)은 n⁺SI확산층(DS3)을 매개하여 독출데이터선(DR21)에 접속되어 있다.

또한, 도 9는 본 실시예에 의한 더미셀(DC)의 두개의 특징을 나타내고 있다. 제 1로 더미셀(DC)에 있어서의 독출 NMIS트랜지스터는 예를들면 더미셀(DC1)에 있어서의 DQR1, DQR2과 같이 n⁺SI확산층(DS4)을 매개하여 직렬접속된다. 제 2로 기입데이터선을 형성하는 폴리실리콘(PS1)은 워드선(WL2N)과 더미워드선(DWL2)과의 사이에서 분단되어 있다. 동도와 같이 예를들면 기억노이드(N2(N-1)1, N2N1)상의 폴리실리콘(PS1)에 의해 기입데이터선(DW21)이 형성된다. 또한 기억노이드(DN211, DN212)상의 폴리실리콘(PS1)에 의해 전원급전선(DWV)가 형성된다. 또한 이 전원급전선(DWV)상에 컨택트(DWCNT)가 형성되고 전원전압(VDD)이 공급된 금속배선층(MTL2)에 접속된다.

이상과 같은 더미셀(DC) 구성과 배치에 의해 다음의 두개의 효과를 구할 수 있다.

제 1 로 메모리셀(MCA1, MCA2, ..., MCAN)이 기입제어회로어레이(RWCA)와 더미셀어레이(DCA)와의 사이에 각각 배치되는 것에 의해 메모리셀(MC)와 더미셀(DC)의 배치의 연속성을 유지하면서 더미셀어레이(DCA) 및 블록(BLK)을 용이하게 형성하는 것이 가능하뎌 메모리셀어레이 면적을 억제가능하다. 즉 종형의 기입트랜지스터(QW)를 구비하는 3차원 구조 메모리셀(MC)의 근방에 동일한 구조의 더미셀(DC)이 배치되므로 가공이 용이하다. 또한 메모리셀 어레이(MCA)에 있어서의 데이터선쌍(DR, DW)와 동일한 피치로 더미셀 어레이(DCA)에 독출데이터선(DR) 및 전원급전선(DWV)을 형성가능하고 더미셀어레이(DCA) 및 블록(BLK)의 면적을 억제할 수 있다. 기입데이터선(DW)과 전원급전선(DWV)을 동일한 층으로 형성한 경우 각각의 배선을 우회시킬 필요가 없기 때문에 면적증가의 억제에는 특히 효과적이다. 또한, 더미셀(DC)은 전원전압(VDD)이 급전되는 전원급전선((DWV)에 접속되어 있으므로 기억정보"1"을 유지가능하도 독출NMOS트랜지스터(DQR1, DQR2)가 각각도전하는 것에 의해 VDD/2에 프리챠지된 독출 데이터선(DR)을 접지전위(VSS)에 향하여 방전하는 것이 가능하다.

제 2 로 메모리셀(MC)을 2직렬접속하여, 더미셀(DC)이 구성되는 것에 의해 더미셀(DC)에 있어서의 독출NMOS트랜지스터의 채널길이의 합계는 메모리셀(MC)의 약2배가 된다. 이로 인하여 더미셀(DC)은 도 4에 나타나는 바와 같은 참조전압(VREF(T))을 발생하는 것이 가능하다. 즉, 독출NMOS트랜지스터(DRQ1, DRQ2)가 직렬접속되는 더미셀의 드레인·소스간의 저항치는 동일한 사이즈의 NMOS 트랜지스터가 하나만 접속되는 메모리셀(MC)의 약 2배가 되기 때문에 게이트와 소스와의 사이의 전위차가 일정한 경우 트랜지스터의 온 전류는 게이트길이에 반비례하기 때문에 더미셀(DC)의 독출NMOS트랜지스터(DQR1, DQR2)에 흐르는 전류는 메모리셀(MC)의 약 절반이 된다. 따라서, 더미셀(DC)의 방전스피드는 메모리셀(MC)보다 느려지고 참조전압(VREF(T))이 발생된다. 또한, 메모리셀(MC)에 가공변이가 발생한 경우에도 메모리셀을 2직렬접속한 더미셀(DC)로 가공변이가 동일한 비율로 재현 되기 때문에 정밀도 좋은 참조전압(VREF(T))이 발생가능하다.

도 10에 본 실시예에 있어서의 독출동작 및 재 기입동작을 나타낸다. 이하에서는 도 1의 메모리셀어레이 구성에 따라서 일례로서 독출데이터선쌍(DR11, DR21), (DR12, DR22)과 기입데이터선쌍(DW11, DW21), (DW12, DW22)에 주목하여 순서에 의해 설명한다. 여기에서 블록(BLK1)에 있어서의 더미셀어레이(DCA)를 이용 하여 데이터선(DR11, DR12, ..., DR1M)에 참조전압(VREF(T))을 발생시켜 블록(BLK2)에 있어서의 메모리셀(MC)의 기억정보를 독출하게 한다. 또한 블록(BLK2)에 있어서의 메모리셀(MCN1)은 기억정보 "1"을 유지하고 있어 이 메모리셀(MCN1)의 기억노이드(N1N1)은 대기상태에 있어서 고전위(VNB(H))이며 메모리셀(MCN2)은 기억정보 "0"을 유지하고 있고 이 메모리셀(MCN2)의 기억노이드(N2N2)는 대기상태에 있어서 저전위(VNB(L))인것으로 가정한다.

첫번째로 독출동작에 대해서 설명한다. 도 10에서는 기입독출제어회로(RWC1, RWC2)에 있어서의 데이터선쌍(DLT1, DLB1)과 (DLT2, DLB2)를 생략하였지만, 독출데이터선쌍(DR11, DR21)과 (DR12, DR22)의 동작파형으로 각 각 비등하다. 도 10에 나타나는 대기상태에서는 프리챠지이네이블신호(EQ)가 전원전압(VDD)에 독출제어신호(φR)와 기입제어신호(φW)가 승강전위(VDH)에 각각 구동되어 있다. 또한, 독출데이터선상(DR11, DR21), (DR12, DR22)와 기입데이터선(DW11, DW21),(DW12, DW22)는 각각 VDD/2로 프리챠지되어 있다.

우선 기입제어신호(φW)가 접지전위(VSS)에 구동되어 기입데이터선(DW11, DW21),(DW12, DW22)와 데이터선상(DLB1, DLT1), (DLB2, DLT2)가 차단되고 프리챠지 이네이블신호(EQ)가 접지전위(VSS)로 구동되어 프리챠지가 종료한다.

다음으로 대기전위(-VB)가 되어 있는 워드선(SL2N) 및 더미워드선(DWL1)이 독출전위(VR)로 구동 되면 기억노이드(N2N1)의 전위는 용량(CC)과 결합하여 VNR(H)에 기억노이드(N2N2)의 전위는 VNR(L)에 각각 상승된다. 동일하게 블록(BLK1)에 있어서의 더미셀(DC1)의 기억노이드(DN111, DN112)와 더미셀(DC2)의 기억노이드(DN121, DN122)의 전위도 용량(DCC11, DCC12)과 각각 결합하여 대기시의 고레벨(VNB(H))에서 VNR(H)에 각각 상승한다. VNR(H)는 독출NMOS트랜지스터(QR), DR1, DR2의 한계치전압(VTR) 보다도 고전위이므로, 블록(BLK2)의 메모리셀(MCN1)에 있어서의 독출NMOS트랜지스터(QR)와 블록(BLK1)에 있어서의, 더미셀(DC1, DC2)의 독출 NMOS트랜지스터(DQR1, DQR2)가 각각 도전하여 독출데이터선(DR11, DR12, DR21)을 각각 방전한다.

상기 기술 한 바와 같이 더미셀(DC)의 구동능력은 메모리셀(MC)보다도 낮기때문에 독출데이터선쌍(DR11, DR21)에 있어서는 항상 독출데이터선(DR21)이 독출데이터선(DR11)보다 빠르게 방전하는 것에 의해 미소전위차가 발생하고 마이너스의 독출신호가 구해진다. 한편 독출데이터선쌍(DR12, DR22)에 있어서는 블록(BLK2)에 있어서의 메모리셀(MCN2)은 프리챠지전위(VDD/2)로 유지되고 독출데이터선(DR12)이 방전되는 것에 의해 미소전위차가 발생하고 플러스의 독출신호가 구해진다.

이들의 독출신호가 매우 큰값(예를들면 종래DRAM에서는 약 0.1V)이 되는 타이밍에서 VDD/2가 되어 있는 센스앰프기동신호(SDP)를 접지전위(VSS)에 센스앰프기동신호(SDN)를 승강전위(VDH)에 구동하고, 기입독출제어회로(RWC1, RWC2)에 있어서의 센스앰프(SA)를 활성화 한다. 상기 독출신호는 센스앰프(SA)에 의해 각각 증폭되고 독출 데이터선(DR21, DR12)은 접지전위(VSS)에 독출데이터선(DR11, DR22)은 전원전압(VDD)에 구동된다. 동도에서는 생략하였지만, 기입독출제어회로(RWC1)에 있어서 데이터선(DLT1)가 전원전압(VDD)에 데이터선(DLB1)이 접지지전위(VSS)에 각각 구동되어 있다. 동일하게 기입독출 제어회로(RWC2)에 있어서 데이터선(DLT)이 접지전위(VSS)에 데이터선(DLB)이 전원전압(VDD)에 각각 구동되어 있다.

다음으로 접지전위(VSS)가 되어 있는 데이터선 선택신호(YSI)를 승강전위(VDH)에 구동하여, 독출기입제어회로(RWC1)에 있어서의 데이터선 선택회로(YSW)를 활성화하여 블록(BLK2)의 메모리셀 어레이(MCAN)에 있어서의 메모리셀(MCN1)의 기억정보를 공통데이터선(101T, 101B)에 독출한다. 동일하게 하여 블록(BLK2)의 메모리셀어레이(MCAN)에 있어서의 메모리셀(MCN2)의 데이터를 공통데이터선(IO2T, I02B)에 독출하는 것도 가능하다.

다음으로 재기입동작에 대해서 설명한다. 데이터선 선택신호(YS1)가 다시 접지전위(VSS)에 구동된 후에 접지전위(VSS)가 되어 있는 기입제어신호(φW)가 승 강전위(VDH)에 구동되어 기입데이터선쌍(DW11, DW21)과 기입독출제어회로(RWC1)에 있어서의, 데이터선쌍(DLB1, DLT1) 기입데이터선쌍(DW12, DW22)과 기입독출제어회로(RWC2)에 있어서의 데이터선쌍(DLB2, DLT2)에 각각 접속된다. 이 때 기입독출 제어회로(RWC1, RWC2)에 있어서의 센스앰프(SA)는 활성상태이므로, 프리챠지전위(VDD/2)가 되어 있는 기입데이터선쌍(DW11, DW21)과 (DW12, DW22)는 독출된 기억정보에 따른 전위에 각각 구동된다. 동도에서는 블록(BLK2)의 메모리셀(MCN1)의 기억정보 "1" 및 메모리셀(MCN2)의 기억정보 "0"에 따라서 기입데이터선(DW21, DW12)가 전원전압(VDD)에 기입데이터선(DW11, DW22)이 접지전위(VSS)에구동되는 것을 나타내고 있다.

이어서 워드선(WL2N)과 더미워드선(DWL1)이 기입트랜지스터(QW, DQW)의 한계치전압(VTW)보다도 높은 기입전윈(VW)에 구동되면, 블록(BLK2)에 있어서의메모리셀(MCN1, MCN2)의 기입트랜지스터(QW)와 블록(BLK1)에 있어서의 더미셀(DC1, DC2)의 기입트랜지스터(DQW1, DQW2)가 각각 도전된다. 이결과 기억노이드(N2N1)는 전원전압(VDD)에 구동되어 기억정보 "1"이 기입되고, 기억노이드(N2N2)가 접지전위(VSS)에 구동되어 기억정보 "0"이 기입된다. 즉, [독출데이터선(DR)에 독출된 신호를 센스앰프(SA)로 반전증폭한 신호가 기입데이터선(DW)에 발생한다]로 원래의 기억정보가 재기입된다.

한편 더미셀(DC)의 전원급전선(DWV)에는 전원전압(VDD)이 인가되어 있으므로, 블록(BLK1)의 더미셀(DC)에 있어서의 기어노이드(DN1KI, DN1K2)는 전원전압(VDD)에 구동되어 기억정보 "1"이 기입된다. 이 후 기입전위(VW)가 되어 있는 워드선(WL2N)과 더미워드선(DWL1)을 대기전위(-VB)로 구동하면 메모리셀으 기억노이드(N2N1) 및 더미셀의 기억노이드(DN1K1, DN1K2)는 용량(CC) 및 DCC1, DCC2와 각각 결합하여 고전위의 대기전위(VNB(H)) 기억노이드(N2N2)는 저전위의 대기전위(VNB(L))가 된다. 즉, 메모리셀 및 더미셀은 원래의 상태로 되돌아간다.

다음으로 접지전위(VSS)가 되어 있는 센스앰프기동신호(SDP)와 승강전위(VDH)가 되어 있는 센스앰프 기동신호(SDN)를 VDD/2에 각각 구동하여, 기입독출제어회로(RCW1, RCW2, ..., RWCM에 있어서의 센스앰프(SA)를 오프상태로 하여 재기입동작을 수료한다. 최후로 접지전위(VSS)가 되어 있는 프리챠지 이네이블신호(EQ)를 전원전압(VDD)에 구동하고, 상기 데이터선을 각각 VDD/2/에 프리챠지하여 각 데이터선을 프리챠지하고 대기상태로 되돌린다. 따라서 본 실시예에 의한 블록(BLK)에서는 대기상태에 부유상태의 노이드가 없으므로, 제어신호의 전위가 절환하여 발생하는 노이즈의 영향을 억제하고 정확하게 독출동작을 실행하는 것이 가능 하다.

본 실시예에 의한 기입독출제어회로는 도 6에 나타난 바와 같은 구성에 한정되지않고 별도의 구성도 가능 하다. 예를들면 지금까지는 NMOS 트랜지스터(MNR)를 매개하여 독출 데이터선쌍(DR1K, DR2K)와 데이터선쌍(DLTK, DLBK)을 접속하고 있었다. 그러나 도 10에 나타나는 바와 같이 데이터선쌍(DR1K, DR2K)을 대응하는 데이터선쌍(DLTK, DLBK)에 접속한 상태로 기입독출동작을 하는 경우 NMOS트랜지스터(NMR)를 제거하는 것이 레이아웃면적을 억제하는 것이 가능 하다.

본 실시예에 의한 메모리셀 어레이의 독출동작은 도 10에 나타난 바와 같은 제어에 의한 동작에 한정되는 것은 아니고 그 외종류의 제어에 의한 동작이 가능하다. 예를들면 지금까지는 독출제어신호(φR)를 승강전위(VDH)에 고정하여 NMOS트랜지스터(MNR)를 도전시켜 독출데이터선쌍(DR1K, DR2K)을 대응하는 데이터선쌍(DLTK, DLBK)을 접속한 상태로 워드선(WL)과 더미워드선(DWL)을 독출전위(VR)에 구동한 상태로 미소전위차를 센스앰프(SA)로 증폭하는 동작을 나타내었다. 그러나, 센스앰프(SA)를 활성화 하기 전에 독출전위(VR)로 되어 있는 워드선(WL)과 더미워드선(DWL)을 대기전위(-VB)로 구동하여 독출데이터선의 구동을 정지하고 또한 고전위로 되어 있는 독출신호(φR)를 접지전위(VSS)로 구동하여 독출데이터선쌍(DR1K, DR2K)을 분리하고 나서 대응하는 데이터선쌍(DLTK, DLBK)을 센스앰프로 증폭하는 것도 가능하다. 이 경우의 효과는 2개이다.

제 1 로 센스앰프(SA)가 구동하는 부하용량이 독출데이터선(DR)의 용량(이하에서는 CDR로 표기)을 제외한 데이터선(DL)의 용량(이하에서는 CDL로 표기)만으로 되어있으므로 증폭시간이 빨라지고 독출시간을 단축할 수 있다.

제 2로 독출 데이터선(DR)의 방전동작을 정지하고 또한, 센스앰프(SA)와 메모리셀(MC) 및 더미셀(DMC)에 있어서의 독출NMOS트랜지스터(QR) 및 DQR1, DQR2를 매개하여 전원(VDD)과 접지전위(VSS)와의 사이에 흐르는 관통전류를 저지하는 것에 의해 소비전류를 억제할 수 있다.

여기에서 독출제어신호(φR)의 고전위는 승강전위(VDH)일 필요는 없고 독출 데이터선(DR)의 전압진폭이 접지전위(VSS)에서 VDD/2의 사이가 되기 때문에 전원전압(VDD) 으로 하는 것이 가능하다.

또한, 기입독출제어회로(RWCK)에 있어서의 데이터선쌍(DLTK, DLBK)을 증폭한 후에 기입데이터선쌍(DW1K, DW2K)을 대응하는 데이터선쌍(DLBK, DLTK)에 접속하여 각각을 센스앰프(SA)로 구동하는 동작을 예시하였다. 그러나, 이것에 한정되는 것은 아니고 대응하는 데이터선쌍(DLBK, DLTK)과 기입데이터선(DW1K, DW2K)을 접속하여 동시에 증폭, 진동하여도 용이하다. 이 경우 데이터선 제어회로(DSW1, DSW2)에 있어서의 NMOS트랜지스터(NMW)를 활성화하는 시간을 절약할 수 있어 기입동작시간을 단축하는 것이 가능해진다.

본 실시예에 있어서의 더미셀(DC)은 독출데이터선(DR)별로 하나씩 설치되어 있기 때문에 동시에 복수의 독출데이터선(DR)을 구동하는 것도 가능하다.

본 실시예에서 이용한 2트랜지스터셀을 이용하면, 트랜지스터(QW, DQW1, DQW2)의 리크전류가 작고 기억노이드(N, DN11, DN12)에 있어서의 전하가 장시간 유지되기 때문에 1트랜지스터셀을 이용한 종래의 DRAM에 비하여 리플레쉬 사이클을 길게하는 것이 가능하다. 또한, 트랜지스터의 리크전류가 충분하게 작고 각각의 기억노이드에 있어서의 전하가 장시가 유지되는 경우는 재기입동작을 생략하는 것도 가능하다.

지금까지는 프리챠지전위가 VDD/2의 경우에 대해서 설명하였지만 프리챠지전위는 여기에 한정되는 것은 아니다. 예를들면 전원전압(VDD)이 1V이하와 같은 저전압의 경우 프리챠지전위를 전원전압(VDD)으로서 충분한 값의 온 전류를 독출 NMOS트랜지스터(QR) 및 기입트랜지스터(QW)에 흐르게 할 수 있다. 또한 충분하게 큰 독출신호(

(V0(T)),

(V1(T))를 구하는 것이 가능하다. 이 경우 프리챠지 이 네이블 신호(EQ)를 승강전위(DVH)로 하면 데이터선쌍(DR, DW)을 확실하게 전원전압(VDD)으로 프리챠지할 수 있다.

이상에서 이용한 승강전위(VDH) 및 프리챠지전위(VDD/2)는 종래 DRAM에서도 이용 되고 있는 전압레벨이고 특히 전원전압발생회로를 추가하지 않기 때문에 칩면적을 억제할 수 있다.

<실시예 2>

본 실시예에서는 더미셀의 별도 구성예를 설명한다. 도 11은 일례로서 도 1에 나타난 블록(BLK2)에 본 실시예에 의한 더미셀(DCL)을 적용한 경우의 회로구성을 나타내고 있다. 여기에서는 데이터선쌍(DR21, DDW21)과 워드선(WL2(N-2), WL2(N-1), WL2N)과의 교점에 각각 배치되는 메모리셀(MC(N-2)1, MC(N-1)1), MCN1과 데이터선(DR21)과 더미워드선(DWL2)과의 교점에 배치되는 더미셀(DCL1)이 예시되어 있다. 또한 도 5에 나타난 블록(BLK2)과 더미셀어레이(DCA)와 구별하기 위하여 도 11에서는 블록(BLK2) 더미셀어레이(DCLA)으로 각각 표기하고 있다.

도 5에 나타난 더미셀(DC)과 비교하여 더미셀(DCL)의 다른 점은 독출 NMOS트랜지스터가 DQRL의 하나뿐이고 그 게이트길이는 메모리셀(MC)의 독출NMOS트랜지스터(QR)의 게이트길이의 2배이다. 이 특징은 메모리셀어레이의 레이아웃도와 단면도에 의해 설명한다.

도 12는 블록(BLK2)의 일부를 나타내는 레이아웃도이다. 동도에서는 종방향으로 2조의 데이터선쌍(DR21, DW21) 및 (DR22, DW22)가 횡방향으로 4개의 워드선(WL2(N-3) ~ WL2N) 및 더미워드선(DWL2)으로 각각 나타나고 있다. 데이터선 쌍(DR2, DW2)와 워드선(WL) 및 독출데이터선(DR)과 더미워드선(DWL2)과의 교점에는 기억노이드(N, DNL)가 각각 형성되어 있고 동도에서는 기억노이드(N2(N-3)1, N2(N-2)1, N2(N-1)1, N2N1, DNL21)가 대표로 하여 나타나고 있다.

워드선상태의 기판층에는 통상의 MOS트랜지스터(여기에서는 독출MOS트랜지스터(QR))의 채널영역과 근접하는 메모리셀(MC)의 독출 MOS트랜지스터(QR)을 분리하기 위하여 실리콘산화막(SGI)이 각각 교대로 형성되어 있다. 그 이외의 기판층에는 독출NMOS트랜지스터(QR)의 드레인 및 소스가 되도록 도너를 충분한 농도로 도핑한 n⁺SI에 의한 통상의 확산층이 형성되고 접지전위(VSS)가 급전된 확산층과 독출데이터선 컨택트(DRCNT)에 접한는 확산층이 워드선(WL2K)와 평행하게 교대로 형성되어 있다. 일점쇄선으로 포위한 부분는 메모리셀(MC2N1)와 더미셀(DCL1)을 나타낸다. 뒤에 상세하게 설명하지만, 기입데이터선(DW2K)층은 예를 들면 메모리셀(MCN1)과 더미셀(DCL1)과의 사이에서 분리된다. 또한 더미셀내의 DW2K층위에는 기입데이터선 컨택트(DWCNT)가 형성되고 전원전압(VDD)이 공급된 금속배선층(MTL2)에 접속된다.

도 13은 도 12에 있어서의 A-A선에 따른 단면의 개략도를 나타내고 있다. 도 9에 나타낸 더미셀의 구조와 다른 점은 이하의 두곳이다. 제 1 로 독출MOS트랜지스터(DQRL)의 채널길이를 메모리셀의 2배로 한 것에 따라서 기입트랜지스터(DQWL)과 더미워드선(DWL2)의 폭이 1배가 되는 것이다. 이 구조의 효과는 동작상의 특징으로 설명한다. 제 2 로 독출NMOS트랜지스터를 하나의 DQRL 로 하는 것에 의해 도 9에 있어서의 n⁺SI확산층영역(DS4)가 삭제되어 있는 것이다. 따라서 이 영역만큼 더미셀(DCL1)의 면적을 억제할 수 있다.

다음으로 본 실시예에 있어서의 더미셀(DCL)의 동작상의 특징을 기술한다. 기입트랜지스터(DQWL)는 도 12에 나타나는 평면내로 비교한 경우에 더미셀(DCL)에 있어서의 독출NMOS트랜지스터(DQRL)의 채널과 동일한 방향으로 동일한 배율로 확대되어 있다. 즉 독출NMOS트랜지스터(DQRL)에 있어서의 채널길이가 2배가 되는 게이트면적이 2배가 되는 것에 따라서 기입트랜지스터 및 채널단면적도 2배가 된다. 따라서 도 10에 나타난 동작을 적용한 경우 메모리셀(MC)의 기억노이드(N)으로 충전되는 전하밀도와 동일한 밀도의 전하를 더미셀(DCL)의 기억노이드(DNL)에 충전하는 것이 가능하다. 따라서 더미셀(DCL)이 독출 상태로 선택되어 독출NMOS트랜지스터가 도전한 경우에 독출NMOS트랜지스터(DQRL)의 게이트 소스간의 전위차가 메모리셀(MC)와 비등해지고 드레인 소스간에 흐르는 전류는 채널길이에 따라서 메모리셀(MC)의 약 절반으로 하는 것이 가능하다. 이상과 같은 동작기능에 의해 도 4에 나타나는 바와같은 참조전압(VREF(F))을 발생하는 것이 가능하다.

<실시예 3>

본 실시예에서는 메모리셀 어레이의 별도 구성예를 설명한다. 실시예 1에서 기술한바와 같이본 실시예에 적용되는 메모리셀(MC)에서는 2개의 데이터선(DR, DW)을 별도의 배선층을 사용하여 형성하여 작은 면적의 메모리셀을 실현하고 있다. 한편 도 6에 나타나는 바와 같은 통상의 센스앰프(SA)를 개방형데이터선 구조의 메 모리셀어레이에 적용하는 경우 2개의 데이터선이 센스앰프(SA)상을 통과하는 것에 의해 메모리셀(MC)와 동일한 간격으로 효율있게 배치하는 것이 어렵다. 이점에서 도 14에 나타나는 바와 같은 메모리셀 어레이 구성으로서 상기의 문제를 회피한다.

이 메모리셀 어레이 구성의 특징은 예를들면 블록(BLKST1)을 이용하여 설명가능하다. 제 1 로 블록(BLKST1)의 양단에 기입독출 제어회로어레이(RWCAS0, RWCAT1)로 배치되는 것이다. 제 2 로 더미셀어레이(DCAS, DCAT)와의 사이에 m개의 메모리셀어레이(MCA1, MCA2, ..., MCAM)가 배치되는 것이다. 동도에서는 독출기입제어회로어레이(RWCAS0, RWCAS1, RWCAT1) 및 블록(BLKST1, BLKST2)을 나타내고 있지만 또한 종방향으로 기입독출제어회로어레이(RWCAS, RWCAT) 및 블록(BLKST)이 복수 배치되어 있는 것으로서 이하에 본 실시예를 상세하게 설명한다.

우선 기입독출 제어회로어레이(RWCAS0)는 도 6에 나타나는 바와 같은 1 ~ s의 복수의 기입독출제어회로(RWC1, RWC2, ..., RWCS)로 구성된다. 이들의 기입독출제어회로(RWC)는 예를들면 기입독출제어회로(RWC1) 에 데이터선쌍(DR02, DW02) 및 (DR12, DW12) 기입독출 제어회로(RWC2)에 데이터선쌍(DR04, DW04) 및 (DR14, DW14)와 같이 한조의 데이터선쌍(DR, DW) 씩 접속된다. 동일하게 기입독출제어회로어레이(RWCAT1)는 도 6에 나타나는 바와 같은 1 ~ t의 복수의 기입독출제어회로(RWC1, RWC2, ..., RWCT)로 구성된다. 이들의 기입독출제어회로(RWC)는 예를들면 기입독출 제어회로(RWC1)에 데이터선쌍(DR11, DW11) 및 (DR21, DW21) 기입독출제어회로(RWC2)에 데이터선쌍(DR13, DW13) 및 (DR23, DW23)과 같이 한조의 데이터선쌍(DR, DW)씩 접속된다. 따라서, S, T는 M과 M=S+T의 관계이다.

다음으로 더미셀어레이(DCAS)는 도 14에 나타나는 바와 같은 1 ~ s개의 복수의 더미셀(DC1, DC2, ..., DCS)로 구성된다. 이들의 더미셀(DC)은 기입독출제어회로(RWCAS0)에 대응하여 예를들면 더미셀(DC1)에 독출데이터선(DR12) 더미셀(DC2)에 독출데이터선(DR14)과 같이 한개의 독출데이터선(DR)씩 접속된다. 동일하게 더미셀어레이(DCAT)는 기입독출 제어회로(RWCAT1)에 대응 하여 도 14에 나타나는 바와 같은 1 ~ t의 복수의 더미셀(DC1, DC2, ..., DCT)로 구성된다. 이들의 더미셀(DC)은 예를들면 더미셀(DC1)에 독출데이터선(DR11), 더미셀(DC2)에 독출선(DR13)과 같이 한개의 독출데이터선(DR)씩 접속된다.

본 실시예의 메모리셀 어레이구성에 있어서의 독출동작은 다음과 같이 실행된다.

예를들면, 블록(BLKST1)내에 있어서의 메모리셀(MC)의 기억정보를 독출하는 경우 기입독출제어회로어레이(RWCAS0)에 접속된 미도시의 블록(BLKST0)내의 더미셀 어레이(DCAS)와 기입독출제어회로어레이(RWCAT1)에 접속된 블록(BLKST2)내의 더미셀어레이(DCAT)가 선택되어 참조전압(참조전압(VREF(T))이 각각 발생되고 기억정보가 분별된다.

한편 예를들면, 블록(BLKST2)내에 있어서의 메모리셀(MC)의 기억정보를 독출하는 경우, 기입독출제어회로어레이(RWCAS1)에 접속된 블록(BLKST1)내의 더미셀 어레이(DCAT)와 기입독출제어회로어레이(RWCAS1)에 접속된, 미도시의 블록(BLKST3)내의 더미셀어레이(DCAS)가 선택되어 참조전압(참조전압(VREF(T))이 각각 발생되고 기억정보가 분별된다.

또한, 예를 들면, 미도시의 블록(BLKST0)내에 있어서의 메모리셀(MC)의 기억정보를 독출하는 경우, 기입독출제어회로어레이(RWCAS0)에 접속된 블록(BLKST1)내의 더미셀어레이(DCAS)가 선택되어 참조전압(VREF(T))이 발생되어 기억정보가 분별된다.

이상의 구성에 의해 이하에 기술하는 2개의 효과를 구할 수 있다.

제 1 로 한조의 데이터선쌍씩 접속된 기입독출제어회로(RWC)에서 구성된 기입독출 제어회로어레이(RWCAS, RWCAT)를 메모리셀어레이블록(BLKST)의 양단에 각각 배치하는 것에 의해 기입독출제어회로어레이(RWCAS, RWCAT)에 필요한 면적을 억제할 수 있다.

제 2로 더미워드선(DWLS, DWLT)과 독출데이터선(DR)의 교점에는 하나씩의 더미셀(DC)이 배치되므로 더미워드선(DWL)과 더미워드선(DWL)과 더미셀(DC)와의 사이에 형성되는 결합용량이 저감되어 더미워드선(DWL)을 구동할 때 발생하는 지연시간을 억제할 수 있다.

도 14에서는 기입독출제어회로(RWCAS, RWCAT)에 있어서 기입독출 제어회로(RWC)가 한조의 데이터선쌍 으로 각각 접속되는 구성을 나타내었다. 그러나, 메모리셀 어레이구성은 이것에 한정되는 것은 아니고 다양한 구성이 가능하다. 예를들면 도 15에 나타나는 바와 같이 기입독출 제어회로어레이(RWCAS0)에 있어서, 기입독출제어회로(RWC1)에 데이터선쌍(DR02, DW02), (DR12, DW12) 기입제어회로(RWC2)에 데이터선쌍(DR03, DW03) 및 (DR12, DW13)과 같이 기입독출 제어회로(RWC)를 2조의 데이터선쌍으로 각각 접속하여도 용이하다. 이것에 따라서 예를들면, 블록(BLKSS1)에 있어서의 더미셀어레이(DCAS)와 같이 더미셀(DC1)에 독출데이터선(DR12) 더미셀(DC2)에 독출데이터선(DR13)과 같이 더미셀(DC)가 2개의 독출데이터선으로 접속된다. 이와 같은 메모리셀어레이 구성으로 하는 것으로 도 14에 나타난 메모리셀 어레이구성과 동일한 효과가 구해진다.

또한, 더미셀어레이(DCAT, DCAS)에는 도 5에 나타난 더미셀(DC)을 이용하고 있지만 도 11에 나타난 더미셀(DCL)을 이용하여도 용이하고 이 경우 실시예 2를 기술한 바와 같이 더미셀어레이의 면적을 저감할 수 있다.

<실시예 4>

본 실시예에서는 메모리셀 어레이의 별도의 구성예와 동작을 설명한다. 본 실시예의 특징은 메모리셀과 동일한 구성의 더미셀을 이용하여 데이터선길이를 2배로 한 것을 구동하여 참조전압을 발생하는 것이다.

도 16은 본 실시예에 의한 블록(BLKQS1, BLKQS2)과 기입독출 제어회로어레이(RWCAS0, RWCAS1, RWCAS2)를 나타내고 있다. 동도에서는 생략하고 있지만, 또한, 종방향으로 기입독출제어회로어레이 및 블록이 복수 배치되어 있는 것으로 한다.

도 14에 나타난 블록(BLKST)과 비교한 경우 본 실시예에 의한 블록(BLKQS)의 다른 점은 블록(BLKQS1)에 주목하면 2개를 들수 있다.

제 1로 블록(BLQS1)는 도 3에 나타난 메모리셀(MC)과 동일한 구성의 더미셀(DMC1, DMC2, ..., DMCS로 구성된 더미셀어레이(DMCAS)를 하나 구비하는 것 이다. 도 16에서는 더미셀(DMC)의 각각에 전원전압(VDD)이 접속되어 있지만 이것은 도 5와 도 11에 나타난 바와 같이 더미셀(DMC)의 각각에 있어서의 전원급전선에 전원전압(VDD)이 고정입력되어 있는 것을 나타내고 있다.

제 2로 이 더미셀어레이(DMCAS)와 기입독출제어회로어레이(RWCAS)와의 상이에 메모리셀어레이(MCA1, MCA2, ..., MCAN과 기입독출데이터선 접속 스위치어레이(QSWA)가 배치되는 것이다. 독출데이터선 접속스위치어레이(QSWA)는 예를들면 NMOS트랜지스터(QSW1, QSW2, ..., QSWS)로 구성된다. NMIS트랜지스터(QSW)의 게이트에는 스위치제어회로(R WL)가 각각 접속된다. 또한, NMOS트랜지스터(QSW)의 드레인과 소스에는 예를들면, NMOS트랜지스터(QSW1)과 같이 근접하는 독출데이터선(DR11, DR12)가 각각 접속된다. 따라서 첨부글자의 M,S는 M=2S의 관계이다.

다음으로 본 실시예의 메모리셀 어레이 구성에 있어서의, 독출 동작을 도 17에 따라서 설명한다. 동도에서는 기입독출제어회로어레이(RWCAS1, RWCAS2)에 있어서의 기입독출 제어회로(RWC1 ~ RWCS)의 각각을 활성화하고, 블록(BLKQS1)에 있어서의 독출 데이터선(예를들면 DR11)과 미도시의 블록(BLKQS3)의 독출데이터선(예를들면 DR32)의 각각에 참조전압을 발생하고, 블록(BLKQS2)에 있어서의 메모리셀의 기억정보를 독출하는 것으로 하고 있다. 여기에서는 특히 메모리셀(MCN1)을 독출하는 것으로 하여 독출 제어회로 어레이(RWCAS1)에 있어서의 기입독출 제어회로(RWC1)에 주목한다. 메모리셀(MCN1)은 기억정보 "1"을 유지하고 기어노이드(N2N1)가 대기상태로 고전위(VNB(H))로 가정한다. 한편 블록(BLKQS1)의 더미셀 어레이(DMCAS)에 있어서의 더미셀(DMC1)의 기억노이드를 DN11로 표기한다.

또한, 프리챠지 이네이블신호(EQ) 독출제어신호(φR) 기입제어신호(φW) 센스앰프기동신호(SDP) SDN의 첨자(0, 1, 2)는 기입독출제어회로어레이(RWCAS)의 첨자에 대응하여 대응하는 기입독출제어회로 어레이(RWCAS)에 있어서의 기입독출제어회로(RWC)의 각각에 접속되어 있는 것이다.

또한, 간단함을 위하여 공통데이터선쌍(I0T1, I0B1)으로의 독출동작을 생략하고 데이터선 선택신호(YS1)의 동작파형을 생략하고 있다.

첫번째로 대기상태에서는 프리챠지이네이블신호(EQ0, EQ1, EQ2)와 독출제어신호(φR1, φR2)와 스위치제어선(RWL1, RWL2)이 전원전압(VDD)으로 기입제어신호(φW0, φW1, φW2)가 승강전위(VDH) 에 각각 구동되어 있고, 독출데이터선쌍(DR11, DR21), (DR12, DR22)과 기입데이터선(DW11, DW21), (DW12, DW22)는 각각 VDD/2에 프리챠지되어 있다.

우선 스위치제어선(RWL2)이 접지전위(VSS)로 구동되어 독출 데이터선(DR21, DR22)가 차단되어 기입제어신호(φW1)가 접지전위(VSS)로 구동되어 기입데이터선(DW11, DW21)과 데이터선쌍(DLB1, DLT1)이 차단 된 후에 프리챠지 이네이블신호(EQ1)가 접지전위(VSS)에 구동되어 프리챠지가 종료된다. 여기에서 스위치제어선(RWL1)은 전원전압(VDD)에 유지되어 있으므로, 블록(BLKQS1)의 독출데이터선 접속스위치어레이(QSWA)에 있어서의 NMOS트랜지스터(QSW1, QSW2, ..., QSWS)는 도전하고 있고 예를들면 독출데이터선(DR11, DR12)과 같이 근접한 2개의 독출데이터선(DR)이 접속되어 있다. 한편, 블록(BLKQS2)의 독출데이터선 접속스위치어레 이(QSWA)에 있어서의 NMOS트랜지스터(QSW1, QSW2,..., QSWS)는 오프상태가 되므로, 근접하는 독출데이터선(DR)이 차단된다. 따라서 데이터선길이가 2 대 1의 독출데이터선이 형성된다.

다음으로 접지전위((-VB)가 되어 있는 더미데이터선(DWL1)과 데이터선(DL2N)을 독출전위(VR)에 구동하면 블록(BLKQS1)에 있어서의 더미셀(DMC1)과 블록(BLKQS2)에 있어서의 메모리셀(MCN1)의 독출트랜지스터(QR)이 도전하여 독출데이터선(DR11, DR12, DR21)을 각각 방전한다. 여기에서 독출데이터선(DR)의 배선용량을 CDR, 데이터선(DL)의 배선용량을 CDL로 하고 메모리셀(MC) 및 더미셀(DMC)의 독출NMOS트랜지스터(QR)에 흐르는 온 전류를 소스 드레인간 전압의존성이 충분히 작다고 가정하여 IDS로 한다. 이상의 신호를 이용하면 독출데이터선(DR21)의 전위는

V1(T) = VDD/2-(IDS×T)/(CDR+CDL)

로 나타내는 것이 가능하다. 한편 독출 데이터선(DR11, DR12)의 전위는

VREF(T)= VDD/2-(IDS×2)/(α×CDR+CDL)

로 나타내는 것이 가능하다.

상기에서 독출 데이터선(DR21, DR22)을 접속하기 위하여 발생하는 배선용량을 고려하면 α는 대략 2이다. CDL은 매우작아 무시가능한 것으로 하면 기억정보 "1" 을 독출했을때의 신호량은 상기의 식(1)과 식(2)에 의해

Δ(V1(T)) = -(IDS×T)/(2×CDR)

로 표기하는 것이 가능하다.

이 독출신호가 매우 큰값(예를들면 종래DRAM에서는 약 0.1V)가 되는 타이밍으로 VDD/2전위가 되어 있는 센스앰프 기동신호(SDP, SDN)을 접지전위(VSS)와 승강전위(VDH)로 각각 구동하고 기입독출제어회로 어레이(RWCAS1)내의 기입독출 제어회로(RWC1)에 있어서의 센스앰프(SA)를 활성화하여 데이터선쌍(DLT1, DLB1)에 발생한 독출신호를 증폭한다.

그러나, 도17에서는 센스앰프의 활성화전에 다음의 두개의 동작을 실행하는 것이 나타나고 있다.

제 1로 우선 독출전위(VR)로 되어 있는 더미데이터선(DWL1)과 데이터선(DL2N)을 접지전위(-VB)로 하여 독출NMOS트랜지스터를 오프한다. 따라서 독출 데이터선의 방전이 각각 정지되므로 소비전류를 억제하는 것이 가능 하다.

제 2로 전원전압(VDD)으로 되어 있는 독출 제어신호(φR1)를 접지전위(VSS)로 구동하여 독출 데이터선쌍(DR11, DR21)과 데이터선쌍(DLT, DLB)을 차단한다. 따라서 센스앰프의 부하용량의 각각이 CDL로 저감되어 증폭시간을 단축할 수 있다.

재기입 동작에서는 우선 접지전위(VSS)로 되어 있는 기입제어신호(φW1)를 승강전위(VDH)로 구동하여 데이터선쌍(DLB1, DLT1)과 기입데이터선(DW11, DW21)을 접속한다. 기입데이터선(DW11, DW21)이 독출한 기억정보에 대응한 전위로 구동된 후 대기전위(-VB)로 되어 있는 더미워드선(DWL)과 워드선(WL2N)을 기입전위(VW)에 구동하여 원래의 데이터를 기입한다. 재기입동작 후 접지전위(VSS)로 되어 있는 독출제어신호(φR1)와 스위치제어선(RWL2)을 전원전압(VDD)에 각각 구동하여 도 10에서 나타난 동작과 동일하게 독출데이터선(DR11, DR12, DR21)과 기입데이터선(DW11, DW21)과 데이터선(DLT, DLB1)의 각각을 프리챠지하여 독출동작을 종료한다.

도 17에서는 생략하고 있지만 기억정보 "0"을 독출시의 독출데이터선은 프리챠지전위(VDD/2)에 유지되고나서 이 때의 신호량은 상기 기술한 식(2)에 의해

Δ(V0(T))=(IDS×T)/(2×CDR)

로 표기할 수 있다.

이상의 구성에 의해 다음에 기술하는 4개의 효과를 구할 수 있다.

제 1 로 식(3)과 식(4)에서 도 4에 나타나는 바와 같이 기억정보에 따라서 구동된 독출데이터선의 전위의 거의 중간전위에 참조전압(VREF(T))를 발생하는 것이 가능하여 마이너스플러스의 독출신호가 구해진다.

제 2 로 더미셀(DMC)의 각각은 도 3에 나타난 메모리셀(MC)과 동일한 구조이므로 더미셀어레이(DMCA)의 면적이 억제된다. 또한 블록(BLKQS)에 있어서의 더미셀어레이(DMCA)는 한개로 가능하므로 블록(BLKQS)의 면적이 억제된다.

제 3으로 2개의 독출데이터선에 한개의 비율로 더미셀(DMC)이 배치되므로 더미워드선(DWL)과 더미셀(DMC)과의 사이에 형성되는 결합용량을 저감할 수 있어 더미워드선(DWL)을 구동할 때 발생하는 지연을 억제할 수 있다.

제 4로 메모리셀과 동일한 채널길이의 독출NMOS트랜지스터로 구성된 더미셀을 이용 하고 있으므로 독출 NMOS트랜지스터에 있어서의 단채널 효과를 회피하면서 2값의 독출 전위(V1(T), V0(T))의 중간전위로 참조전압(-VREF(T))를 발생하는 것이 가능하다.

이상에서는 일례로서 블록(BLKQS2)의 데이터선쌍(DR21, DW21)에 접속된 메모리셀(MC)의 독출동작에 대해서 설명해 왔다. 그러나, 데이터선쌍(DR22, DR23)에 접속된 메모리셀(MCD)을 독출하는 경우도 프리챠지이네이블신호(EQ2) 독출제어신호(φR22) 기입제어신호(φW2) 센스앰프기동신호(SDP2, SDN2)를 적정하게 구동하면서 동일하게 실행하는 것이 가능하다.

예를들면, 블록(BLKQS2)의 메모리셀(MCN2)을 독출하기에는 독출데이터선(DR32)과 그 근방에 배치된 도 16에서는 생략되어 있는 독출 데이터선을 NMOS트랜지스터(QSW)로 접속하여 데이터선 길이를 2배로 하고 이들을 블록(BLKQS3)의 더미셀(DMC)로 구동하는 것에 의해 참조전압(VREF(T))을 발생한다. 그리고 기입독출제어회로어레이(RWCAS2)에 있어서의 기입독출제어회로(RWC1)에 의해 기억정보를 분별한다.

지금까지는 도 16에 나타나는 바와 같이 기입독출 제어회로어레이(RWCAS1)에 있어서 기입독출제어회로(RWC)가 한개의 독출데이터선(DR)으로 접속되는 메모리셀어레이 구성을 나타내었다. 그러나, 메모리셀 어레이 구성은 이것에 한정되는 것은 아니고 다양한 구성이 가능하다.

예를들면, 도 18에 나타나는 바와 같이 기입독출제어회로어레이(RWCAS0)에 있어서 기입독출 제어회로(RWC1)에 데이터선쌍(DR02, DW02) 및 (DR12, DW12) 기입제어회로(RWC2)에 데이터선쌍(DR03, DW03) 및 (DR13, DW13)과 같이 기입독출제어회로(RWC)를 2조의 데이터선쌍으로 각각 접속하여도 용이하다. 이것에 따라서 예를들면 블록(BLKQQ1)에 있어서의 더미셀어레이(DMCAS)와 같이 더미셀(DMC1)에 독출 데이터선(DR11) 더미셀(DMC2)에 독출데이터선(DR14) 더미셀(DMC3)에 독출데이터선(DR15)과 같이 더미셀(DMC)이 2개의 독출데이터선으로 하나의 비율로 접속된다. 이와 같은 메모리셀 어레이구성으로 하는 것에 의해서도 도 16에 나타난 메모리셀 어레이 구성과 동일한 효과가 구해진다.

또한, 지금까지는 프리챠지전위가 VDD/2의 경우에 대해서 설명하였지만 프리챠지전위는 이것에 한정되는 것은 아니다.

예를 들면, 전원전압(VDD)가 1V이하와 같은 저전압의 경우 프리챠지전위를 전원전압(VDD)으로 하여도 용이하다. 이 경우 프리챠지이네이블신호(EQ), 스위치제어선(RWL) 독출제어회로(φR)를 승강전위(VDH)로 구동하면 근접하는 2개의 독출 데이터선을 전원전압(VDD)에 프리챠지가능하고 충분한 크기의 온전류를 독출NMOS트랜지스터(QR)에 흐르는 것이 가능하다. 따라서 충분한 크기의 독출신호 Δ(V0(T)), Δ(V1(T))를 구하는 것이 가능하다.

<실시예 5>

본 실시예에서는 지금까지의 실시예에 나타낸 메모리셀 어레이구성에 적용하는 메모리셀 및 더미셀의 별도의 구성예를 설명한다.

도 19는 잘알려진 3트랜지스터로 구성되는 메모리셀의 기입트랜지스터에 도 3에 나타낸 기입트랜지스터(QW)를 적용한 용량결합형 3트랜지스터셀(이하에서는 메모리셀(MCS)로 표기)의 구성을 나타내고 있다.

도 3에 나타낸 메모리셀(MC)과 다른 점은 선택NMOS트랜지스터(QS)가 추가되어 있는 것이다. 선택NMOS트랜지스터(QS)의 드레인소스간의 전류경로는 독출데이터선(DR)과 독출NMOS트랜지스터(QR)의 드레인(또는 소스)과의 사이의 전류경로에 삽입되어 있고, 선택NMOS트랜지스터(QS)의 게이트에는 선택워드선(WS)이 접속되어 있다. 이와 같은 구성에서는 도 3에서 설명되어 있는 바와 같이 트랜지스터(QR, QW)가 종형의 적층구조로 되어 있으므로 종래보다도 셀면적이 작은 3트랜지스터메모리셀을 실현가능하다.

다음으로 상기 메모리셀 MCS의 기억정보를 분별할 때 이용되는 더미셀의 구성예를 설명한다.

도 20은 도 5에 나타낸 더미셀(DC)을 이용한 구성의 더미셀(DCS)을 나타내고 있다. 더미셀(DC)과 다른 점은 선택NMOS트랜지스터(DQS1)가 추가되어 있는 것이다. 선택NMOS트랜지스터(DQS1)는 메모리셀(MCS)에 있어서의 선택NMOS트랜지스터(QS)와 동일한 것이다. 선택NMOS트랜지스터(DQS1)의 드레인 소스간의 경로는 독출데이터선(DR)과 독출NMOS트랜지스터(DQR1)의 드레인(또는 소스)과의 사이의 전류경로에 삽입되어 있고 선택NMOS트랜지스터(DQS1)의 게이트에는 더미선택워드선(DQS)이 접속되어 있다.

또한, 도 21에는 도 11에 나타난 더미셀(DCL)을 응용한 구성의 더미셀(DCLS)을 나타내고 있다. 더미셀(DCL)과 다른 점은 선택NMOS 트랜지스터(DQS1)가 추가되 어 있는 것이다. 선택NMOS트랜지스터(DQS1)은 메모리셀(MCS)에 있어서의 선택NMOS트랜지스터(QS)와 동일한 것이다. 선택NMOS트랜지스터(DQS1)의 드레인 소스간의 전류경로는 독출데이터선(DR)과 독출NMOS 트랜지스터(DQR)의 드레인(또는 소스)과의 사이의 전류경로에 삽입되어 있고, 선택NMOS트랜지스터(DQS1)의 게이트에는 더미선택워드선(DWS)이 접속되어 있다.

이하에서는 메모리셀(MCS)과 더미셀(DCS, DCLS)의 동작파형에 대해서 도 10에서 설명한 동작에 대해서 설명한다. 도 22는 선택워드선(WS) 및 더미선택워드선(DWS) 워드선(WL) 및 더미워드선(DWL) 정보 "1" 또는 "0"을 보유유지하고 있는 메모리셀(MCS)의 기억노이드(N) 상기 메모리셀(MCS)가 접속되어 있는 독출하는 독출선(DR)의 동작파형을 각각 나타내고 있다. 여기에서는 독출하는 독출선(DR)의 동작파형과 함께 참조전압(VREF(T))가 발생되는 독출데이터선의 동작파형이 점선으로 나타나고 있다. 더미셀(DCS, DCLS)에 있어서의 기억노이드(DN1, DN2, DNL)의 동작파형은 실시예 1과 실시예 2에서 기술한 바와 같이 정보 "1"을 유지하고 있는 기억노이드(N)와 동일하다.

본 동작이 도 10에 나타난 동작과 다른 점은 워드선(WL) 및 더미워드선(DWL)의 전위가 대기전위(VLB)와 기입전위(VW)의 2치로 구동되는 것이다. 대기전위(VLB)는 기입트랜지스터(QW)의 한계치전압(VTW)보다도 저전위이면 동시에 정보 "1"을 유지하고 있는 기억노이드(N)의 전위(VNBS)(H))가 독출NMOS트랜지스터(QR)의 한계치전위(VRT)보다도 높게 정보 "0"을 유지하고 있는 기억노이드(N)의 전위(VNBS(L))가 독출NMOS트랜지스터(QR)의 한계치전위(VTT)보다도 낮아지 도록 설정된다.

우선 독출동작에 대해서 설명한다.

대기전위(VSB)로 되어 있는 선택워드선(WS) 및 더미선택워드선(DWS)이 선택NMOS트랜지스터(QS, DQS1)의 한계치전위(VTS)보다도 높은 선택전위(VRS)로 구동되어 선택NMOS트랜지스터(QS, DQS1)가 도전된다. 이 때 정보 "1"을 유지하고 있는 메모리셀 MCS와 더미셀(DCS, DCLS)은 독출NMOS트랜지스터(QR, DQR1, DQR2 및 DQRL)가 도전하고 있으므로 독출 데이터선(DR)을 접지전위(VSS) 방향으로 하여 방전하고 도 4에 나타난 바와 같은 독출신호(V1(T))와 VREF(T)를 각각 발생한다.

한편 정보 "0"을 유지하고 있는 메모리셀 MCS가 접속된 독출데이터선(DR)은 독출NMOS트랜지스터(QR)가 오프상태이므로 프리챠지전위 VDD/2로 유지된다. 즉 독출신호(V0(T))은 프리챠지 전위 VDD/2이다. 이상에 의해 기억정보에 따라서 플러스 마이너스의 미소신호가 발생되므로 이들은 도 10에서 나타낸 동작과 동일하게 센스앰프로 증폭하여 정보를 분별하는 것이 가능하다.

다음으로 재기입동작에 대해서 설명한다.

우선 선택전위(VRSW)로 되어 있는 선택워드선(WS) 및 더미선택워드선(DWS)을 대기전위(VSB)로 구동하여 선택NMOS트랜지스터(QS, DQS1)를 오프상태로 한다.

다음으로 대기전위(VLB)로 되어 있는 워드선(WL)과 더미워드선(DWL)을 기입전위(VW)로 구동하여 기입트랜지스터(QW, DQW1, DQWL)을 도전시켜 기억노이드(N, DN1, DN2, DNL)를 원래의 기억정보에 따른 전위로 구동한다.

지금까지는 도 19와 도 20에 나타난 더미셀(DCS, DCLS)을 이용한 동작에 대 해서 설명하였지만 더미셀구성을 이것에 한정하는 것은 아니다. 이하 다른 3개의 구성예에 대해서 설명한다.

도 23은 도 20에 나타난 더미셀(DCS)에 선택NMOS트랜지스터(DQS2)가 추가된 구성의 더미셀(DCSS1)을 나타내고 있다. 선택NMOS트랜지스터(DQS2)는 메모리셀(MCS)에 있어서의 선택NMOS트랜지스터(QS)와 동일한 것이다. 선택NMOS트랜지스터(DQS2)의 드레인소스간의 전류경로는 독출NMOS트랜지스터(DQR2)의 드레인(또는 소스)과 접지전위와의 사이의 전류경로에 삽입되고, 선택NMOS트랜지스터(DQS2)의 게이트에는 더미선택워드선(DWS)이 접속되어 있다.

도 24는 도 23에 나타난 더미셀(DCSS1)에 있어서의 접속을 변형한 구성의 더미셀(DCSS2)을 나타내고 있다. 선택NMOS트랜지스터(DQS2)의 드레인소스간의 전류경로는 독출NMOS트랜지스터(DQR1)의 드레인(또는 소스)과 독출NMOS트랜지스터(DQR2)의 드레인(또는 소스)과의 사이의 전류경로에 삽입되어 있다.

이상의 2개의 구성예에서는 선택NMOS트랜지스터(DQS2)를 추가한 것에 의해, 선택NMOS트랜지스터의 채널길이의 합계가 메모리셀(MCS)에 있어서의 선택NMOS트랜지스터(QS)의 채널길이의 2배가 되고, 독출NMOS트랜지스터(DQR1, DQR2)의 드레인 소스간에 흐르는 온 전류에 미치는 선택NMOS트랜지스터의 영향을 완화할 수 있다. 또한 메모리셀(MCS)에 발행한 가공분포가 동일한 비율로 더미셀(DCSS1, DCSS2)에 재현되기 때문에 정밀도 좋은 참조전압(VREF(T))를 발생할 수 있다.

도 25는 도 21에 나타난 더미셀(DCLS)의 변형예이고 선택NMOS트랜지스터(DQSL)을 이용한 구성의 더미셀(DCLSL)을 나타내고 있다. 선택NMOS트랜 지스터(DQSL)의 채널길이는 도 19에 나타난 메모리셀(MCS)에 있어서의 선택NMOS트랜지스터(QS2)의 2배로 설정한다. 이것에 의해 독출NMOS트랜지스터(DQRL)의 드레인 소스간에 흐르는 온 전류에 미치는 선택NMOS트랜지스터의 영향을 완화할 수 있어 정밀도 있는 참조전압(VREF(T))를 발생할 수 있다. 또한 도 23에 나타난 더미셀(DCSS1) 및 도 24에 나타난 더미셀(DCSS2)에 비하여 두개의 선택NMOS트랜지스터를 접속하는 영여기 삭제되어 있으므로 더미셀 면적을 억제할 수 있다.

<실시예 6>

본 실시예에서는 메모리셀 어레이의 또다른 구성예와 동작을 설명한다.

도 26은 본 실시예에 의한 블록(BLK41, BLKR2)과 기입독출제어회로어레이(RWCA)를 나타내고 있다. 동도에서는 생략하고 있지만 또한 종방향으로 기입독출제어회로 어레이 및 블록이 복수로 배치되어 있는 것으로 한다. 본 실시예에 의한 블록(BLKR)은 지금까지의 실시예와 동일하도록 n × m비트의 메모리셀 어레이를 구비한다.

도 16에 나타난 메모리셀 어레이와 비교하였을 때 본 실시예의 구성에서 다른 점은 예를들면, 데이터선쌍(DR11, DW11)과 (DR12, DW12)와 같이 독출데이터선 접속스위치(QSW)로 독출데이터선을 단축격납하는 것이 가능한 근접하는 2조의 데이선쌍의 각각이 동일한 기입독출제어회로어레이에 있어서의, 2개의 기입독출제어회로(RWC)에 각각 접속하고 있는 경우가 있다. 따라서, 동도의 기입독출제어회로어레이(RWCA)는 m개(m은 우수)의 기입독출제어회로(RWC)로 구성되어 있다.

본 실시예의 동작은 실시예 4의 도 16 및 도 18에서 나타낸 것과 기본적으로 동일하고 메모리셀(DC)과 동일한 구성의더미셀(DMC)를 이용하여 데이터선길이를 2배로 한 독출데이터선을 구동하여 도 4에 나타난 바와 같은 참조전압(VREF(T))을 발생할 수 있다.

이하에서는 실시예 4의 설명에서 이용한 가정을 적용하고 기입독출제어회로어레이(RWCA)에 있어서의 기입독출 제어회로(RWCQ, RWC2)에 주목한다. 참조전압을 발생하기 위하여 더미워드선(DWL1)이 기입독출(VR)로 구동되어 더미셀9DMC1)이 활성화되면, 그 독출NMOS트랜지스터는 NMOS트랜지스터(QSW)와 기입독출제어회로(RWC1, RWC2)내의 데이터선 제어회로(DSW1)에 있어서의 NMOS트랜지스터(MNR)의 각각에 의해 단축격납된 독출데이터선(DR11, DR12) 데이터선9DLT1, DLT2)을 구동한다. 따라서 참조전압(VREF(T))은

VREF(T) = VDD/2-(IDS × T)/[β ×(CDR + CDL)]

로 표기하는 것이 가능 하다.

여기에서 독출 데이터선(DR21, DR22)을 접속하기 위하여 발행되는 배선용량을 고려하면 β는 대략2이다. 이 참조전압은 기입독출제어회로(RWC1, RWC2)에 입력되고 독출데이터선9DR21, DR22)의 각각에 접속된 2비트의 메모리셀의 기억정보의 독출에 이용된다.

이와 같은 구성과 동작에서 다음의 두개의 효과가 구해진다.

제 1로 실시예 4의 식(2)과 비교한 경우 본 실시예의 식(5)에서는 독출데이터선(DR)과 데이터선(DLT)의 각각의 2배로 하고 있기 때문에 보다 정확하게 참조전 압을 발생하는 것이 가능하다.

제 2로 실시예 4에서는 1비트의 기억정보를 독출하기 위하여 2개의 독출데이터선을 구동하여 참조전압을 발생하였다. 한편, 본 실시예에서는 2개의 독출데이터선을 구동하여 발생된 참조전압을 2비트의 독출동작에 사용하므로, 참조전압을 발생하기 위하여 소비전류를 반감할 수 있다.

도 26의 더미셀어레이(DMCA)에서는 블록(BLKR1)에 있어서의 더미셀(DMC1, DMC2, DMC3, DMC4)을 독출데이터선(DR11, DR13, DR15, DR17)에 접속하도록 2개의 독출 데이터선으로 한개의 비율로 더미셀을 배치하고 있다. 그러나, 더미셀의 배치는 이것에 한정하는 것은 아니고 다양한 배치가 가능 하다. 예를들면, 더미셀(DMC1, DMC2, DMC3, DMC4)를 독출데이터선(DR12, DR13, DR16, DR17)에 접속하도록 2개의 더미셀을 근접시켜 배치하는 것도 가능하다. 이 경우에서도 상기 기술한 것과 동일한 효과가 구해진다.

지금까지는 예를들면 블록(BLKR1)에 있어서의 데이터선쌍(DR, DW)의 각각이 블록(BLKR1)의 한측에 배치된 기입독출제어회로(RWC1, RWC2,..., RWCM)에 접속되는 메모리셀 어레이 구성을 나타내었다. 그러나, 메모리셀 어레이 구성은 이것에 한정하는 것은 아니고 다양한 구성이 가능하다. 예를 들면, 도 27에 나타난 바와 같이 블록(BLKRR1)의 양측에 기입독출제어회로어레이(RWCAS0, RWCAT1)를 배치하고 기입독출제어회로어레이(RWCAS0)에 있어서의, 기입독출제어회로(RWC1)에 데이터선쌍(DR03, DW03) 및 (DR13, DW13) 기입독출제어회로(RWC2)에 데이터쌍(DR04, DW04) 및 (DR14, DW14)을 각각 접속하고 기입독출제어회로 어레이(RWCAT1)에 있어서의 기 입독출제어회로(RWC1)에 데이터선쌍(DR11, DW11) 및 (DR21, DW22) 기입독출제어회로(RWC2)에 데이터선쌍(DR12, DW12) 및 (DR22, DW22)을 각각 접속하도록접속하여도 용이하다.

상기에 따라서 블록(BLKRR1)은 메모리셀어레이(MCA1, MCA2, ..., MCAN)의 양단에 더미셀어레이(DMCAS, DMCAT)를 구비하고 더미셀어레이(DMCAS)에 있어서의 더미셀(DMC1)에 독출데이터선(DR13) 더미셀어레이(DMCAT)에 있어서의 더미셀(DMC1)에 독출데이터선(DR11)을 각각 접속하는 구성으로 한다. 여기에서도 더미셀의 배치는 이것에 한정하는 것은 아니고, 상기 기술한 바와 같이 2개의 독출데이터선에 한개의 비율로 배치하도록 이루어지면 다양한 배치가 가능하다. 예를 들면, 더미셀어레이(DMCAT)에 있어서의 더미셀(DMC1)을 독출데이터선(DR12)에 접속하도록 배치하여도 용이하다.

또한, 동도에서는 더미셀어레이(DMCAS, DMCAT)의 양단에 독출데이터선 접속스위치(QSWT, QSWAS)가 배치되고, 독출데이터선 접속스위치 어레이(QSWAT)에 있어서의 NMOS트랜지스터의 소스 및 드레인에 독출데이터선쌍(DR11, DR12)이 독출데이터선 접속스위치 어레이(QSWAS)에 있어서의, NMOS트랜지스터의 소스 및 드레인에 독출 데이터선쌍(DR13, DR14)가 각각 접속된 구성이 개시되어 있다. 독출데이터선 접속스위치어레이(QSWA)는 그 배치가 한정되는 것이 아니므로, 도 26과 같이 한개도 용이하지만 도 27과 같은 배치로 하는 것에 의해 메모리셀 어레이의 대칭성이 유지되어 가공 및 설계가 용이하게 된다. 이와 같이 도 27의 메모리셀 어레이 구성에서는 기입독출제어회로어레이(RWCAS0, RWCAT1, RWCAS1)의 각각에 있어서 4개의 독출데이터선에 2개의 비율로 기입독출제어회로(RWC)가 배치되므로, 레이아웃이 용이해지고 기입독출 제어회로어레이(RWCA)의 레이아웃면적 증가를 억제하는 효과가 있다.

<실시예 7>

본 실시예에서는 지금까지와 다른 독출MOS트랜지스터 동작특성을 가정하여 그 경우에 적합한 메모리셀어레이의 구서예와 동작을 설명한다.

첫번째로 기입독출NMOS트랜지스터에 있어서의 한계치전압의 분포가 크고, 워드선(WL)이 독출전위(VR)로 구동될때 기억정보 "0"을 유지하고 있는 메모리셀에 있어서의 기억노이드전위(VNR(L))이 독출NMOS트랜지스터(QR)의 한계치전압(VRT)보다 고전위가 되어 독출NMOS트랜지스터(QR)가 도전하는 것으로 가정한다. 이 경우 기억정보 "0"을 유지하고 있는 메모리셀이 접속되어 있는 독출데이터선은 도 28에 나타나는 바와 같이 프리챠지전압에서 서서히 방전되어 전위가 내려간다. 이와 같은 메모리셀 특성에 대해서 지금까지의 실시예에 의한 참조전압 발생방법을 적용하면 기억정보 "1"을 독출하는 경우의 신호량보다도 기억정보 "0"의 독출시의 신호량이 감소하게 된다.

상기로 본 실시예의 목적은 어느 쪽의 기억정보를 독출하는 경우에 있어서도 상호 비등한 신호량이 구해지도록 기억정보에 따른 독출데이터선전위(V1(T), V0(T))의 중간전위로 참조전압(VREF(T))을 발생하게 되는 것이다. 도 29는 본 실시예에 의한 블록(BLKP1, BLKP2)과 기입독출제어회로어레이(RWCA)를 나타내고 있다. 블록(BLKP)은 지금가지의 실시예와 동일한도록 n × m비트의 메모리셀어레 이를 구비한다.

도 26에 나타난 메모리셀어레이와 비교한 경우, 본 실시예의 구성과 다른 점은 블록(BLK)의 각각은 더미셀 어레이(DMCA)를 대신하여 더미셀쌍 어레이(DMPCA)를 구비하는 것이다. 더미셀쌍어레이(DMPCA)는 s개의 더미셀쌍(DMCP1, CMCP2,..., DMCPS)을 구비한다. 더미셀쌍(CMCP)의 각각은 도 3에 나타난 메모리셀(MC)과 동일한 구성의 더미셀(DMC1, DMC2)로 구성된다. 이들의 더미셀쌍은 예를 들면, 블록(BLKP1)에 있어서의, 더미셀쌍(DMCP1)이 독출데이터선쌍(DR11, DR12) 더미셀쌍(DMCP2)이 독출데이터선쌍(DR13, DR14)에 각각 접속되도록 2조의 독출 데이터선쌍으로 배치된다. 따라서 실수(m, s)는 m=2s의 관계이다.

더미셀쌍(DMCP)을 구성하는 더미셀(DMC1, DMC2)의 각각은 예를 들면, 블록(BLKP2)에 있어서의 더미셀쌍(DMCP1)에 있어서 독출데이터선(DR21, DR22)에 각각 접속된다. 더미셀(DMC1, DMC2)의 전원급전선으로 입력되는 전위는 각각 다르다. 이들의 접속을 설명하기 위하여, 본 실시예에 의한 메모리셀어레이 구성에 있어서의 블록(BLKP2)의 주요부를 도 30에 나타낸다.

더미셀(DMC1)에 있어서의 기입트랜지스터(DQW)의 소스에는 전원급전선을 매개하여, 전원전압(VDD)이 더미셀(DMC2)의 기입트랜지스터(DQW)의 소스에는 전원급전선을 매개하여 접지전위(VSS)가 각각 입력되어 있다. 더미셀(DMC1, DMC2)의 각각에 있어서의 독출NMOS트랜지스터와 기입트랜지스터(QW)의 게이트는 동일한 더미워드선(DWL)에 접속되어 있다.

도 31은 도 29에 나타난 메모리셀어레이구성에 있어서의 블록(BLKP2)의 레이 아웃의 일부를 나타낸다. 동도에서는 종방향으로 2조의 데이터선쌍(DR21, DW21), (DR22, DW22) 횡방향으로 워드선(WL2(N-3) ~ WL2N) 및 더미워드선(DWL2)이 각각 나타나고 있다. 또한, 데이터선쌍(DR, DW)와 워드선(WL)의 교점에는 기억노이드(N)가 형성되어 있고 동도에서는 기억노이드(N2(N-3)2, N2(N-2)2, N2(N-1)2, N2N2)가 대표로 나타나고 있다. 동일하게, 독출 데이터선(D21, DR22)과 더미워드선(DWL2)과의 교점에는 기억노이드(DN211, DN212)이 각각 형성되어 있고, 동도에서는 기억노이드(DN212)가 대표로 나타나고 있다. 또한, 일점쇄선으로 포위된 메모리셀(MCN2)과 더미셀쌍(DMCP1)을 형성하는 2점쇄선으로 포위된 더미셀(DMC1, DMC2)이 나타나고 있다.

본 실시예에 의한 레이아웃에서는 도 7에 나타난 레이아웃과 비교한 경우, 더미셀(DMC2)에 주목하면 다른 점 2개가 있다.

제 1로 더미셀(DMC)이 메모리셀(MC)과 동일한 구성이기 때문에 면적이 절반이 되고 두개의 독출NMOS트랜지스터를 직렬접속한 n⁺SI확산층(도 9에 있어서의 DS4)이 제거되는 것이다.

제 2로 더미셀(DMC2)에 접지전위(VSS)를 입력하기 위하여 기입데이터선 컨택트(DWCNTS)을 배치하고 있는 것이다.

이 입체구조는 도 32에 나타난 도 31에 있어서의 A-A선에 따른 단면의 개략도에서 이해될 수 있다. 즉, 기입데이터선 컨택트(DWCNTS)는 접지전위(VSS)가 급전된 n⁺SI확산층(DS5)과 더미셀(DMC2)의 전원급전선(DWS)에 접하도록 형성된다.

이상의 구성에서 본실시예에 의한 더미셀상(DMCP)의 한쪽 더미셀(여기에서는 DMC1)에는 기억정보 "1"을 다른쪽의 더미셀(여기에서는 DMC2)에는 기억정보 "0"을 기입하는 것이 가능하다.

본 실시예의 동 작은 실시예 6의 도 26에서 기술한 것과 기본적으로 동일하고 데이터선 길이를 2배로 한 독출데이터선상에 도 28에 나타난 바와 같은 참조전압(VREF(T))을 발생한다. 그러나 더미셀쌍(DMCP)을 이용하여 2배의 길이의 독출데이터선을 구동하는 점이 다르다.

이하에서는 본 실시예 4의 설명에서 이용한 가정을 적용하고 블록(BLKP2)에 있어서의 메모리셀(MCN1, MCN2)은 기억정보 "1", "0"을 각각 보유유지하고 있는 것으로 한다. 또한, 기억정보 "1"을 보유유지하고 있는 셀이 선택될 때 독출NMOS트랜지스터(QR)에 흐르는 전류를 소스 드레인간 전압의존성이 매우 작다고 가정하여 IDS(1) 로 한다. 또한, 기억정보 "0"을 유지하고 있는 셀이 선택될 때의 독출NMOS트랜지스터(QR)에 흐르는 전류를 IDS(0)로 한다. 이들의 가정에 의거하여 기입독출제어회로어레이(RWCA)에 있어서의 기입독출제어회로(RWC1, RWC2)에 주목하여 참조전압발생기구를 설명한다.

우선 워드선(WL2N)이 독출전위(VR)에 구동되어 기억정보 "1"을 보유유지하고 있는 메모리셀(MCN1)이 활성화되면 독출데이터선(DR21)의 전위는,

VDR21(T) = VDLB1(T)

= VDD/2-[IDS(1) × T]/[CDR + CDL]

로 표기하는 것이 가능하다.

또한, 기억정보 "0"을 보유유지하고 있는 메모리셀(MCN2)이 활성화되므로 독출데이터선(DR22)의 전위는,

VDR22(T) = VDLB2(T)

= VDD/2-[IDS(0) × T]/[CDR + CDL]

로 표기하는 것이 가능하다.

또한, 더미워드선(DWL1)이 독출전위(VR)로 구동되어 기억정보 "1"과 "0"을 유지한 더미셀쌍(DMCP1)이 활성화되면 NMOS트랜지스터(QSW)와 기입독출제어회로(RWC1, RWC2)내의 데이터선 제어회로(DWW1)에 있어서의 NMOS트랜 지스터(MNR)의 각각에 의해 단축격납된 독출데이터선(DR11, DR12)과 데이터선(DLT1, DLT2)이 구동된다. 이때 데이터선(DL11, DL12)의 전위는,

VTREF(T) = VDR11(T) = VDLT1(T)

= VDR12(T) = VDLT2(T)

= VDD/2-[(IDS(1) + IDS(0) ×T]/[

×(CDR +CDL)]

= VDD/2-[{(IDS(1) + IDS(0))/

}×T]/(CDR+CDL)

로 표기하는 것이 가능 하다.

여기에서

는 독출 데이터선(D11, DR12)을 접속하기 위하여 발생하는 배선 용량을 고려한 것이고 대략 2이다.

따라서, 독출데이터선(D11, DR12)의 각각은 IDS(1), IDS(0)의 거의 평균전류로 방전되는 경우가 된다. 여기에서 얻은 참조전압(VFER(T)은 기입독출제어회로(RWC1, RWC22)에 입력되고 독출데이터선(DR21, DR22)의 각각에 접속된 2비트의메모리셀의 기억정보의 독출에 이용된다.

를 2로 가정한 경우 기억정보 "1"을 독출할 때 신호량은 식 (6), (7)에 의해

Δ(V1(T)) = VDR21(T) - VREF(T)

= -[{IDS(1) - IDS(0)} ×T}/[2 ×(CDR + CDL)]

으로 표기하는 것이 가능 하다.

한편 기억정보 "0"을 독출시에는 신호량은 식(6), (8)에 의해

Δ(V0(T)) = VDR22(T) - VREF(T)

= -[{IDS(1) - IDS(0)} ×T}/[2 ×(CDR + CDL)]

으로 표기하는 것이 가능하다.

이상에서 기술한 본 실시예와 구성에서 기억정보 "0"을 보유유지하고 있는 메모리셀에 있어서, 독출NMOS트랜지스터가 도전하는 경우에 있어서도 기억정보 "1", "0"을 유지한 더미셀쌍(DMCP)을 이용하는 것에 의해 도 28에 나타난 바와 같 이 기억정보에 따라서, 독출데이터선에 발생하는 전위의 대략중간전위에 참조전압(VREF(T))을 발생하는 것이 가능하고 플러스 마이너스의 독출신호가 구해진다.

도 29에 나타난 더미셀쌍어레이(DMCPA)에서는 블록(BLKP1)에 있어서, 기억정보 "1"을 유지하고 있는 더미셀(DMC1)을 독출 데이터선(DR11, DR13, DR15, DR17)로 기억정보 "0"을 유지하고 있는 더미셀(DMC2)을 독출데이터선(DR12, DR14, DR16, DR18)에 각각 접속하도록 더미셀(DMC1, DMC2)이 교대로 배치되어 있다.

그러나, 더미셀의 배치는 이것에 한정되는 것은 아니고 예를 들면, 더미셀(DMC1, CMD2, CMD3, DMC4)을 독출데이터선(DR12, DR13, DR16, DR17)에 접속하는 바와 같이 기억정보 "1"을 유지하고 있는 더미셀(DMC1)을 독출 데이터선(DR12, DR13, DR16, DR17)에 기억정보 "0"을 유지하고 있는 더미셀(DMC2)을 독출데이터선(DR11, DR14,DR15, DR18)에 각각 접속하도록 동일한 기억데이터를 유지하고 있는 더미셀을 2개 근접하게 배치하는 것도 가능하다. 이 경우에도 상기 기술한 것과 동일한 효과가 구해진다.

지금까지는 예를들면 블록(BLKP1)에 있어서의, 데이터선쌍(DR, DW)의 각각이 블록(BLKP1)의 한측에 배치된 기입독출제어회로(RWC1, RWC2, ..., RWCM)에 접속되는 메모리셀 어레이 구성을 나타내었다. 그러나, 메모리셀 어레이 구성은 여기에 한정되는 것은 아니고 다양한 구성이 가능하다. 예를 들면, 도 33에 나타나는 바와 같이블록(BLKPP1)의 양측에 기입독출제어회로 어레이(RWCAS0, RWCAT1)를 배치하고 기입독출제어회로 어레이(RWCAS0)에 있어서의, 기입독출제어회로(RWC1)에 데이 터선쌍(DR03, DW03),(DR13, DW13)을 기입독출제어회로(RWC2)에 데이터선쌍(DR04, DW04)(DR14, DW14)를 각각 접속하고, 기입독출제어회로어레이(RWCAT1)에 있어서의 기입독출제어회로(RWC1)에 데이터선쌍(DR11, DW11)(DR21, DW21)을 기입독출제어회로(RWC2)에 데이터선쌍(DR12, DW12),(DR22, DW22)을 각각 접속하도록 접속하여도 용이하다.

이것에 따라서, 블록(BLKPP1)은 메모리셀어레이(MCA1, MCA2, ..., MCAN)의 양단에 더미셀쌍 어레이(DMCPAS, DMCPAT)를 구비하고 더미셀쌍 어레이(DMCPAS)에 있어서 더미셀쌍(DMCP1)에 독출데이터선쌍(DR13, DR14)을 더미셀쌍어레이(DMCPAT)에 있어서의 더미셀(DMCP1)에 독출데이터선쌍(DR11, DR12)을 각각 접속하는 구성으로 한다.

도 33에서는 일례로서 기억정보(1)를 유지하고 있는 더미셀(DMC1)을 독출데이터선(DR11, DR13, DR15, DR17)에 기억정보 "0"을 유지하고 있는, 더미셀(DMC2)를 독출데이터선(DR12, DR14, DR16, DR18)에 각각 접속하도록 더미셀(DMC1, DMC2)가 교대로 배치되는 예를 나타내었다. 그러나, 더미셀의 배치는 여기에 한정되는 것은 아니고, 상기 기술한 바와 같이 예를 들면, 더미셀(DMC1, DMC2, DMC3, DMC4)을 독출데이터선(DR12, DR13, DR16, DR17)에 접속하도록 기억정보 "1"을 유지하고 있는 더미셀(DMC1)을 독출데이터선(DR12, DR13, DR16, DR17)에 기억정보 "0"을 유지하고 있는, 더미셀(DMC2)을 독출데이터선(DR11, DR14, DR15, DR18)에 각각 접속하도록 근접하는 독출데이터선쌍으로 동일한 기억데이터를 유지하고 있는 더미셀을 접속하도록 배치도 가능하다. 이 경우에서도 상기 기술한 것과 동일한 효과가 구 해진다.

또한, 도 33에서는 더미셀쌍어레이(DMCPS, DMCPAT)의 양단에 독출데이터선 접속스위치어레이(QSWAT, QSWAS)가 배치되고, 독출데이터선 접속스위치어레이(QSWAT)에 있어서의, NMOS트랜지스터의 소스 및 드레인에 독출데이터선쌍(DR11, DR12)이 독출데이터선 접속스위치어레이(QSWAS)에 있어서의 NMOS트랜지스터의 소스 및 드레인에 독출데이터선쌍(DR13, DR14)이 각각 접속된 구성이 나타나고 있다. 독출데이터선 접속스위치어레이(QSWA)는 그 배치가 한정되지 않으므로 도 29와 같이 한개라도 좋지만, 도 33과 같은 배치로 하는 것으로 메모리셀 어레이의 대칭성이 유지되어 가공 및 설계가 용이하게 된다. 이와 같이 도 33의 메모리셀 어레이구성에서는 기입독출 제어회로어레이(RWCAS0, RWCAT1, RWCAS2)의 각각에 있어서 4개의 독출데이터선에 2개의 비율로 기입독출제어회로(RWC)가 배치되므로 레이아웃이 용이해지고 기입독출제어회로어레이(RWCA)의 레이아웃면적증가를 억제하는 효과가 있다.

본 실시예에서 설명한 더미셀쌍을 이용하여 참조전압을 발생하는 방법은 실시예 4의 도 16과 도 18에 나타난 메모리셀 어레이 구성에도 적용이가능하다. 즉 기억정보 "1"을 유지하고 있는 더미셀(DMC)이 접속되어 있지 않는 독출데이터선(DR)에 기억정보 "0"을 유지하고 이는 더미셀(DMC)이 접속되도록 배치하고 이들 두개의 더미셀을 동시에 구동하면 동일한 효과가 구해진다.

도 34는 그 일례를 나타내고 있다. 블록(BLKQSP1)에 주목할 때 도 16에 있어서의 블록(BLKQS1)과의 상이점은 더미셀어레이(DMCAS1, DMCAS2)와의 사이에 메모 리셀어레이(MCA1, MCA2, ..., MCAN) 및 독출데이터선 접속 스위치어레이(QSW)가 배치되어 있는 것이다. 더미셀 어레이(DMCAS1)을 구성하는 더미셀(DMC)의 각각은 도 16에 나타난 더미셀어레이(DMCAS)의 경우와 동일하도록 2개의 독출데이터선(DR)에 한개의 비율로 접속되도록 배치되어 있다. 그리고, 전원급전선에 전원전압(VDD)이 접속되어 있고 기억정보 "1"을 유지하고 있다.

한편, 더미셀어레이(DMCAS2)를 구성하는 더미셀(DMC)의 각각은 더미셀어레이(DMCAS1)를 구성하는 더미셀(DMC)이 접속되어 있지 않는 독출데이터선(DR)에 접속되도록 배치되어 있다. 기입독출제어회로(RWCAS0)와 독출데이터선 접속스위치어레이(QSWA)와의 사이에 더미셀어레이(DMCAS2)가 배치되어 있으므로, 기입데이터선과 분리된 전원급전선에 접지전위(VSS)를 접속할 수 있고 더미셀에 기억정보 "0"을 유지하고 있는 것이 가능하다. 이와 같이 배치된 더미셀의 각각을 더미워드선(DWL1)으로 구동하는 것에 의해 도 28에 나타난 바와 같은 참조전압을 발생하는 것이 가능 하다.

또한, 지금까지는 도 3에 나타난 바와 같은 메모리셀을 이용하여 설명해왔지만 도 19에 나타난 메모리셀을 적용하는 것도 가능하다.

<실시예 8>

본 실시예에서는 실시예 6의 도 26 및 도 27과 실시예 7의도 29 및 도 33에서 설명한 메모리셀 어레이에 이용하는 기입독출제어회로의 별도 구성예와 동작을 설명한다. 본 실시예의 특징은 메모리셀(MC) 및 더미셀(DMC)의 독출NMOS트랜지스터에 흐르는 전류를 전류미러회로로 수취하여 센스앰프의 입력단자에 있어서의 부 하용량을 충전하는 것에 의해 기억정보에 따른 데이터선 전위의 중간전위에 참조전압을 발생하는 것이다.

도 35는 본 실시예에 의한 기입독출제어회로(RWCC)를 나타내고 있다. 동도는 일례로서 도 29에 나타난 메모리셀 어레이구성에 있어서의 기입독출제어회로에 본 실시예의 기입독출제어회로를 적용한 경우를 가정하고 있고, 블록 BLKP1, BLKP2 의 사이에 기입독출제어회로어레이(RWCCA)가 배치되어 있는 것으로 한다. 이하에서는 데이터선쌍(DR11, DW11), (DR21, DW21)에 접속된 기입독출제어회로(RWCC1)에 주목하여 설명한다.

기입독출제어회로(RWCC1)는 전류미러회로(CM1, CM2)와 센스앰프(SAM) NMOS트랜지스터(MNW1, MNW2)와 프리챠지회로(PCEQP, PCEQN)으로 구성된다. 동도에서는 도 6에 나타난 바와 같은 데이터선 선택회로(YSW)가 간단함을 위하여 생략되어 있다. 기입독출제어회로(RWCC1)에 있어서 NMOS트랜지스터(MNW1)의 소스가 블록(BLKP1)의 기입데이터선(DW11)에 드레인이 데이터선(DL11)에 각각 접속된다. 동일하게 NMOS트랜지스터(MNW2)의 소스가 블록(BLKP2)의 기입데이터선(DW21)에 드레인이 데이터선(DL21)에 접속된다.

이하에서는 데이터선(DL1T, DL2T)을 한조로 하여 데이터선쌍(DL1T, DL1T)으로 표기한다. 그러나 t는 1, 2, 3, ..., m이다. NMOS트랜지스터(MNW1, MNW2)의 게이트에 접속된 기입제어신호(WE)가 도전하면 대응하는 기입데이터선쌍(DW1T, DW2T)이 데이터선쌍(DL1T, DL2T)에 각각 접속된다.

전류미러회로(CM1, CM2)는 PMOS트랜지스터(MP81, MP82)로 이루어지는 전류미 러회로이다. 독출제어신호(REB)가 접지전위(VSS)에 구동되면 PMOS트랜지스터(MP83, MP84)를 매개하여 전원전압(VDD)이 PMOS트랜지스터의 소스에 공급된다. 여기에서 PMOS트랜지스터(MP81, MP82)의 게이트수치는 동일한 것으로 한다. 또한, PMOS트랜지스터(MP83, MP84)의 게이트수치도 동일한 것으로 한다. 이렇게 하여 활성화 된 전류미러회로는, 예를 들면, 전류미러회로(CM1)에 있어서 PMOS트랜지스터(MP81)를 매개하여 독출데이터선(DR11)에 흐르는 전류와 동일한 값의 전류를 PMOS트랜지스터(MP82)를 매개하여 데이터선(DR11)에 흐르므로 메모리셀의 기억정보에 따른 전압레벨에 데이터선(DL11)이 충전된다. 동도에서는 독출제어신호(REB)가 전원전압(VDD)에 구동되어 전류미러회로(CM)가 오프상태가 될때 PMOS트랜지스터(MP81, MP82)를 매개하여, 독출 데이터선(DR11)과 데이터선(DR11)이 단축격납되지 않도록 PMOS트랜지스터(MP83, MP84)를 이용하여 PMOS트랜지스터(MP81, MP82)의 소스와 VDD전원과의 접속을 각각 제어하고 있다.

센스앰프(SAM)는 PMOS트랜지스터(MP91, MP92) 및 NMOS트랜지스터(MN91, MN92)로 이루어지는 플립플롭회로이다. 센스앰프기동신호(SDP)가 접지전위(VSS)로 구동되면 PMOS트랜지스터(MP93)를 매개하여 전원전압(VDD)이 PMOS트랜지스터(MP91, MP92)의 소스에 공급된다. 상기로 하여, 활성화 된 센스앰프(SAM)은 데이터선쌍(DL1T, DL2T)에 발생된 미소전위차를 증폭하는 것으로 메모리셀의 기억정보를 고속으로 분별하는 것이 가능하다. 후 기술하지만, 본 실시예에서는 데이터선쌍(DL1T, DL2T)을 접지전위(VSS)에 프리챠지하므로 대기시에 있어서의 NMOS트랜지스터(MN91, MN92)의 게이트소스간 전압(0V)이 된다. 따라서, NMOS 트랜지스터(MN91, MN92)는 오프상태가 되기 때문에 도 6에 나타난 센스앰프에 있어서의 NMOS트랜지스터(MN63)에 상당하는 NMOS트랜지스터를 생략할 수 있어, 센스앰프(SAM)의 면적을 저감할 수 있다.

프리챠지회로(PCENQ)는 NMOS트랜지스터(MN101, MN102, MN103)로 구성된다. 프리챠지이네이블신호(PC)가 전원전압(VDD)에 구동되면, 트랜지스터(MN71, MN72)를 매개하여 데이터선쌍(DL1T, DL2T)이 접지전위(VSS)에 구동된다. 또한, 트랜지스터(MN103)에 의해 데이터선쌍(DL1T, DL2T)를 동일한 전위가 되도록 제어할 수 있다.

프리챠지회로(PECQP)는 PMOS트랜지스터(MP101, MP102, MP103)로 구성된다. 프리챠지 이네이블신호(PCB)가 접지전위(VSS)에 구동되면, 독출데이터선쌍(DR1T, DR2T) 가 트랜지스터(MP71, MP72)를 매개하여 전원전압(VDD)에 구동된다. 또한, 트랜지스터(MP103)에 의해 데이터선쌍(DR1T, DR2T)를 동일한 전위가 되도록 제어하는 것도 가능하다.

도 35에는 미도시이지만, 센스앰프기동신호(SDP) 프리챠지이네이블신호(PC, PCB) 독출제어신호(REB) 기입제어신호(WE)는 어레제어회로에 의해 제어된다. 어레이제어회로는 기입독출제어회로열(RWCCA)를 선택제어하기 위한, 어드레스 입력신호단자 및 어드레스 디코더를 구비하여 입력된 어드레스 신호가 어드레스 디코더로 디코드되어 디코드 신호를 발생한다. 이 디코드신호에 의해 선택하는 메모리셀이 포함되는 데이터선쌍(DR, DW)을 지정하도록 센스앰프신호(SDP) 프리챠지신호(PC, PCB) 독출제어신호(REB) 및 기입제어신호(WE)가 각각 활성화된다.

도 36은 본 실시예의 메모리셀 어레이구성에 있어서의 독출동작을 나타내고 있다. 동도에서는 데이터선쌍(DL1T, DL2T)과 기입데이터선(DW)의 프리챠지전위를 접지전위(VSS)로 하고 있다. 이것은 PMOS트랜지스터구성의 전류미러회로(CM)를 이용하여 데이터선쌍(DL1T, DL2T)를 충전하여 독출신호를 발생하기 위한 것이다. 또한 독출데이터선(DR)의 프리챠지전위를 전원전압(VDD)으로 하고 있다. 이것은 메모리셀이 활성화된 직후로부터, 독출NMOS트랜지스터의 구동능력에 따른 전류를 전류미러로 수취하여 넘기도록 하기 때문이다. 그 외의 동작조건은 실시예 7과 동일한 것으로 하고, 블록(BLKP2)에 있어서의 메모리셀(MCN1, MCN2)는 기억정보 "1", "0"을 각각 유지하고 있는 것으로 한다.

또한, 기억정보 "1"을 유지하고 있는 셀이 선택될 때의 독출NMOS트랜지스터(QR)에 흐르는 전류를 소스 드레인간 전압의존성이 매우 작다고 가정하여 I(1)로 한다. 또한, 기억정보 "0"을 유지하고 있는 셀이 선택될 때의 독출NMOS트랜지스터(QR)에 흐르는 전류를 I(0)으로 한다.

이들의 가정에 의거하여 기입독출제어회로어레이(RWCA)에 있어서의 기입독출제어회로(RWC1, RWC2)에 주목하여 참조전압 발생기구를 설명한다.

우선 승강전압(VDH)로 되어 있는 제어신호(RWL2)를 접지전위(VSS)로 구동하여 NMOS트랜지스터(QSW1)를 오프상태로 하여, (DR21, DR22)을 차단한다. 한편 제어신호(RWL1)는 승강전압(VDH)으로 유지되므로, NMOS트랜지스터(QSW1)가 도전되어 독출데이터선쌍(DR11, DR12)은 단축격납된 상태를 유지한다. 따라서 데이터선길이가 2대 1의 독출데이터선이 형성된다.

다음으로 승강전위(VDH)로 되어 있는 기입제어신호(WE)를 접지전위(VSS)로 구동하여, 기입데이터선쌍(DW11, DW21), (DW12, DW22)와 데이터선쌍(DL11, DL21), (DL12, DL22)을 각각 차단하고 전원전압(VDD)로 되어 있는 프리챠지이네이블신호(PC)를 접지전위(VSS)로 구동하여, 프리챠지회로(PCEQN)을 정지한다. 여기에서 프리챠지이네이블신호(PCB)는 상호 보조 관계이므로, 접지전위(VSS)에서 전원전압(VDD)으로 계속 구동하여 프리챠지회로(PCEQP)를 정지한다.

또한, 전원전압(VDD)으로 되어 있는 독출제어신호(REB)를 접지전위(VSS)로 구동하여 전류미러회로를 활성화 시킨다. 그러나 이 상태에서는 독출데이터선(DR)이 전원전압(VDD)으로 프리챠지되어 있으므로, 전류미러회로(CM)에 있어서의 PMOS트랜지스터(MP81)는 도전되지 않고 전류미러회로(CM)에 전류는 흐르지 않는다.

다음으로 대기전위(-VB)로 되어 있는 더미워드선(DWL1) 및 워드선(WL2N)이 독출전위(VR)로 구동되면 블록(BLKP1)의 더미셀쌍(DMCP1)에 있어서의 더미셀(DMC1, DMC2)와 블록(BLKP2)에 있어서의 메모리셀(MCN1, MCN2)이 각각 활성화 된다. 여기에서 기억정보 "1"을 유지하고 있는 메모리셀(MCN1)이 접속된 독출데이터선(DR21)이 방전되어 전위가 저하하면, 전류미러회로에서 독출NMOS트랜지스터(QR)를 매개하여 접지전위로 전류가 흐른다. 이 전류는 십분의 시간이 경과하면 독출NMOS트랜지스터의 온저항에 따라서 일정값이 되지만, 상기 기술한 가정에 의거하여 I(1)로 한다.

데이터선(DL21)은 기입독출제어회로(RWCC1)의 전류미러회로( CM2)를 매개하 여 흐르는 전류에 의해 충전되므로 그 전위는,

VDL21(T) = [I(1) ×T]/CDL

로 표기하는 것이 가능하다.

동일하게 기억정보 "0"을 유지하고 있는 메모리셀(MC2N2)을 독출하는 것에 의해 데이터선(DL21)이 충전되고 그 전위는,

VDL22(T) = [I(1) ×T]/CDL

로 표기하는 것이 가능하다.

한편, NMOS트랜지스터(QSW1)로 단축격납된 독출데이터선(DR11, DR12)에서 더미셀쌍(DMCP1)의 독출트랜지스터(QR)를 매개하여 접지전위로 흐르는 전류는,

ISUM=I(1)+I(0)

으로 표기하는 것이 가능하다.

이 전류는 기입독출제어회로(RWCC1, RWCC2)에 있어서의 전류미러회로(CM1)내의 PMOS트랜지스터(MP83)에 각각 흐르는 전류의 합이다. 여기에서는 동일한 전류미러회로를 이용하고 있으므로 PMOS트랜지스터(MP84)의 각각에는 ISUM을 2분할 한 전류가 흐르고 데이터선(DL11, DL12)가 각각 충전된다. 따라서 데이터선(DL11, DL12)의 전위는,

VFEF(T) = VDL11

= VDL12

= [{I(1) + I(0)/2} ×T]/CDL

으로 표기하는 것이 가능하다.

이상에서 기억정보 "1"을 독출할 때의 신호량은 식(11), (14)에 의해,

Δ(V1(T)) = VDR21(T) - VREF(T)

= [(I(1) - I(0)) ×T]/(2 ×CDL)

으로 표기하는 것이 가능 하다.

한편 기억정보 "0"을 독출할 때의 신호량은 식(12), (14)에 의해

Δ(V0(T)) = VDR22(T) - VREF(T)

= [(I(1) - I(0)) ×T]/(2 ×CDL)

으로 표기하는 것이 가능하다. 따라서 데이터선쌍(DL11, DL21), (DL12, DL22)에 플러스 마이너스의 독출 신호가 전해진다.

다음으로 독출신호의 증폭동작과 재기입동작을 설명한다.

우선, 식(15), (16)에 나타난 미소한 독출신호가 매우 큰값(예를 들면 종래 DRAM에서는 약0.1V)가 되는 타이밍에서 접지전위(VSS)로 되어 있는 독출제어신호(REB)를 전원전압(VDD)에 구동한다. 전류미러회로가 오프상태가 되어 전원전압(VDD)의 공급이 정지되어 데이터선쌍으로 충전이 멈추므로 데이터선쌍은 식(11), (12)에 나타난 전위로 유지된다.

상기 후, 도 36에서는 독출전위(VR)으로 되어 잇는 더미워드선(DWL1)과 워드선(WL2N)을 대기위치(-VB)로 구동하여, 독출NMOS트랜지스터(QR)를 오프상태로 하고 있다. 따라서, 독출데이터선(DR)의 방전이 정지되어 소비전류를 억제할 수 있다.

상기 후, 전원전압(VDD)로 되어 있는 센스앰프기동신호(SDP)를 접지전위(VSS)로 구동하여 기입독출제어회로어레이(RWCCA)내의 기입독출제어회로(RWCC)에 있어서의 센스앰프(SAM)를 활성화하여 데이터선쌍(DL11, DL21), (DL12, DL22)에 발생한 독출신호를 증폭한다.

독출동작 후, 접지전위(VSS)로 되어 있는 기입제어신호(WE)를 승강전위(VDH)로 구동하여 NMOS트랜지스터(MNW1, MNW1)를 도전시켜 기입데이터선(DW11, DW21), (DW12, DW22)를 기억정보에 따른 전위로 구동한다.

또한, 대기전위(-VB)로 되어 있는 워드선(WL2N)과 더미워드선(DWL1)을 기입전위(VW)로 하여 기입트랜지스터(QW)를 도전시켜 메모리셀에 원래의 정보를 재기입한다.

기입 동작 후, 더미워드선(DWL1) 및 워드선(WL2N)을 대기전위(-VB)로 구동하고 센스앰프기동신호(SDP)를 전원전압(VDD)으로 구동하여 센스앰프(SAM)를 대기상태로 한다.

최후에 접지전위(VSS)로 되어 있는 스위치제어선(RWL2)을 승강전위(VDH)로 구동하여, 독출데이터선쌍(DR21, DR22)를 접속 한 후에 전원전압(VDD)으로 되어 있는 프리챠지이네이블신호(PCB)를 접지전위(VSS)로 접지전위(VSS)로 되어 있는 프리 챠지이네이블신호(PC)를 전원전압(VDD)로 구동하여 독출데이터선(DR)을 전원전압(VDD)에 데이터선쌍(DL1T, DL2T)과 기입데이터선(DW)을 접지전위(VSS)로 프리챠지하여 일련의 독출동작을 종료한다.

이상의 구성과 동작에서 본 실시예의 기입독출제어회로에서는 다음의 두개의 효과가 구해진다.

제 1 로 길이를 2배로 한 독출데이터선을 더미셀쌍을 이용하여 구동하여, 독출NMOS트랜지스터의 각각에 흐르는 미소전류를 두개의 전류미러회로로 수취하는 것에 의해 2값의 기억정보에 따른 구동전류의 평균전류로 2개의 데이터선(DL)(여기에서는 데이터선(DL11, DL12))을 각각 충전하는 것이 가능하고 기억정보에 따른 데이터선 전위의 중간전위에 참조전압을 발생하는 것이 가능하다.

제 2 로 전류미러회로를 매개하여 데이터선(DL)이 구동되므로 센스앰프(SAM)의 부하용량이 함께 CDL이 되고 센스앰프(SAM)는 확실하게 독출신호를 증폭하는 것이 가능하다. 또한 일반적인 독출데이터선(DR) 보다도 데이터선(DL)쪽이 배선용량이 작아 데이터선(DL)의 충전과 증폭시간을 단축격납할 수 있다.

지금까지는 데이터선쌍(DL1T, DL2T)을 증폭한 후에 대응하는 기입데이터선쌍(DW1T, DW2T)을 접속하여 각각을 센스앰프(SA)로 구동하는 동작을 예시하였다. 그러나, NMOS트랜지스터(MNW1, MNW2)를 각각 제거하고 데이터선쌍(DL1T, DL2T)와 대응하는 기입데이터선(DW1T, DW2T)을 단축격납하는 데 있어서 동시에 증폭 구동하여도 용이하다. 이 경우 NMOS트랜지스터(MNW1, MNW2)를 도전시키는 시간을 절약할 수 있어 재기입동작에 필요한 시간을 단축격납하는 것이 가능하다.

이상에서는 도 29에 나타난 메모리셀 어레이를 이용하여, 본 실시예를 설명해 왔다. 그러나, 본 실시를 다양한 형태의 메모리셀 어레이에 적용가능하다. 예를 들면, 도 29의 변형예인 도 33에 나타난 메모리셀 어레이에 본 실시예를 적용가능한 것은 실시예 7에서 설명할 수 잇다.

또한, 본 실시예 6의 도 26과 도 27에 나타난 메모리셀 어레이에 본 실시예를 적용가능한 것은 식(12)에서 (16)에 있어서 I(0)=0으로 하면 설명가능하다.

또한, 더미셀에 있어서의 독출NMOS트랜지스터의 게이트길이를 메모리셀의 2배로 하여 구동전류차를 이용하여 참조전압을 발생시키는 실시예 1의 도 1과 도 5에 나타난 메모리셀어레이와 실시예 2의 도 11에 나타난 메모리셀 어레이에도 본 실시예에 의한 기입독출제어회로(RWCC)를 적용가능하다.

<실시예 9>

본 실시예에서는 또한, 별도의 메모리셀 어레이의 구성예와 동작을 설명한다. 본 실시예의 특징은 독출데이터선에 배열접속된 더미셀쌍을 이용하고 또한, 미러비가 다른 전류미러회로를 이용하여 기억정보에 따른 데이터선전위의 중간전위에 참조전압을 발생하는 것이다. 이들 두개의 구성에 대해서 차례로 설명한다.

우선 본 실시예에 의한 더미셀쌍에 대해서 설명한다. 본 실시예에 의한 메모리셀 어레이의 블록도는 도 1에서 나타낼수 있다. 동도의 DC는 실시예 1에 있어서 두개의 메모리셀을 직렬접속한 더미셀이었지만 본 실시예에서는 더미셀쌍이다. 이 변형예의 일례로서 블록(BLK2)에 있어서의 메모리셀과 더미셀쌍이 도 37에 나타난다. 더미셀쌍을 구성하는 기억정보 "1", "0"을 보유유지한 더미셀의 각각이 실시예 7의 도 30에서는 다른 독출데이터선으로 접속되어 있는 것에 대해서 본 실시예에서는 동일한 독출데이터선으로 접속된다.

다음으로 본 실시예에 의한 전류미러회로에 대해서 설명한다. 도 38은 본 실시예에 의한 전류미러회로(CMAJ)를 나타내고 있다. 본 실시예에서는 이 전류미러회로(CMAJ)를 도 35에 나타난 기입독출제어회로(RWCC)에 적용하고 또한 이 기입독출제어회로(RWCC)를 도 1에 나타낸 메모리셀어레이에 적용하는 것으로 한다.

여기에서 MP111, MP112, MP113은 전류를 수수하는 PMOS트랜지스터이고 이들의 게이트폭은 2:1:2의 관계로 설계된다. PMOS트랜지스터(MP111)의 게이트와 드레인이 접속되어 있고, 이들은 PMOS트랜지스터(MP112, MP113)의 게이트와 독출데이터선(DRJT)(J=1,2이고 블록(BLK)의 번호를 나타낸다. 또한, T=1, 2, ..., M이고 메모리셀 어레이의 열번호를 나타낸다.)에 각각 접속되어 있다.

제어신호(REFBJ, SEBJ)는 PMOS트랜지스터(MP115, MP116)의 게이트에 접속되고 전원전압(VDD)의 공급을 제어한다. PMOS트랜지스터(MP115, MP116)의 드레인은 데이터선(DLJT)에 각각 접속되고 PMOS트랜지스터(MP114, MP115, MP116)의 게이트폭도 2:1:2의 관계로 설계된다. 따라서, PMOS트랜지스터(MP111)에 전류가 흐르면 전류제어부(CRA)에는 제어신호(REFBJ, SEBJ)의 전위와 MP112, MP113의 게이트수치에 따른 전류가 흘러 데이터선(DLJT)이 충전된다.

도 38에는 미도시이지만 독출제어신호(REB) 제어신호(REFBJ, SEBJ)는 어레이 제어회로에 의해 제어된다. 어레이제어회로는 이들을 선택제어하기 위한 어드레스입력신호단자 및 어드레스 디코더를 구비하고 입력된 어드레스신호가 어드레스디코더로 디코드되어 디코드신호를 발생한다. 이 디코드신호에 의해 선택하는 메모리셀이 포함되는 데이터선쌍(DR, DW)을 지정하도록 독출제어신호(REB)와 제어신호(REFBJ, SEBJ)가 각각 활성화된다.

이상과 같이 구성되는 본 실시예의 메모리셀 어레이에 있어서의 독출동작을 설명한다. 여기에서는 기본적으로 실시예 7을 이용한 가정을 적용하고 블록(BLK1)의 독출데이터선(DR11)에 접속된 더미셀쌍을 구동하여 블록(BLK2)의 독출데이터선(DR21)에 접속된 메모리셀의 기억정보를 독출하는 것으로 한다.

전류미러회로(CMA1)에서는 제어신호(SELB1)가 전원전압(VDD)에 유지된 상태로, 전원전압(VDD)으로 되어 있는 제어신호(REFB1)가 독출제어신호(REB)와 함께 접지전위(VSS)에 구동된다. 그리하면, PMOS트랜지스터(MP111, MP112)에 있어서 미러비 2:1의 전류미러회로가 형성되고 데이터선(DL1T)은 전류값(I(1) + I(0))/2로 충전된다.

한편, 전류미러회로(CMA2)에서는 제어신호(REFB2)가 전원전압(VDD)으로 유지된 상태로 전원전압(VDD)으로 되어 있는 제어신호(SELB2)가 독출제어신호(REB)와 함게 접지전위(VSS)로 구동된다. 그리하면, PMOS트랜지스터(MP111, MP113)에 있어서 미러비 2:1의 전류미러회로가 형성되고 데이터선(DL2T)은 메모리셀의 기억정보에 따른 전류값(I(1) 또는 I(0))으로 충전된다. 따라서, 식(15, 16)에 나타난 바와 같은 독출 신호가 발생된다.

이상에서 독출데이터선에 배열접속된 더미셀쌍을 이용하고, 또한, 미러비가 다른 전류미러회로를 이용하는 것에 의해 기억정보에 따른 데이터선전위의 중간전위로 참조전압을 발생하여 기억정보를 정확하게 독출하는 것이 가능하다.

지금까지는 기억정보 "0"을 유지하는 메모리셀의 독출NMOS트랜지스터가 도전하는 것으로 하여 더미셀쌍을 이용한 구성예를 설명해 왔었다. 그러나, 독출 제NMOS트랜지스터의 한계치전압분포가 작고 기억정보 "0"을 유지하는 메모리셀의 독출NMOS트랜지스터가 오프상태로 유지되는 경우에도 본 실시예에 의한 전류 미러회로를 적용가능하다. 이 경우 더미셀을 메모리셀과 동일한 구성으로 기억정보 "1"을 유지한 것으로 하고 식(15, 16)에 있어서 I(0) = 0으로 하면 동일한 효과가 구해지는 것이 설명된다. 이 설명에 따르면 메모리셀에 도 19에 나타난 바와 같은 구조를 적용하는 것도 가능하다.

또한, 전류미러회로는 도 38에 한정되는 것은 아니고 다양한 구성이 가능하다. 그 일례로서 도 39에 전류미러회로(CMBJ)를 나타낸다. MP121, MP122, MP123은 전류를 수수하는 PMOS트랜지스터이고, 이들의 게이트폭은 2:1:1의 관계로 설계된다. PMOS트랜지스터(MP121)의 게이트와 드레인이 접속되어 있고, 이들은 MP122, MP123의 게이트와 독출데이터선(DRJT)에 각각 접속되어 있다. 여기에서, J=1, 2이고 블록(BLK)번호를 나타낸다. 또한 T=1, 2, ..., M이고 메모리셀어레이의 열번호를 나타낸다.

기입독출제어신호(REB), PMOS트랜지스터(MP124, MP125)의 게이트 제어신호(SELBJ)는 PMOS트랜지스터(MP126)의 게이트에 각각 접속되고 전원전압(VDD)의 공급을 제어한다. PMOS트랜지스터(MP125, MP126)의 드레인은 데이터선(DLJT)에 각각 접속되고, PMOS트랜지스터(MP124, MP125, MP126)의 게이트폭 2:1:1의 관계로 설계된다. 따라서, PMOS트랜지스터(MP121)에 전류가 흐르면 전류제어부(CRB)에는 독출제어신호(REB)및 제어신호(SELBJ)의 전위로 제어된 전류경로의 수에 따른 전류가 흘러 데이터선(DLJT)가 충전된다. 즉, 제어신호(SELBJ)가 전원전압(VDD)에 유지된 상태로 전원전압(VDD)으로 되어 있는 제어신호(REB)가 접지전위(VSS)에 구동되면 PMOS트랜지스터(MP121, MP122)에 있어서 미러비 2:1의 전류미러회로가 형성된다.

한편, 전원전압(VDD)으로 되어 있는 제어신호(SELBJ)가 독출제어신호(REB)와 함께 접지전위(VSS)로 구동되면 PMOS트랜지스터(MP121, MP122, MP123)에 있어서 미러비 2:1:1의 전류미러회로가 형성된다.

이상의 구성에서는 도 38에 나타난 구성에 비하여 제어신호(REBJ)가 불필요해지고 또한 PMOS트랜지스터(MP123, MP126)의 수치가 작은 분만큼 레이아웃면적을 저감가능하다.

이상 본 발명의 적합한 실시예에 대해서 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 본 발명의 정신을 일탈하지않는 범위내에 있어서 다양한 설계변경을 이루고 구하는 것은 물론이다. 예를 들면, 실시예에서는 일교점 메모리셀 어레이구성을 예로 설명하였지만, 2교점 메모리어레이구성으로 하는 것이 가능하다. 용량결합형 2트랜지스터셀에 접속되는 데이터선은 독출동작과 기입동작용이 공통으로 되어 있어도 용이하다. 또한 설명해 온 메모리셀의 기입트랜지스터(QW)는 도 3에 나타나는 터널현상을 이용한 트랜지스터에 한정되지 않고, 예를들면, 통상의 NMOS트랜지스터에 대표되는 바와 같이 도전전하가 전자인 트랜지스터전반이어도 용이하다.

상기 기술한 실시예에서 알수 있듯이 본 발명에 의하면 증폭작용을 가지는 메모리셀에서 구성되는 메모리셀어레이의 각 메모리셀에 유지된 기억정보를 독출데이터선쌍에 플러스마이너스의 미소신호차를 발생시켜 독출하는 것이 가능한 반도체장치를 구하는 것이 가능하다. 즉 게인셀(GAIN CELL)을 이용한 일교점메모리셀 어레이에 의한 DRAM을 실현가능하다.

Claims

삭제
복수의 데이터선과,

상기 데이터선과 교차하는 복수의 워드선과,

상기 데이터선과 교차하는 더미워드선과,

상기 복수의 워드선과 상기 복수의 데이터선과의 교점에 배치된 복수의 메모리셀로 이루어지는 메모리셀 어레이와,

상기 더미워드선과 상기 데이터선과의 교점에 배치된 더미셀과,

상기 데이터선에 접속되는 센스앰프를 구비하고,

상기 메모리셀은 리플레쉬동작이 필요하고,

상기 메모리셀 어레이가 상기 더미셀과 상기 센스앰프와의 사이에 배치되고,

상기 데이터선은 독출데이터선과 기입데이터선으로 이루어지고,

상기 더미셀은 상기 독출데이터선별로 설치되는 것을 특징으로 하는 반도체장치.
복수의 데이터선과,

상기 데이터선과 교차하는 복수의 워드선과,

상기 데이터선과 교차하는 더미워드선과,

상기 복수의 워드선과 상기 복수의 데이터선과의 교점에 배치된 복수의 메모리셀로 이루어지는 메모리셀 어레이와,

상기 더미워드선과 상기 데이터선과의 교점에 배치된 더미셀과,

상기 데이터선에 접속되는 센스앰프를 구비하고,

상기 메모리셀은 리플레쉬동작이 필요하고,

상기 메모리셀 어레이가 상기 더미셀과 상기 센스앰프와의 사이에 배치되고,

상기 메모리셀은 독출 MOS트랜지스터와 기입 MOS트랜지스터를 포함하고,

상기 더미셀은 더미의 독출 MOS트랜지스터와 더미의 기입MOS트랜지스터를 포함하고,

상기 더미셀의 더미의 독출 MOS트랜지스터의 소스·드레인경로의 저항치가 상기 메모리셀의 독출MOS트랜지스터의 소스·드레인경로의 저항치의 실질적으로 2배인 것을 특징으로 하는 반도체장치.
청구항 3에 있어서,

상기 메모리셀의 기입MOS트랜지스터는 채널영역에 터널전류를 흐르는 적어도 한층의 절연막을 구비하는 것을 특징으로 하는 반도체장치.
청구항 3에 있어서,

상기 더미셀의 소스·드레인경로의 전압을 상기 메모리셀에 기억된 신호를 독출하기 위한 참조전압으로 하는 것을 특징으로 하는 반도체장치.
제 1 및 제 2 데이터선이 교호로 배치되는 복수의 데이터선과,

서로 인접해 있는 상기 제 1 및 제 2 데이터선 사이를 접속하기 위한 독출데이터선 접속스위치와,

상기 제 1 데이터선과 교차하여 상기 독출데이터선 접속스위치를 제어하는 스위치제어선과,

상기 복수의 데이터선과 교차하는 복수의 워드선과,

상기 제 1데이터선과 교차하는 더미워드선과,

상기 복수의 워드선과 상기 복수의 데이터선과의 교점에 배치된 복수의 메모리셀로 이루어지는 메모리셀 어레이와,

상기 더미워드선과 상기 제 1 데이터선의 교점에 배치된 더미셀과,

상기 제 1 데이터선에 접속되는 제 1 센스앰프와,

상기 제 2 데이터선에 접속되는 제 2 센스앰프를 구비하고,

상기 메모리셀은 리플레쉬동작이 필요하고,

상기 메모리셀 어레이가 상기 더미셀과 상기 제 1 센스앰프와의 사이에 배치되고 또한 상기 메모리셀 어레이의 한 쪽 단에 상기 더미워드선과 상기 제 2 센스앰프가 배치되고 다른쪽 단에 상기 독출데이터선 접속스위치가 배치되는 것을 특징으로 하는 반도체장치.
청구항 6에 있어서,

상기 메모리셀은 독출 MOS트랜지스터와 기입MOS트랜지스터를 포함하고,

상기 제 1 및 제 2 데이터선은 각각 독출데이터선과 기입데이터선으로 이루어지고,

상기 더미셀은 상기 제 1 독출데이터선 별로 설치되고 또한 상기 메모리셀과 실질적으로 동일한 크기로 동일한 구성의 더미의 독출MOS트랜지스터와 더미의 기입 MOS트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
청구항 7에 있어서,

상기 메모리셀의 기입 MOS트랜지스터는 채널영역에 터널전류를 흐르는 적어도 한층의 절연막을 구비하는 것을 특징으로 하는 반도체장치.
복수의 데이터선과;

상기 데이터선과 교차하는 복수의 워드선과;

상기 데이터선과 교차하는 더미워드선과;

상기 복수의 워드선과 상기 복수의 데이터선의 교점에 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이와;

상기 더미워드선과 상기 데이터선의 교점에 배치되는 더미셀; 및

상기 데이터선에 접속되는 센스앰프를 구비하고,

상기 메모리셀은 리플레쉬 동작이 필요하고, 상기 메모리셀 어레이는 상기 더미셀과 상기 센스앰프 사이에 배치되고,

상기 메모리셀은 독출 MOS 트랜지스터와 기입 MOS 트랜지스터를 포함하고,

상기 더미셀은 제1 더미 독출 MOS 트랜지스터와 더미 기입 MOS 트랜지스터를 포함하고,

상기 기입 MOS 트랜지스터의 채널 영역은 폴리 크리스탈라인 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 데이터선은 독출 데이터선과 기입 데이터선을 포함하고, 상기 더미셀은 상기 독출 데이터선별로 설치되는 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 제1 더미 독출 MOS 트랜지스터의 소스-드레인 경로의 저항치는 실질적으로 상기 독출 MOS 트랜지스터의 소스-드레인 경로의 저항치의 2배인 것을 특징으로 하는 반도체 장치.
청구항 11에 있어서,

상기 기입 MOS 트랜지스터는 상기 독출 MOS 트랜지스터 위쪽에 형성되고, 상기 더미 기입 MOS 트랜지스터는 상기 제1 더미 독출 MOS 트랜지스터 위쪽에 형성되는 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 더미셀은 상기 제1 더미 독출 MOS 트랜지스터와 직렬로 결합되는 제2 더미 독출 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
복수의 데이터선과;

상기 데이터선과 교차하는 복수의 워드선과;

상기 데이터선과 교차하는 더미워드선과;

상기 복수의 워드선과 상기 복수의 데이터선의 교점에 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이와;

상기 더미워드선과 상기 데이터선의 교점에 배치되는 더미셀; 및

상기 데이터선에 접속되는 센스앰프를 구비하고,

상기 메모리셀 어레이는 상기 더미셀과 상기 센스앰프 사이에 배치되고,

복수의 메모리셀 각각은 독출 MOS 트랜지스터와 기입 MOS 트랜지스터를 포함하고,

상기 더미셀은 제1 더미 독출 MOS 트랜지스터와 제1 더미 기입 MOS 트랜지스터를 포함하고,

기입 MOS 트랜지스터의 채널 영역을 통하여 흐르는 전류는 반도체 기판의 표면을 가로지르는 방향으로 흐르고,

제1 더미 기입 MOS 트랜지스터의 채널 영역을 통하여 흐르는 전류는 반도체 기판의 표면을 가로지르는 방향으로 흐르는 것을 특징으로 하는 반도체 장치.
청구항 14에 있어서,

상기 데이터선은 독출 데이터선과 기입 데이터선을 포함하고, 상기 더미셀은 독출 데이터선별로 설치되는 것을 특징으로 하는 반도체 장치.
청구항 14에 있어서,

상기 제1 더미 독출 MOS 트랜지스터의 소스-드레인 경로의 저항치는 실질적으로 상기 독출 MOS 트랜지스터의 소스-드레인 경로의 저항치의 2배인 것을 특징으로 하는 반도체 장치.
청구항 16에 있어서,

상기 기입 MOS 트랜지스터는 상기 독출 MOS 트랜지스터 위쪽에 형성되고, 상기 제1 더미 기입 MOS 트랜지스터는 상기 제1 더미 독출 MOS 트랜지스터 위쪽에 형성되는 것을 특징으로 하는 반도체 장치.
청구항 14에 있어서,

상기 더미셀은 상기 제1 더미 독출 MOS 트랜지스터와 직렬로 결합되는 제2 더미 독출 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
청구항 18에 있어서,

상기 더미셀은 제2 더미 기입 MOS 트랜지스터를 더 포함하고,

상기 제1 더미 기입 MOS 트랜지스터는 상기 제1 더미 독출 MOS 트랜지스터 위쪽에 형성되고, 상기 제2 더미 기입 MOS 트랜지스터는 상기 제2 더미 독출 MOS 트랜지스터 위쪽에 형성되는 것을 특징으로 하는 반도체 장치.
청구항 14에 있어서,

상기 기입 MOS 트랜지스터의 채널 영역은 폴리 크리스탈라인 실리콘으로 이루어지고, 상기 제1 더미 기입 MOS 트랜지스터의 채널 영역은 폴리 크리스탈라인으로 이루어지는 것을 특징으로 하는 반도체 장치.