CN100429702C - 用于对增益器件dram设备的读位线进行箝位的方法和装置 - Google Patents

用于对增益器件dram设备的读位线进行箝位的方法和装置 Download PDF

Info

Publication number
CN100429702C
CN100429702C CNB2004800243489A CN200480024348A CN100429702C CN 100429702 C CN100429702 C CN 100429702C CN B2004800243489 A CNB2004800243489 A CN B2004800243489A CN 200480024348 A CN200480024348 A CN 200480024348A CN 100429702 C CN100429702 C CN 100429702C
Authority
CN
China
Prior art keywords
transistor
memory device
bit line
access transistor
gain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2004800243489A
Other languages
English (en)
Other versions
CN1842843A (zh
Inventor
桐畑外志昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1842843A publication Critical patent/CN1842843A/zh
Application granted granted Critical
Publication of CN100429702C publication Critical patent/CN100429702C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)

Abstract

一种动态随机存取存储器(DRAM)存储设备，包括一个存储器件，该存储器件具有安排在增益器件配置中的多个晶体管，该增益器件连接到读位线和写位线。一虚拟器件配置为读位线的箝位设备，其中，该虚拟器件在存储器件的读操作期间抑制读位线的电压摆动。

Description

用于对增益器件DRAM设备的读位线进行箝位的方法和装置
技术领域
本发明一般地涉及半导体存储设备，更具体地，涉及用于对三晶体管(3T)增益器件DRAM设备的读位线进行箝位的方法和装置。
背景技术
动态随机存取存储器(DRAM)设备通常采用包括存取晶体管和存储电容器的单一晶体管的存储器件安排。信息以代表逻辑0或1的电荷的形式存储在存储电容器中。该信息可以通过激活连接至存取晶体管的字线经由字线从存储器件中读出或写入。在读操作期间，存储在存储电容器中的电荷被转移到位线并由感应放大电路进行感应。在写操作期间，电荷被位线加入到存储电容器或从存储电容器移走。
因为随着存储器的更新换代存储密度越来越大，所以单一晶体管存储器器件所需的表面面积必须越来越小。这导致了基本的技术及物理问题(特别是对于性能)，因为单一晶体管的存储器件中的存取晶体管的阀值电压没有由于设备的泄漏而降低。但是，应当降低工作电压以保证设备的可靠性。
这个问题在一种方法中通过将所谓的“增益”器件用作存储器件的替代的DRAM器件安排而得到避免。象单一晶体管/存储电容器器件，数据也以电荷的形式存储在增益器件中。但是，增益器件中的电荷没有直接与位线连接，而是存储在增益晶体管的栅电极中(从而控制该晶体管的传导率)，为此目的很少量的电荷便足够了。因为增益器件不需要电荷用于信号存储，所以器件的电容量可以大大降低。这导致了比常规的具有大存储容量的单一晶体管的存储器件更短的时间常数。另外，只要存储节点电压比增益晶体管的阀值电压高，设备就被打开，进一步改善了性能。
在图1所示的具有三个晶体管(3T)配置的增益器件100中，电荷被存储在第一晶体管114(即，增益晶体管)的第一栅电极中。在第二晶体管116(即，写存取晶体管)的帮助下，进行电荷的写及存储。具体地，增益晶体管114的栅电极N连接到写存取晶体管116的一个源极/漏极区域，而写存取晶体管116的其它源极/漏极区域连接到写位线WBL。在对增益器件100进行写操作期间，写存取晶体管116的栅电极通过写字线WWL上的适当信号被激活。这允许增益晶体管114的栅电极N通过晶体管116与写位线WBL连接。当写位线被激活时，存储在节点N中的电荷量(以及存储在增益晶体管栅电极中的数据比特信息)由写位线上的电压确定。增益晶体管114的栅极电容器在存储节点N上保持足够的电荷。类似于常规的单一晶体管的DRAM，应当对存储节点N周期性地进行更新以便在电荷完全丢失之前在节点N上重新写入(维持)电压。
在第三晶体管112(即，读存取晶体管)的帮助下，读出3T增益器件中存储的信息。增益晶体管114的一个源极/漏极区域连接到读存取晶体管112的一个源极/漏极区域，而增益晶体管114的其它源极/漏极区域则根据器件晶体管的类型(PFET或NFET)，连接到VDD或接地。另外，读存取晶体管的其他源极/漏极区域连接到读位线RBL。再次根据器件晶体管的类型(PFET或NFET)，将读位线RBL预充电到VDD或地。例如，在一具有NFET晶体管的3T增益器件中，读位线被充电到VDD，并将该增益晶体管的其它源极/漏极区域连接到地，如图1中所示。在读操作期间，经由读字线RWL对读存取晶体管112的栅电极进行激活。这允许增益晶体管114的漏极通过晶体管112连接到读位线RBL。因此，读位线由通过读晶体管112和接地的增益晶体管114的串联组合的电导确定。
另外，图1表示用作预充电设备的PFET上拉晶体管118，用于动态地将读位线RBL预充电为提供电压VDD。因此，如果存储节点N保持为“1”数据比特，则读位线RBL从VDD被向下放电，因为晶体管112和114都是导电的。另一方面，如果存储节点N保持为“0”数据比特，则读位线RBL不从预充的电压进行放电，因为增益晶体管114是不导电的。RBL电压摆动(即，读“1”数据)的存在由合适的感应放大器电路(未示出)检测，该感应放大器电路是已知的，所以在这里就不进行详细的描述。器件数据的读操作完成之后，打开RBL预充电设备(即，预充电线路PRE上的信号变低)以恢复读位线电压到VDD。
在存储有“1”的器件的读操作期间(在该器件中使用NFET晶体管)，产生与所述器件配置有关的一个问题。在这种情况下，读字线的激活，以及由于存储“1”而被激活的增益晶体管的栅极，导致读位线向地进行放电。为了提供期望的快速存取速度，需要迅速RBL摆动以感应该“1”数据(注意，当读“0”时不出现位线摆动，因为增益晶体管是不导电的)。但是，如果读位线摆动太快，则读位线上的电压转向地，从而导致更长的恢复时间来将读位线电压返回到VDD。正如前面所述的，作为快速RBL摆动的结果，图1的电路提供读取“1”数据的快速存取速度。
通常的已知技术包括读位线箝位设备，用于限制读位线摆动。如果没有这个箝位设备，读位线RBL上的电压(在最坏的情况下)就会转向地。这种情况导致将RBL电压返回到VDD的较长的恢复时间。如果通过用该箝位设备代替动态控制的预充电设备，则恢复时间得以改善，但是代价是读位线摆动变慢。这是因为读存取晶体管需要能够驱动读位线RBL接地。但是，一些电流也用于连接到VDD的箝位设备。另外，箝位设备必须针对每列进行布置，这增加了硅面积。再有，单独箝位设备的常规使用不允许对特定存储器件晶体管中的变化及电压参数进行“跟踪”。因此，希望有一种增益晶体管DRAM器件配置，它既具有快速读位线电压以及改善的恢复时间，并且允许进行设备处理跟踪而不需要牺牲设备的实际面积。
发明内容
前面所述的现有技术的缺陷和不足由动态随机存取存储器(DRAM)存储设备克服或减轻。在一个示意的实施例中，一个存储器件具有以增益器件配置进行设置的多个晶体管，该存储器件连接到读位线和写位线，以及虚拟器件，具有对应于存储器件的多个晶体管的一个读存取晶体管，该读取晶体管的源极和漏极端中的一端连接到读位线，在该存储器件的读操作期间，通过使得虚拟器件的读存取晶体管打开以向读位线提供电流来抑制读位线的电压摆动。
另一个方面，一种用于箝位增益存取动态随机存取存储器(DRAM)设备的读位线的方法，所述DRAM设备具有与所述读位线相关的多个存储器件，所述方法包括：将虚拟器件配置为读位线的箝位设备，该虚拟器件具有对应于所述存储器件的多个晶体管的一个读存取晶体管，该读存取晶体管的源极和漏极端中的一端连接到所述读位线，在所述存储器件的读操作期间，通过使得所述虚拟器件的所述读存取晶体管打开以向读位线提供电流来抑制读位线的电压摆动。
附图说明
参照这里的示意性附图，在下面的附图中同样的标号标记同样的元件：
图1为现有技术中用于DRAM设备的三个晶体管(3T)增益器件的示意图；
图2为根据本发明的一个实施例的配置为读位线箝位设备的带有虚拟器件的3T增益器件的示意图；
图3为图2的虚拟器件配置的可选择的实施例的示意图；
图4为图2和图3的虚拟器件配置的另一个可选择实施例的示意图；以及
图5为根据本发明的另一个实施例的配置为读位线箝位设备的带有动态控制的虚拟器件的3T增益器件的示意图。
具体实施方式
这里所披露的是用于箝位三晶体管(3T)增益器件DRAM设备的读位线的方法和装置，其中，虚拟增益器件配置为每个列的位线箝位设备。当在读操作期间读位线电压低于虚拟增益器件的读存取晶体管的阀值时，读存取晶体管打开，通过提供从VDD的导电路径而对读位线摆动进行限制。这允许在随后的读周期中进行快速恢复。另外，通过动态地控制虚拟的读字线以及虚拟的写字线，可以跟踪读和写模式下的存储晶体管的时间常数。
根据本发明的一个实施例，图2为配置为读位线箝位设备的带有虚拟器件200的3T增益器件100的示意图，在一个实现方案中，单独的虚拟器件200与增益器件阵列的每个列相关联。还应当理解到，在各个列中可以配置有多个增益器件100，因此图2仅是以示意的方式进行描述。与存储元件的每个增益器件100一样，虚拟器件200也是具有读存取晶体管212、增益晶体管214和写存取晶体管216的3T器件。另外，因为虚拟器件200也已被集成在阵列中，所以与常规的箝位方法相比用于此目的的硅面积可以忽略。这个集成通过跟踪某些过程偏差(process deviation)，例如存储器件的电压阀值，还提供了进一步的好处。
在图2的实施例中，与用于存储器存储元件的其它增益器件100不同，读存取晶体管212的栅极和增益晶体管214的源极都连接到标称逻辑电源电压VDD。写晶体管216的漏极也连接到VDD，而它的栅极则连接到字线提升电压(VPP)。字线提升电压VPP比VDD至少要高一个等于晶体管216的电压阀值的值，从而将之维持在导电状态。理想地，VPP电压与高状态的写字线(WWL)的电压相同，允许跟踪写存取晶体管116的阀值效应。更具体地，如果VPP小于VDD加上写存取晶体管116的阀值电压，则节点电压将受到存储器件写晶体管116的阀值效应的限制，而不管写模式中VDD的写位线电压。通过利用与晶体管216相连接的VPP电压，虚拟设备210的存储节点N的最大写电压模拟写模式中的实际存储器件100的存储节点N。
在操作中，在待机状态中将读位线RBL预充电为VDD。与常规的增益器件的情况相同，在读存储器操作存取期间，RWL上的信号变为高。如果器件100中的数据为“1”比特，则导电晶体管112和114将开始将RBL上的电压拉低，以便由感应放大器电路进行读取。但是，一旦RBL电压从VDD降低的值等于虚拟增益器件的读存取晶体管212的电压阀值(VTH)，则读存取晶体管212将变为导电。这导致VDD电流通过晶体管212和214的串联组合被提供给读位线RBL。因此，一旦RBL电压降到VDD-VTH，就会减少RBL的摆动。换句话说，一旦RBL已经降低了VTH，则RBL放电率就会很低。图2的定时图表部分进一步描述了箝位效应。可以看出，总的电压下降减少了，这允许基本上更快的RBL恢复时间。同样，仍然保持了快的存取时间，因为箝位效应(clamping effect)直到RBL已经降低VTH才生效，从而允许在RBL上产生信号并由感应放大器电路进行感应。
因为虚拟器件200具有与实际存储器件100相同的结构，所以存储器件晶体管(即，写存取晶体管112、增益晶体管114和写存取晶体管116)的晶体管特性可以由虚拟器件晶体管212、214和216进行模拟。这使得读位线摆动对过程(process)、电压及温度变化的依赖性最小化。例如，如果增益晶体管114的电压阀值(Vt)相对于标称范围较低，则读位线RBL将易于更强地被驱动为低。有利地，晶体管214的Vt也将相对地变低，从而易于将RBL保持为高以便更强地进行补偿。另外，对于写晶体管116的Vt的“1”数据的存储节点电压由晶体管216进行模拟，其栅极端连接到VPP或WWL高电压，正如前面所述的。
用作读位线箝位设备的虚拟器件的使用可以以各种替代的配置进行实施。例如，在图3中，虚拟增益器件300以类似于图2实施例的方式进行配置，不同之处仅在于具有一个附加的节点连接213。通过将VDD直接连接到读存取晶体管212的源极，晶体管214和216有效地得以短路(虽然为了光刻(lithography)的目的，它们被保持在虚拟器件200中来保持规则的阵列结构)。这种配置的优势在于可以增加提供给RBL的箝位电流。另一方面，通过有效地去掉晶体管214和216的功能，在阵列器件中的相应的晶体管的处理变化不由箝位设备进行跟踪。正如图4中所示的，应当理解到，晶体管214和216可以一起从虚拟增益器件400中去掉，而同时保留具有与存储器件100的晶体管112相同配置的晶体管212的结构。
最后，图5表示配置为箝位设备的虚拟增益器件500的另一个实施例。这个实施例与图2的实施例相似，不同之处在于没有使用用于器件晶体管连接的VDD和VPP，而是提供了虚拟读字线(DRWL)和虚拟写字线(DWRL)。虽然增益晶体管214的源极仍然与VDD相连接，但是DRWL和DWWL都是被动态控制的。这允许在写模式中对将电压写入存储节点N的时间常数进行模拟。具体地，在电源打开阶段，通过将适当的控制信号加到DWWL和WBL上，虚拟增益器件500被写为“高”，与实际存储器件100的写操作相似。可选择地，可以周期性地激发DWWL，以便将电压存储到虚拟增益器件500的电压节点。激发的周期可以与存储器件100的刷新周期一致。
在读模式期间，同时打开RWL和DRWL(正如图5的定时示意部分所示的)。假设虚拟存储节点DN保持为高电压，则RBL将被箝位在读字线高电压(VRWL)电压-VTH。这允许对于任何VRWL电压和定时偏差的额外的跟踪。然而，我们将注意到，这种动态的效应不能在图2的实施例中进行模拟。可选择地，DRWL高电压可以与RWL高电压不同，从而对电压箝位程度进行优化。与实际的存储器件相同，应当对虚拟器件500周期性地进行刷新，以便允许对存储在虚拟节点DN中的“1”比特电压进行跟踪。
虽然本发明已经参照优选的实施例进行了描述，但是本领域的技术人员应当理解，可以对本发明进行各种变化并且可以用等同方案替代各个元件，这些都没有脱离本发明的范围。另外，可以进行许多的修改以便使得具体的情况或材料与本发明的教导相适应，这不脱离本发明的实质范围。因此，本发明并不限于作为实现本发明的最佳实施模式详细描述的具体实施例，本发明将包括落入所附权利要求书的范围的所有实施例。

Claims (17)

1.一种增益存取动态随机存取存储器存储设备，包括：
存储器件，具有以增益器件配置进行设置的多个晶体管，所述存储器件连接到读位线和写位线；以及
虚拟器件，具有对应于所述存储器件的所述多个晶体管的一个读存取晶体管，该读存取晶体管的源极和漏极端中的一端连接到所述读位线，在所述存储器件的读操作期间，通过使得所述虚拟器件的所述读存取晶体管打开以向读位线提供电流来抑制读位线的电压摆动。
2.根据权利要求1的存储设备，其中所述存储器件和所述虚拟器件进一步以三晶体管配置进行设置，该三晶体管包括增益晶体管、写存取晶体管和读存取晶体管，其中增益晶体管的栅极连接到写存取晶体管的源极和漏极端中的一端，而所述增益晶体管的源极和漏极端中的一端连接到所述读存取晶体管的源极和漏极端中的一端。
3.根据权利要求1的存储设备，其中所述虚拟器件还包括增益晶体管，当所述读位线上的电压从初始预充电的电压降低至少等于所述虚拟器件的读存取晶体管的阀值电压值时，向所述读位线提供电流。
4.根据权利要求1的存储设备，其中所述虚拟器件的读存取晶体管的栅极端连接到标称逻辑电源电压VDD，源极和漏极端中的一端连接到VDD，所述源极和漏极端中的另外一端连接到所述读位线。
5.根据权利要求1的存储设备，其中：
所述存储器件连接到读字线和写字线；以及
所述虚拟器件连接到虚拟读字线和虚拟写字线。
6.根据权利要求5的存储设备，其中，在所述存储器件的读操作期间，所述虚拟读字线与所述读字线同时被激活。
7.根据权利要求1的存储设备，其中所述虚拟器件中的写存取晶体管具有连接到标称逻辑电源电压VDD的源极和漏极端中的一端，以及连接到字线-提升电压VPP的栅极端，其中，VPP比VDD高至少等于所述写存取晶体管的电压阀值的量。
8.一种用于对增益存取动态随机存取存储器设备的读位线进行箝位的方法，所述增益存取动态随机存取存储器设备具有与其相关的多个存储器件，所述方法包括：
将虚拟器件配置为读位线的箝位设备，该虚拟器件具有对应于所述存储器件的多个晶体管的一个读存取晶体管，该读存取晶体管的源极和漏极端中的一端连接到所述读位线，在所述存储器件的读操作期间，通过使得所述虚拟器件的所述读存取晶体管打开以向读位线提供电流来抑制读位线的电压摆动。
9.根据权利要求8的方法，其中，存储器件和所述虚拟器件进一步以三晶体管配置进行设置，该三晶体管包括增益晶体管、写存取晶体管和读存取晶体管，其中增益晶体管的栅极连接到写存取晶体管的源极和漏极端中的一端，而所述增益晶体管的源极和漏极端中的一端连接到读存取晶体管的源极和漏极端中的一端。
10.根据权利要求8的方法，其中：
所述虚拟器件还包括增益晶体管，对其进行配置，以便当所述读位线上的电压从初始预充电的电压降低至少等于所述虚拟器件的读存取晶体管的阀值电压的量时，向所述读位线提供电流。
11.根据权利要求9的方法，其中，所述虚拟器件的读存取晶体管的栅极端连接到标称逻辑电源电压VDD，源极和漏极端中的一端连接到VDD，所述源极和漏极端中的另外一端连接到读位线。
12.根据权利要求8的方法，还包括：
将所述存储器件连接到读字线和写字线；以及
将所述虚拟器件连接到虚拟读字线和虚拟写字线。
13.根据权利要求12的方法，还包括，在所述存储器件中的一个的读操作期间，同时激活所述虚拟读字线与所述读字线。
14.根据权利要求8的方法，其中，所述虚拟器件中的写存取晶体管具有连接到标称逻辑电源电压VDD的源极和漏极端中的一个，以及连接到字线-提升电压VPP的栅极端，其中，VPP至少比VDD高等于所述写存取晶体管的电压阀值的量。
15.根据权利要求13的方法，还包括：
在电源开阶段，激活所述虚拟写字线从而将电压存储在虚拟存储节点中。
16.根据权利要求13的方法，还包括：
周期性地激活所述虚拟写字线从而保持虚拟存储节点中的电压。
17.根据权利要求16的方法，其中，对所述虚拟字线的周期性地激活与对于多个存储器件的刷新操作相一致。
CNB2004800243489A 2003-08-26 2004-08-25 用于对增益器件dram设备的读位线进行箝位的方法和装置 Active CN100429702C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/604,911 2003-08-26
US10/604,911 US6831866B1 (en) 2003-08-26 2003-08-26 Method and apparatus for read bitline clamping for gain cell DRAM devices

Publications (2)

Publication Number Publication Date
CN1842843A CN1842843A (zh) 2006-10-04
CN100429702C true CN100429702C (zh) 2008-10-29

Family

ID=33490826

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800243489A Active CN100429702C (zh) 2003-08-26 2004-08-25 用于对增益器件dram设备的读位线进行箝位的方法和装置

Country Status (7)

Country Link
US (1) US6831866B1 (zh)
EP (1) EP1665275B1 (zh)
KR (1) KR100791367B1 (zh)
CN (1) CN100429702C (zh)
AT (1) ATE462185T1 (zh)
DE (1) DE602004026204D1 (zh)
WO (1) WO2005089086A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102612741A (zh) * 2009-11-06 2012-07-25 株式会社半导体能源研究所 半导体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7295474B2 (en) * 2005-06-30 2007-11-13 Intel Corporation Operating an information storage cell array
KR101475346B1 (ko) 2008-07-02 2014-12-23 삼성전자주식회사 비트라인 쌍의 디벨롭 레벨을 클립핑하는 디벨롭 레벨클리핑 회로, 이를 포함하는 컬럼 경로 회로 및 멀티 포트반도체 메모리 장치
US8027206B2 (en) * 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
JP6012450B2 (ja) 2011-12-23 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
CN103247331B (zh) * 2012-02-13 2016-01-20 中国科学院微电子研究所 半导体存储器件及其访问方法
KR101362726B1 (ko) * 2012-03-13 2014-02-14 코아솔 주식회사 메모리 장치 및 그의 구동 방법
KR20140092537A (ko) 2013-01-16 2014-07-24 삼성전자주식회사 메모리 셀 및 이를 포함하는 메모리 장치
KR102168652B1 (ko) 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
WO2015166500A1 (en) * 2014-05-01 2015-11-05 Bar-Ilan University Transistor gain cell with feedback
US10002660B2 (en) 2014-05-01 2018-06-19 Bar-Ilan University Transistor gain cell with feedback
DE102014115204B4 (de) * 2014-10-20 2020-08-20 Infineon Technologies Ag Testen von Vorrichtungen
US10431269B2 (en) * 2015-02-04 2019-10-01 Altera Corporation Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5850366A (en) * 1997-07-24 1998-12-15 Texas Instruments Incorporated Memory array having dummy cells implemented using standard array cells
US5923593A (en) * 1996-12-17 1999-07-13 Monolithic Systems, Inc. Multi-port DRAM cell and memory system using same
CN1324486A (zh) * 1998-10-02 2001-11-28 株式会社日立制作所 半导体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4417325A (en) * 1981-07-13 1983-11-22 Eliyahou Harari Highly scaleable dynamic ram cell with self-signal amplification
US4816706A (en) 1987-09-10 1989-03-28 International Business Machines Corporation Sense amplifier with improved bitline precharging for dynamic random access memory
US5132936A (en) * 1989-12-14 1992-07-21 Cypress Semiconductor Corporation MOS memory circuit with fast access time
JPH0492287A (ja) 1990-08-08 1992-03-25 Internatl Business Mach Corp <Ibm> ダイナミック・ランダム・アクセス・メモリ
US5253205A (en) * 1991-09-05 1993-10-12 Nippon Steel Semiconductor Corporation Bit line and cell plate clamp circuit for a DRAM
US5396452A (en) * 1993-07-02 1995-03-07 Wahlstrom; Sven E. Dynamic random access memory
US5390147A (en) 1994-03-02 1995-02-14 Atmel Corporation Core organization and sense amplifier having lubricating current, active clamping and buffered sense node for speed enhancement for non-volatile memory
US5521874A (en) 1994-12-14 1996-05-28 Sun Microsystems, Inc. High speed differential to single ended sense amplifier
EP0917203A3 (de) 1997-11-14 2003-02-05 Infineon Technologies AG Gain Cell DRAM Struktur und Verfahren zu deren Herstellung
US6317365B1 (en) * 1998-06-24 2001-11-13 Yamaha Corporation Semiconductor memory cell
US5949720A (en) * 1998-10-30 1999-09-07 Stmicroelectronics, Inc. Voltage clamping method and apparatus for dynamic random access memory devices
US6282137B1 (en) 1999-09-14 2001-08-28 Agere Systems Guardian Corp. SRAM method and apparatus
US6407946B2 (en) * 1999-12-08 2002-06-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device
JP2001291389A (ja) 2000-03-31 2001-10-19 Hitachi Ltd 半導体集積回路
JP4164241B2 (ja) 2001-02-15 2008-10-15 株式会社ルネサステクノロジ 半導体装置
EP1288955A3 (en) * 2001-08-17 2004-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923593A (en) * 1996-12-17 1999-07-13 Monolithic Systems, Inc. Multi-port DRAM cell and memory system using same
US5850366A (en) * 1997-07-24 1998-12-15 Texas Instruments Incorporated Memory array having dummy cells implemented using standard array cells
CN1324486A (zh) * 1998-10-02 2001-11-28 株式会社日立制作所 半导体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102612741A (zh) * 2009-11-06 2012-07-25 株式会社半导体能源研究所 半导体装置
US8811067B2 (en) 2009-11-06 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102612741B (zh) * 2009-11-06 2014-11-12 株式会社半导体能源研究所 半导体装置

Also Published As

Publication number Publication date
KR100791367B1 (ko) 2008-01-07
WO2005089086A3 (en) 2006-02-09
CN1842843A (zh) 2006-10-04
EP1665275B1 (en) 2010-03-24
KR20060052884A (ko) 2006-05-19
EP1665275A2 (en) 2006-06-07
ATE462185T1 (de) 2010-04-15
DE602004026204D1 (de) 2010-05-06
US6831866B1 (en) 2004-12-14
WO2005089086A2 (en) 2005-09-29
EP1665275A4 (en) 2008-12-24

Similar Documents

Publication Publication Date Title
US6552944B2 (en) Single bitline direct sensing architecture for high speed memory device
KR930001554B1 (ko) 다이나믹 반도체 기억장치와 그 구동방법
US8315083B2 (en) Techniques for reducing a voltage swing
US8760906B2 (en) Techniques for reducing disturbance in a semiconductor memory device
US6831853B2 (en) Apparatus for cleaning a substrate
US8369177B2 (en) Techniques for reading from and/or writing to a semiconductor memory device
CN100429702C (zh) 用于对增益器件dram设备的读位线进行箝位的方法和装置
JP2007503678A (ja) 半導体メモリ素子及び該素子を動作させる方法
JP2007042172A (ja) 半導体メモリ装置
JP4331484B2 (ja) ランダムアクセスメモリ及びその読み出し、書き込み、及びリフレッシュ方法
JP2000149563A (ja) ダイナミックランダムアクセスメモリ装置用の電圧クランプ方法及び装置
US7855917B2 (en) Semiconductor memory device and driving method thereof
EP1433179A4 (en) SYSTEM AND METHOD FOR EARLY WRITING IN MEMORY BY KEEPING THE BIT LINE ON FIXED POTENTIAL
KR101317874B1 (ko) 불휘발성 기억장치 및 그 판독방법
TW202301334A (zh) 記憶體元件、感測放大器系統及其控制方法
US6097649A (en) Method and structure for refresh operation with a low voltage of logic high in a memory device
US7102425B2 (en) High voltage generation circuit
KR100564418B1 (ko) Dram의 음전위 워드라인 전압 공급회로
JP3011570B2 (ja) 半導体メモリ
CN115641889A (zh) 感测放大电路和数据读出方法
JPH0737387A (ja) 半導体集積回路
JP2002008387A (ja) 半導体記憶装置
KR100499407B1 (ko) 휘발성 반도체 메모리 장치
JPH03108187A (ja) 半導体記憶装置
JPH06162763A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171108

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171108

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right