JP2002008387A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズの増大を防ぎつつ、書き込むメ
モリセルの並列度をあげ、書き込み時間の短縮を図り、
かつ書き込みの並列度をあげても昇圧回路の面積の増大
を防ぐことができる半導体記憶装置及び方法を提供す
る。 【解決手段】 フローティングゲートを有するメモリセ
ルと、メモリセルをアレイ状にならべたメモリセルアレ
イ及びと、メモリセルアレイ中のメモリセルのドレイン
をつなぐビットラインと、メモリセルの書き込み及び消
去を行うための昇圧電圧を発生する昇圧回路とを備え、
ビットラインの中央にメモリセルアレイを上下で電気的
に分離するトランジスタを有し、メモリセルの書き込み
データをラッチする書き込みデータラッチ回路をメモリ
セルアレイの上下に備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書き込み時間短縮
及び単一電源を実現するための昇圧回路の面積縮小に有
効である半導体記憶装置に関する。

【０００２】

【従来の技術】昨今の急速なＣＰＵの高速化に伴って、
演算時間が急速に短縮化されている。それに伴って、取
り扱う対象となるデータ量も増加の一途であり、半導体
記憶装置の容量についても大容量化の要請が強くなって
きている。

【０００３】ここで、従来の半導体記憶装置の構成を図
９に示す。図９において、９２はビットラインを、９３
はメモリセルを、９４はワードラインを、９５はソース
ラインを、９６は書き込みデータをラッチするデータラ
ッチ回路を、９７はセンスアンプを、９８はアドレスデ
コーダを、９９は書き込み及び消去時の高電圧及び電流
を供給する昇圧回路を、それぞれ示している。

【０００４】まず、メモリセルへの書き込み時の動作を
説明する。上記構成において、書き込みたいデータをデ
ータラッチ回路９６にラッチする。次に、データラッチ
回路９６にラッチされたデータを共通のワードラインに
接続されている単位、すなわち一行単位で並列に書き込
んでいく。

【０００５】なお、ここでは単一電源の場合を想定し、
メモリセル９３のドレイン（ビットライン９２）及びコ
ントロールゲート（ワードライン９４）に印加する高電
圧及び電流を発生させる昇圧回路９９を備えているもの
とする。

【０００６】

【発明が解決しようとする課題】上述したような構成で
ある従来の半導体記憶装置では、データラッチ回路がメ
モリセルアレイに１つしか備えられていないため、共通
のワードラインに接続されている一行ごとしか並列に書
き込めず、大容量のデータに対しては書き込み時間が長
くなってしまい、高速の書き換えをすることができない
という問題点が生じている。

【０００７】また、一度に並列に書き込むメモリセルが
多くなると、書き込み電流が増大するために昇圧回路の
電流供給能力を増す必要が生じる。したがって、昇圧回
路の面積が増大してしまうために、チップサイズ自体が
増大してしまうという問題点も有していた。

【０００８】本発明は、上述したような問題点を解消す
るべく、チップサイズの増大を防ぎつつ、書き込むメモ
リセルの並列度をあげ、書き込み時間の短縮を図り、か
つ書き込みの並列度をあげても昇圧回路の面積の増大を
防ぐことができる半導体記憶装置及び方法を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明にかかる半導体記憶装置は、フローティングゲ
ートを有するメモリセルと、メモリセルをアレイ状にな
らべたメモリセルアレイと、メモリセルアレイ中のメモ
リセルのドレインをつなぐビットラインと、メモリセル
の書き込み及び消去を行うための昇圧電圧を発生する昇
圧回路とを備え、ビットラインの中央にメモリセルアレ
イを上下で電気的に分離するトランジスタを有し、メモ
リセルの書き込みデータをラッチする書き込みデータラ
ッチ回路をメモリセルアレイの上下に備えることを特徴
とする。

【００１０】かかる構成により、センスアンプを上下の
メモリセルに対して設けることなく同一メモリセルアレ
イ中の２ワードライン分に対して並列書き込みを行うこ
とができるので、チップ面積を増加させることなく書き
換え時間の高速化を図ることが可能となる。

【００１１】また、本発明にかかる半導体記憶装置は、
昇圧電圧を切り替えるスイッチをさらに備え、メモリセ
ルアレイのビットラインの中央に備えたトランジスタを
挟んで上下に位置するメモリセルの書き込みにおいて、
まず上部に位置するメモリセル及び下部に位置するメモ
リセルに対して順次所定の書き込み時間だけ個別に書き
込みを行い、その後上下に位置するメモリセルに対して
同時に並列に書き込むようスイッチを切り替えることが
好ましい。昇圧回路の電流能力を最小限に抑えることが
できるので、昇圧回路の面積増加を最小限に抑えるとと
もに並列書き込みによる書き込み時間の短縮を図ること
ができるからである。

【００１２】また、本発明にかかる半導体記憶装置は、
メモリセルの書き込み時の書き込み電流を検知する電流
検知回路と、メモリセルアレイの上下を切り替えるスイ
ッチとをさらに備え、メモリセルアレイのビットライン
の中央に備えたトランジスタを挟んで上下に位置するメ
モリセルの書き込みにおいて、まず上部に位置するメモ
リセル及び下部に位置するメモリセルに対して、順次、
昇圧回路から発生する電流が所定のしきい値より小さく
なるまで個別に書き込みを行い、その後上下に位置する
メモリセルに対して同時に並列に書き込むようにスイッ
チを切り替えることが好ましい。昇圧回路の電流能力を
最小限に抑えることができるので、昇圧回路の面積増加
を最小限に抑えるとともに並列書き込みによる書き込み
時間の短縮を図ることができるからである。

【００１３】また、本発明にかかる半導体記憶装置は、
昇圧電圧を検知する電圧検知回路と、昇圧電圧を電圧検
知回路によって切り替えるスイッチとをさらに備え、メ
モリセルアレイのビットラインの中央に備えたトランジ
スタを挟んで上下に位置するメモリセルの書き込みにお
いて、まず上下に位置するメモリセルに対して同時に並
列に書き込み、昇圧電圧が所定のしきい値より小さくな
ったら、上部に位置するメモリセル又は下部に位置する
メモリセルのいずれかに対して、書き込みを行わないよ
うスイッチを切り替えることが好ましい。複雑なタイミ
ング制御をすることなく並列に書き込むメモリセルの最
適化を図ることができ、メモリセルの書き込み時間の短
縮化を図ることが可能となるからである。

【００１４】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１にかかる半導体記憶装置について、図面を
参照しながら説明する。図１は本発明の実施の形態１に
かかる半導体記憶装置の構成図である。

【００１５】図１において、１１はメモリセルアレイ中
のビットラインを上下で電気的に分離するｎｃｈトラン
ジスタを、１２はメモリセルのドレインを接続するビッ
トラインを、１３はフローティングゲートを有するメモ
リセルを、それぞれ示す。

【００１６】また、１４はメモリセルのコントロールゲ
ートを接続するワードラインを、１５はメモリセルのソ
ースを接続するソースラインを、１６は書き込みデータ
をラッチするデータラッチ回路を、１７はセンスアンプ
を、１８はアドレスをデコードするアドレスデコーダ
を、それぞれ示す。

【００１７】まずデータの書き込み時には、ｎｃｈトラ
ンジスタ１１をオフにし、ビットライン１２を電気的に
分離する。こうすることで、メモリセルアレイ中の同一
のワードライン１４に接続されているメモリセルに対し
て、上部のワードライン１４に接続されているメモリセ
ルには上部に位置するデータラッチ回路１６から、下部
のワードライン１４に接続されているメモリセルには下
部に位置するデータラッチ回路１６から、それぞれ別々
のデータを並列に書き込むことができる。すなわち、２
ワードライン文のデータを同時に書き込むことが可能と
なる。

【００１８】次に、書き込みのベリファイ時は、ｎｃｈ
トランジスタ１１をオンにすることで、ビットライン１
２を電気的に接続する。こうすることで、ベリファイに
ついては従来と同様に１つのセンスアンプ１７によっ
て、上下に位置するメモリセルに対して別々に行う。

【００１９】このように、ｎｃｈトランジスタ１１のオ
ンオフ操作によって、同一メモリセルアレイ中の２ワー
ドライン分に対して並列書き込みを実現することができ
ることから、従来のようにセンスアンプを２つ設ける必
要がない。したがって、センスアンプを１つにすること
が可能となる。

【００２０】具体的には、図２に示すような構成とな
る。図２において、２１はメモリアレイを電気的に分離
するｎｃｈトランジスタを、２２はメモリセルのドレイ
ンを接続するビットラインを、２３はフローティングゲ
ートを有するメモリセルを、それぞれ示す。

【００２１】また、２４はメモリセルのコントロールゲ
ートを接続するワードラインを、２５はメモリセルのソ
ースを接続するソースラインを、２６は書き込みデータ
をラッチするデータラッチ回路を、２７はセンスアンプ
を、２８はメモリセルの書き換え時に発生する昇圧電圧
及び電流を切り替えるスイッチを、２９は昇圧回路を、
それぞれ示す。

【００２２】さらに、２０１はトランジスタ２１によっ
て分離されている上部のメモリセルアレイを、２０２は
下部のメモリセルアレイを、それぞれ示している。

【００２３】このように上下にそれぞれ書き込みデータ
ラッチ回路２６を備えることで、ランダムデータをメモ
リセルアレイ上部２０１及び下部２０２のそれぞれ一行
分（一ワードライン）に並列に書き込むことができる半
導体記憶装置を提供できる。

【００２４】以上のように本実施の形態１によれば、セ
ンスアンプを１つにすることが可能となり、チップ面積
の増加を抑えることができる半導体記憶装置を提供する
ことが可能となる。

【００２５】（実施の形態２）以下、本発明の実施の形
態２にかかる半導体記憶装置について、図面を参照しな
がら説明する。本実施の形態２においては、半導体記憶
装置の構成自体は実施の形態１と同様である。図３は本
発明の実施の形態２にかかる半導体記憶装置におけるメ
モリセルの書き込み電流特性を示した図である。

【００２６】図３に示すように、メモリセルの書き込み
電流には、バンド間トンネル電流によってピーク電流が
発生している。単一電源を実現する場合には、かかるピ
ーク電流を供給でき、かつトンネル電流が発生するよう
な高電圧が必要となる。そこで、図４に示すように、本
実施の形態２においてはピーク電流が定常化するまで一
定時間書き込みを行う点に特徴を有する。

【００２７】すなわち、図２に示す昇圧電圧切替スイッ
チ２８のうちＡのみをオンにし、上部のメモリセルアレ
イ２０１中における１つのワードラインに接続されてい
るメモリセルの書き込みを行う。この場合、ピーク電流
は発生するものの、一定時間Ｔが経過するとピーク電流
は消失する。

【００２８】そこで、次に図２に示す昇圧電圧切替スイ
ッチ２８のうちＡをオフにするとともにＢのみをオンに
し、下部のメモリセルアレイ２０２中における１つのワ
ードラインに接続されているメモリセルの書き込みを行
う。この場合も、ピーク電流は発生するものの、一定時
間Ｔが経過するとピーク電流は消失する。

【００２９】かかる書き込み完了後に、昇圧電圧切替ス
イッチ２８のＡ及びＢをオンにして、上部のメモリセル
アレイ２０２中における１つのワードラインに接続され
ているメモリセルと下部のメモリセルアレイ２０２中に
おける１つのワードラインに接続されているメモリセル
について同時に並列書き込みを行う。

【００３０】こうすることで、並列書き込みを行う際に
は、ピーク電流は１つのメモリセル分程度しか発生しな
いことから、並列書き込み時であっても通常の書き込み
時と同程度の電圧を供給することができれば足りること
になる。したがって、書き込み時の電流を供給する昇圧
回路の電流供給能力を従来と同程度に押さえることがで
き、昇圧回路の面積を最小限に抑えることが可能とな
る。

【００３１】以上のように本実施の形態２によれば、並
列書き込みを行う前に、一定時間の書き込みを行うこと
でピーク電流を低減することができ、ひいては書き込み
時の電流を供給する昇圧回路の電流供給能力を従来と同
程度に押さえ、昇圧回路の面積を最小限に抑えることが
可能となる。

【００３２】（実施の形態３）以下、本発明の実施の形
態３にかかる半導体記憶装置について、図面を参照しな
がら説明する。図５は、本発明の実施の形態３にかかる
半導体記憶装置の構成図を示し、図６は、本発明の実施
の形態３にかかる半導体記憶装置の書き込み方式の説明
図である。

【００３３】図５において、５１はメモリアレイを電気
的に分離するｎｃｈトランジスタを、５２はメモリセル
のドレインを接続するビットラインを、５３はフローテ
ィングゲートを有するメモリセルを、それぞれ示す。

【００３４】また、５４はメモリセルのコントロールゲ
ートを接続するワードラインを、５５はメモリセルのソ
ースを接続するソースラインを、５６は書き込みデータ
をラッチするデータラッチ回路を、５７はセンスアンプ
を、５８はメモリセルの書き換え時に発生する昇圧電圧
及び電流を切り替えるスイッチを、５９は昇圧回路を、
５０は書き込み電流を検知する電流検知回路を、それぞ
れ示す。

【００３５】さらに、５０１はトランジスタ５１によっ
て分離されている上部のメモリセルアレイを、５０２は
下部のメモリセルアレイを、それぞれ示している。

【００３６】本実施の形態３では、書き込み時の電流を
検知する電圧電流検知回路５０を備える点に特徴を有す
る。すなわち、図６に示すように、図５に示す昇圧電圧
切替スイッチ５８のうちＡのみをオンにし、上部のメモ
リセルアレイ５０１中における１つのワードラインに接
続されているメモリセルの書き込みを行う。この場合、
メモリセルへの書き込みは、ピーク電流が電流検知回路
５０による電流検知レベル以下になるまで行う。

【００３７】電流検知レベル以下まで電流値が減少した
ら、電流検知回路５０によって昇圧電圧切替スイッチ５
８のうちＡをオフにするとともにＢのみをオンにし、下
部のメモリセルアレイ５０２中における１つのワードラ
インに接続されているメモリセルの書き込みを行う。こ
の場合も、メモリセルへの書き込みは、ピーク電流が電
流検知回路５０による電流検知レベル以下になるまで行
う。

【００３８】電流検知レベル以下まで電流値が減少した
ら、電流検知回路５０によって昇圧電圧切替スイッチ５
８のＡ及びＢをオンにして、上部のメモリセルアレイ５
０２中における１つのワードラインに接続されているメ
モリセルと下部のメモリセルアレイ５０２中における１
つのワードラインに接続されているメモリセルについて
同時に並列書き込みを行う。

【００３９】こうすることで、並列書き込みを行う際に
は、ピーク電流は１つのメモリセル分程度しか発生しな
いことから、並列書き込み時であっても通常の書き込み
時と同程度の電圧を供給することができれば足りること
になる。したがって、書き込み時の電流を供給する昇圧
回路の電流供給能力を従来と同程度に押さえることがで
き、昇圧回路の面積を最小限に抑えることが可能とな
る。

【００４０】以上のように、本実施の形態３によれば、
電流検知回路５０を設けることでピーク電流の変化を正
確に把握することができ、並列書き込みを行う前に、電
流検知レベル以下になるまで書き込みを行うことでピー
ク電流を低減することができ、ひいては書き込み時の電
流を供給する昇圧回路の電流供給能力を従来と同程度に
押さえ、昇圧回路の面積を最小限に抑えることが可能と
なる。

【００４１】（実施の形態４）以下、本発明の実施の形
態４にかかる半導体記憶装置について、図面を参照しな
がら説明する。図７は、本発明の実施の形態４にかかる
半導体記憶装置の構成図を示し、図８は、本発明の実施
の形態４にかかる半導体記憶装置の書き込み方式の説明
図である。

【００４２】図７において、７１はメモリアレイを電気
的に分離するｎｃｈトランジスタを、７２はメモリセル
のドレインを接続するビットラインを、７３はフローテ
ィングゲートを有するメモリセルを、それぞれ示す。

【００４３】また、７４はメモリセルのコントロールゲ
ートを接続するワードラインを、７５はメモリセルのソ
ースを接続するソースラインを、７６は書き込みデータ
をラッチするデータラッチ回路を、７７はセンスアンプ
を、７８はメモリセルの書き換え時に発生する昇圧電圧
及び電流を切り替えるスイッチを、７９は昇圧回路を、
７０は書き込み電圧を検知する電圧検知回路を、それぞ
れ示す。

【００４４】さらに、７０１はトランジスタ７１によっ
て分離されている上部のメモリセルアレイを、７０２は
下部のメモリセルアレイを、それぞれ示している。

【００４５】本実施の形態４では、書き込み時の昇圧電
圧を検知する電圧検知回路７０を備える点に特徴を有す
る。すなわち、図７において、まず書き込むべきデータ
を書き込みデータラッチ回路７６にラッチする。次に、
昇圧電圧切替スイッチ７８のＡ及びＢを同時にオンに
し、上部のメモリセルアレイ７０１中における１つのワ
ードラインに接続されているメモリセルと下部のメモリ
セルアレイ７０２中における１つのワードラインに接続
されているメモリセルの双方に書き込みを行う。

【００４６】この時、並列に書き込むメモリセルへの数
が多くなってしまい、図８に示すように昇圧回路７９の
電流能力が足りなくなってしまうと、昇圧電圧検知レベ
ル以下に昇圧回路７９の昇圧電圧が低下してしまう。か
かる電圧降下を電圧検知回路７０で検知することによ
り、電圧降下が生じた場合には昇圧電圧切替スイッチ７
８のうちＡをオフにする。この状態で書き込みが進行
し、昇圧電圧レベル以上に昇圧回路の出力電圧が上昇し
てくれば、昇圧電圧切替スイッチ７８のうちＡをオンに
することによって、複雑なタイミング制御を行うことな
く、かつ昇圧回路の電流能力を最小限に抑えることがで
き、ひいては、昇圧回路の面積を最小限に抑えることが
可能となる。

【００４７】以上のように、本実施の形態４によれば、
電圧検知回路７０を設けることで出力電圧の電圧降下を
正確に把握することができ、並列書き込み時に、昇圧検
知レベル以下になれば並列度合を低減することで、複雑
なタイミング制御を行うことなく昇圧回路の能力の上限
近傍において並列書き込みを行うことができ、ひいては
書き込み時の電流を供給する昇圧回路の電流供給能力を
従来と同程度に押さえておくことで、昇圧回路の面積を
最小限に抑えることが可能となる。

【００４８】

【発明の効果】以上のように本発明にかかる半導体記憶
装置によれば、メモリセルアレイ中のビットライン中央
でメモリセルアレイを電気的に分離できるトランジスタ
を挿入することで、上下それぞれ１ワードラインに接続
されているメモリセルに対して並列書き込みを行うこと
ができ、書き込み速度の高速化が図れるとともに、昇圧
回路の面積を最小限に抑えることが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかる半導体記憶装
置の構成図

【図２】 本発明の実施の形態２にかかる半導体記憶装
置の構成図

【図３】 本発明の実施の形態２にかかる半導体記憶装
置におけるメモリセル書き込み電流の説明図

【図４】 本発明の実施の形態２にかかる半導体記憶装
置における書き込み方式の説明図

【図５】 本発明の実施の形態３にかかる半導体記憶装
置の構成図

【図６】 本発明の実施の形態３にかかる半導体記憶装
置における書き込み方式の説明図

【図７】 本発明の実施の形態４にかかる半導体記憶装
置の構成図

【図８】 本発明の実施の形態４にかかる半導体記憶装
置における書き込み方式の説明図

【図９】 従来の半導体記憶装置の構成図

【符号の説明】

１１、２１、５１、７１ トランジスタ １２、２２、５２、７２、９２ ビットライン １３、２３、５３、７３、９３ メモリセル １４、２４、５４、７４、９４ ワードライン １５、２５、５５、７５、９５ ソースライン １６、２６、５６、７６、９６ 書き込みデータラッチ
回路 １７、２７、５７、７７、９７ センスアンプ １８、９８ アドレスデコーダ ２８、５８、７８ 昇圧電圧切替スイッチ ２９、５９、７９、９９ 昇圧回路 ２０１、５０１、７０１ 上側メモリセルアレイ ２０２、５０２、７０２ 下側メモリセルアレイ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートを有するメモリセ
   ルと、 前記メモリセルをアレイ状にならべたメモリセルアレイ
   と、 前記メモリセルアレイ中の前記メモリセルのドレインを
   つなぐビットラインと、 前記メモリセルの書き込み及び消去を行うための昇圧電
   圧を発生する昇圧回路とを備え、 前記ビットラインの中央に前記メモリセルアレイを上下
   で電気的に分離するトランジスタを有し、前記メモリセ
   ルの書き込みデータをラッチする書き込みデータラッチ
   回路を前記メモリセルアレイの上下に備えることを特徴
   とした半導体記憶装置。
2. 【請求項２】 前記昇圧電圧を切り替えるスイッチをさ
   らに備え、 前記メモリセルアレイの前記ビットラインの中央に備え
   たトランジスタを挟んで上下に位置する前記メモリセル
   の書き込みにおいて、まず上部に位置する前記メモリセ
   ル及び下部に位置する前記メモリセルに対して順次所定
   の書き込み時間だけ個別に書き込みを行い、その後上下
   に位置する前記メモリセルに対して同時に並列に書き込
   むよう前記スイッチを切り替える請求項１記載の半導体
   記憶装置。
3. 【請求項３】 前記メモリセルの書き込み時の書き込み
   電流を検知する電流検知回路と、前記メモリセルアレイ
   の上下を切り替えるスイッチとをさらに備え、 前記メモリセルアレイの前記ビットラインの中央に備え
   たトランジスタを挟んで上下に位置する前記メモリセル
   の書き込みにおいて、まず上部に位置する前記メモリセ
   ル及び下部に位置する前記メモリセルに対して、順次、
   昇圧回路から発生する電流が所定のしきい値より小さく
   なるまで個別に書き込みを行い、その後上下に位置する
   前記メモリセルに対して同時に並列に書き込むように前
   記スイッチを切り替える請求項１記載の半導体記憶装
   置。
4. 【請求項４】 前記昇圧電圧を検知する電圧検知回路
   と、昇圧電圧を前記電圧検知回路によって切り替えるス
   イッチとをさらに備え、 前記メモリセルアレイの前記ビットラインの中央に備え
   たトランジスタを挟んで上下に位置する前記メモリセル
   の書き込みにおいて、まず上下に位置する前記メモリセ
   ルに対して同時に並列に書き込み、昇圧電圧が所定のし
   きい値より小さくなったら、上部に位置する前記メモリ
   セル又は下部に位置する前記メモリセルのいずれかに対
   して、書き込みを行わないよう前記スイッチを切り替え
   る請求項１記載の半導体記憶装置。