JPH06162763A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06162763A JPH06162763A JP4307105A JP30710592A JPH06162763A JP H06162763 A JPH06162763 A JP H06162763A JP 4307105 A JP4307105 A JP 4307105A JP 30710592 A JP30710592 A JP 30710592A JP H06162763 A JPH06162763 A JP H06162763A
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- cycle
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Abstract
(57)【要約】
【目的】 複数のメモリセルを直列接続してメモリセル
ユニットを構成する方式で、消費電力の低減と共に高速
化をはかり得るＤＲＡＭを提供すること。 【構成】 メモリセルアレイ１と、データノードＮが選
択的にビット線ＢＬに接続されるセンスアンプ７と、セ
ンスアンプ７とメモリセルアレイ１の間に配置されてメ
モリセルデータを一時記憶するレジスタ４と、レジスタ
４の駆動タイミングを制御するレジスタ制御回路１０
と、レジスタ４とビットＢＬの間に設けられたトランス
ファゲート３と、ビット線ＢＬに読出されたデータをセ
ンスアンプ７よりレジスタ４に書込む際にトランスファ
ゲート３を制御するゲート制御回路８と、各部の基準ク
ロックを発生する内部クロック発生回路９とを備えたＤ
ＲＡＭにおいて、レジスタ制御回路１０，ゲート制御回
路８及び内部クロック発生回路９の動作タイミングを、
リード及びリストアのサイクルにより変えることを特徴
とする。
ユニットを構成する方式で、消費電力の低減と共に高速
化をはかり得るＤＲＡＭを提供すること。 【構成】 メモリセルアレイ１と、データノードＮが選
択的にビット線ＢＬに接続されるセンスアンプ７と、セ
ンスアンプ７とメモリセルアレイ１の間に配置されてメ
モリセルデータを一時記憶するレジスタ４と、レジスタ
４の駆動タイミングを制御するレジスタ制御回路１０
と、レジスタ４とビットＢＬの間に設けられたトランス
ファゲート３と、ビット線ＢＬに読出されたデータをセ
ンスアンプ７よりレジスタ４に書込む際にトランスファ
ゲート３を制御するゲート制御回路８と、各部の基準ク
ロックを発生する内部クロック発生回路９とを備えたＤ
ＲＡＭにおいて、レジスタ制御回路１０，ゲート制御回
路８及び内部クロック発生回路９の動作タイミングを、
リード及びリストアのサイクルにより変えることを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にＮＡＮＤ構成のダイナミックＲＡＭ（ＤＲＡ
Ｍ）に関する。
り、特にＮＡＮＤ構成のダイナミックＲＡＭ（ＤＲＡ
Ｍ）に関する。
【０００２】
【従来の技術】従来より、複数個のメモリセルを直列接
続してＮＡＮＤ型のメモリセルユニットを構成し、この
メモリセルユニットの複数個をビット線に接続してメモ
リセルアレイを構成する方式のＤＲＡＭが知られてい
る。このセルアレイ方式は、個々のメモリセルをそれぞ
れビット線に接続する方式に比べてビット線コンタクト
が少なくなるため、セル面積を小さくできる利点があ
る。
続してＮＡＮＤ型のメモリセルユニットを構成し、この
メモリセルユニットの複数個をビット線に接続してメモ
リセルアレイを構成する方式のＤＲＡＭが知られてい
る。このセルアレイ方式は、個々のメモリセルをそれぞ
れビット線に接続する方式に比べてビット線コンタクト
が少なくなるため、セル面積を小さくできる利点があ
る。
【０００３】このＮＡＮＤ型セルアレイ方式では、メモ
リセルユニット内のビット線から遠い方のメモリセルデ
ータを読出す際には、それよりビット線側のセルデータ
を破壊しなければならない。そこで、メモリセルユニッ
ト内のデータを一時保持して再書込みを行うためのレジ
スタを必要とする（例えば、1991,IEEE ISSCC DIGESTOF
TECHNICAL PAPERS,VOL.34,p106, TAM6.2参照）。
リセルユニット内のビット線から遠い方のメモリセルデ
ータを読出す際には、それよりビット線側のセルデータ
を破壊しなければならない。そこで、メモリセルユニッ
ト内のデータを一時保持して再書込みを行うためのレジ
スタを必要とする（例えば、1991,IEEE ISSCC DIGESTOF
TECHNICAL PAPERS,VOL.34,p106, TAM6.2参照）。
【０００４】この一時記憶用のレジスタのレイアウト法
として、複数のメモリセルアレイでレジスタを共有する
方式がある。そのためには、複数のメモリセルアレイに
またがるグローバルビット線を配設して、複数のセンス
アンプのノードをトランスファゲートを介してグローバ
ルビット線に接続するようにし、このグローバルビット
線の端部にレジスタを配置する。
として、複数のメモリセルアレイでレジスタを共有する
方式がある。そのためには、複数のメモリセルアレイに
またがるグローバルビット線を配設して、複数のセンス
アンプのノードをトランスファゲートを介してグローバ
ルビット線に接続するようにし、このグローバルビット
線の端部にレジスタを配置する。
【０００５】しかしながらこの従来方式では、レジスタ
に一時記憶したデータを再書込みするためには、メモリ
セルアレイ内に配置されたビット線より容量の大きいグ
ローバルビット線の充放電を行うことが必要である。従
って、ＤＲＡＭの消費電力が大きいものになるという問
題があった。
に一時記憶したデータを再書込みするためには、メモリ
セルアレイ内に配置されたビット線より容量の大きいグ
ローバルビット線の充放電を行うことが必要である。従
って、ＤＲＡＭの消費電力が大きいものになるという問
題があった。
【０００６】
【発明が解決しようとする課題】以上のように、複数の
メモリセルを直列接続してＮＡＮＤ型メモリセルユニッ
トを構成する方式の従来のＤＲＡＭでは、データの再書
込みのためにグローバルビット線の充放電が必要であ
り、消費電力が大きくなるという問題があった。
メモリセルを直列接続してＮＡＮＤ型メモリセルユニッ
トを構成する方式の従来のＤＲＡＭでは、データの再書
込みのためにグローバルビット線の充放電が必要であ
り、消費電力が大きくなるという問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、複数のメモリセルを直
列接続してメモリセルユニットを構成する方式で消費電
力の低減をはかったＤＲＡＭを提供することにある。ま
た、本発明の他の目的は、一時記憶用レジスタとトラン
スファゲートのタイミング、及び内部クロックの周期の
長さを制御することで高速化をはかったＤＲＡＭを提供
することにある。
ので、その目的とするところは、複数のメモリセルを直
列接続してメモリセルユニットを構成する方式で消費電
力の低減をはかったＤＲＡＭを提供することにある。ま
た、本発明の他の目的は、一時記憶用レジスタとトラン
スファゲートのタイミング、及び内部クロックの周期の
長さを制御することで高速化をはかったＤＲＡＭを提供
することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。
に本発明では、次のような構成を採用している。
【０００９】即ち本発明は、ＮＡＮＤ構成のＤＲＡＭに
おいて、複数のダイナミック型メモリセルが直列接続さ
れて構成されたメモリセルユニットが複数個ずつ第１の
ビット線に接続されて構成される複数のメモリセルアレ
イと、各メモリセルアレイに挟まれた領域に配置され
て、データノードが選択的に第１のビット線に接続され
るセンスアンプと、複数のメモリセルにまたがって配設
されて、各メモリセルアレイ内の第１のビット線が選択
的に接続される第２のビット線と、センスアンプとその
両側に配置されるメモリセルアレイの間に配置されて、
メモリセルユニットから読出されたメモリセルデータを
一時記憶するレジスタと、このレジスタの駆動タイミン
グを制御し、かつメモリセルからデータを読出すリード
サイクル及びメモリセルへデータを書込むリストアサイ
クルにより駆動タイミングを変えるレジスタ制御回路
と、レジスタと第１のビット線の間に設けられたトラン
スファゲートと、アドレスに応じて、第１のビット線に
読出されたデータをセンスアンプよりレジスタに書込む
際にセンスアンプのデータノードと第１のビット線との
間を切り離すべくトランスファゲートを制御し、かつリ
ードサイクル及びリストアサイクルにより制御タイミン
グを変えるゲート制御回路と、メモリセルアレイを駆動
する手段，センスアンプを駆動する手段，レジスタ制御
回路及びゲート制御回路の基準タイミングとなる内部ク
ロックを発生し、かつリードサイクル及びリストアサイ
クルによりクロックの周期を変える内部クロック発生回
路とを備えたことを特徴とする。
おいて、複数のダイナミック型メモリセルが直列接続さ
れて構成されたメモリセルユニットが複数個ずつ第１の
ビット線に接続されて構成される複数のメモリセルアレ
イと、各メモリセルアレイに挟まれた領域に配置され
て、データノードが選択的に第１のビット線に接続され
るセンスアンプと、複数のメモリセルにまたがって配設
されて、各メモリセルアレイ内の第１のビット線が選択
的に接続される第２のビット線と、センスアンプとその
両側に配置されるメモリセルアレイの間に配置されて、
メモリセルユニットから読出されたメモリセルデータを
一時記憶するレジスタと、このレジスタの駆動タイミン
グを制御し、かつメモリセルからデータを読出すリード
サイクル及びメモリセルへデータを書込むリストアサイ
クルにより駆動タイミングを変えるレジスタ制御回路
と、レジスタと第１のビット線の間に設けられたトラン
スファゲートと、アドレスに応じて、第１のビット線に
読出されたデータをセンスアンプよりレジスタに書込む
際にセンスアンプのデータノードと第１のビット線との
間を切り離すべくトランスファゲートを制御し、かつリ
ードサイクル及びリストアサイクルにより制御タイミン
グを変えるゲート制御回路と、メモリセルアレイを駆動
する手段，センスアンプを駆動する手段，レジスタ制御
回路及びゲート制御回路の基準タイミングとなる内部ク
ロックを発生し、かつリードサイクル及びリストアサイ
クルによりクロックの周期を変える内部クロック発生回
路とを備えたことを特徴とする。
【００１０】さらに、内部クロック発生回路は、リード
サイクルとリストアサイクルとでクロックの周期を変え
る以外に、リード及びリストアのサイクル中でもクロッ
クの周期を変えることを特徴としている。
サイクルとリストアサイクルとでクロックの周期を変え
る以外に、リード及びリストアのサイクル中でもクロッ
クの周期を変えることを特徴としている。
【００１１】
【作用】本発明によれば、レジスタと第１のビット線の
間に設けられたトランスファゲートを制御することによ
って、メモリセルデータを一時記憶するレジスタに再書
込みを行う際に第１のビット線を切り離した状態でセン
スアンプを動作させることができる。即ち、第１のビッ
ト線の充放電を行うことなく、レジスタへのデータ保存
動作が可能になり、ＮＡＮＤ型のＤＲＡＭの消費電力を
低減することができる。
間に設けられたトランスファゲートを制御することによ
って、メモリセルデータを一時記憶するレジスタに再書
込みを行う際に第１のビット線を切り離した状態でセン
スアンプを動作させることができる。即ち、第１のビッ
ト線の充放電を行うことなく、レジスタへのデータ保存
動作が可能になり、ＮＡＮＤ型のＤＲＡＭの消費電力を
低減することができる。
【００１２】これに加え、メモリセルからデータを読出
すリードサイクル及びメモリセルへデータを再書込むリ
ストアサイクル及びどのビット線を通じてデータを読出
し書込みを行うかに応じてタイミングを変えることので
きるゲート制御回路、レジスタ制御回路及び複数個の長
さの周期を発生させることのできる内部クロック発生回
路等を備えたことにより、リード時とリストア時はそれ
ぞれ独立にタイミングを最適化することにより高速化を
実現することができる。
すリードサイクル及びメモリセルへデータを再書込むリ
ストアサイクル及びどのビット線を通じてデータを読出
し書込みを行うかに応じてタイミングを変えることので
きるゲート制御回路、レジスタ制御回路及び複数個の長
さの周期を発生させることのできる内部クロック発生回
路等を備えたことにより、リード時とリストア時はそれ
ぞれ独立にタイミングを最適化することにより高速化を
実現することができる。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１４】図１は本発明の第１の実施例に係わるＤＲ
ＡＭの概略構成を示すブロック図、図２〜図４は図２を
分割して具体的に示す回路構成図である。ここでは、４
個のメモリセルＭＣを直列接続して一つのメモリセルユ
ニットを構成する例を示している。メモリセルユニット
の構成は、図５（ａ）に示す通りである。
ＡＭの概略構成を示すブロック図、図２〜図４は図２を
分割して具体的に示す回路構成図である。ここでは、４
個のメモリセルＭＣを直列接続して一つのメモリセルユ
ニットを構成する例を示している。メモリセルユニット
の構成は、図５（ａ）に示す通りである。
【００１５】このようなメモリセルユニットが複数個配
列されたメモリセルアレイ１1 及び１2 がセンスアンプ
７を挟んで配置されている。メモリセルアレイ１1 ，１
2 の端部にはそれぞれダミーセルアレイ２1 ，２2 が設
けられている。メモリセルＭＣ及びダミーセルＤＣは、
通常のＤＲＡＭに用いられる１トランジスタ／１キャパ
シタのセルである。
列されたメモリセルアレイ１1 及び１2 がセンスアンプ
７を挟んで配置されている。メモリセルアレイ１1 ，１
2 の端部にはそれぞれダミーセルアレイ２1 ，２2 が設
けられている。メモリセルＭＣ及びダミーセルＤＣは、
通常のＤＲＡＭに用いられる１トランジスタ／１キャパ
シタのセルである。
【００１６】センスアンプ７は、ｎＭＯＳトランジスタ
Ｑ41，Ｑ42とｐＭＯＳトランジスタＱ43，Ｑ44からなる
ＣＭＯＳフリップフロップである。センスアンプ７には
隣接してイコライズ回路６が設けられている。イコライ
ズ回路６は、ブリチャージ用ｎＭＯＳトランジスタＱ3
1，Ｑ32とイコライズ用ｎＭＯＳトランジスタＱ33によ
り構成されている。
Ｑ41，Ｑ42とｐＭＯＳトランジスタＱ43，Ｑ44からなる
ＣＭＯＳフリップフロップである。センスアンプ７には
隣接してイコライズ回路６が設けられている。イコライ
ズ回路６は、ブリチャージ用ｎＭＯＳトランジスタＱ3
1，Ｑ32とイコライズ用ｎＭＯＳトランジスタＱ33によ
り構成されている。
【００１７】センスアンプ７及びイコライズ回路６とメ
モリセルアレイ１1 ，１2 の間に、再書込み用のレジス
タ４1 ，４2 が配置されている。この実施例ではレジス
タ４1 ，４2 は、メモリセルアレイ１1 ，１2 に用いら
れるメモリセルＭＣと同じものを用いて、図５（ｂ）に
示すように構成されている。ワード線ＷＬ0 〜ＷＬ3，
／ＷＬ0 〜／ＷＬ3 で選択される３２個のメモリセルに
対応して、レジスタ４1 ，４2 も各ビット線毎にレジス
タワード線ＲＷＬ0 〜ＲＷＬ7 ，ＲＷＬ8 〜ＲＷＬ15に
より選択される１６個のメモリセルが配置される。
モリセルアレイ１1 ，１2 の間に、再書込み用のレジス
タ４1 ，４2 が配置されている。この実施例ではレジス
タ４1 ，４2 は、メモリセルアレイ１1 ，１2 に用いら
れるメモリセルＭＣと同じものを用いて、図５（ｂ）に
示すように構成されている。ワード線ＷＬ0 〜ＷＬ3，
／ＷＬ0 〜／ＷＬ3 で選択される３２個のメモリセルに
対応して、レジスタ４1 ，４2 も各ビット線毎にレジス
タワード線ＲＷＬ0 〜ＲＷＬ7 ，ＲＷＬ8 〜ＲＷＬ15に
より選択される１６個のメモリセルが配置される。
【００１８】一方のメモリセルアレイ１1 の４本のビッ
ト線ＢＬ0 〜ＢＬ3 （第１のビット線）はそれぞれ、ｎ
ＭＯＳトランジスタＱ11〜Ｑ14からなるトランスファゲ
ート３1 を介して一つにまとめられて、センスアンプ７
の一方のデータノードＮ1 に接続されている。他方のメ
モリセル１2 の４本のビット線／ＢＬ0 〜／ＢＬ3 はそ
れぞれ、ｎＭＯＳトランジスタＱ51〜Ｑ54からなるトラ
ンスファゲート３2 を介して一つにまとめられて、セン
スアンプ７の他方のデータノードＮ2 に接続されてい
る。
ト線ＢＬ0 〜ＢＬ3 （第１のビット線）はそれぞれ、ｎ
ＭＯＳトランジスタＱ11〜Ｑ14からなるトランスファゲ
ート３1 を介して一つにまとめられて、センスアンプ７
の一方のデータノードＮ1 に接続されている。他方のメ
モリセル１2 の４本のビット線／ＢＬ0 〜／ＢＬ3 はそ
れぞれ、ｎＭＯＳトランジスタＱ51〜Ｑ54からなるトラ
ンスファゲート３2 を介して一つにまとめられて、セン
スアンプ７の他方のデータノードＮ2 に接続されてい
る。
【００１９】センスアンプ７のデータノードＮ1 ，Ｎ2
はそれぞれ、ｎＭＯＳトランジスタＱ21，Ｑ22からなる
トランスファゲート５を介してグローバルビット線ＧＢ
Ｌ，／ＧＢＬ（第２のビット線）に接続されている。グ
ローバルビット線ＧＢＬ，／ＧＢＬは、メモリセルアレ
イ１1 ，１2 にまたがって配設され、これが図示しない
データ入出力線に接続されることになる。
はそれぞれ、ｎＭＯＳトランジスタＱ21，Ｑ22からなる
トランスファゲート５を介してグローバルビット線ＧＢ
Ｌ，／ＧＢＬ（第２のビット線）に接続されている。グ
ローバルビット線ＧＢＬ，／ＧＢＬは、メモリセルアレ
イ１1 ，１2 にまたがって配設され、これが図示しない
データ入出力線に接続されることになる。
【００２０】読出し／書込み用ゲート制御回路８は、ア
ドレスに応じて各トランスファゲート３1 ，３2 ，５を
制御するためのものである。このゲート制御回路８は基
本的に、メモリセルからビット線に読出されたデータの
うち注目するビット線のデータのみをセンスアンプ７の
データノードに転送し、これをレジスタ４1 ，４2 の中
の注目するデータノードにビット線を切り離した状態で
再書込みするように、トランスファゲート３1 ，３2 を
制御する。
ドレスに応じて各トランスファゲート３1 ，３2 ，５を
制御するためのものである。このゲート制御回路８は基
本的に、メモリセルからビット線に読出されたデータの
うち注目するビット線のデータのみをセンスアンプ７の
データノードに転送し、これをレジスタ４1 ，４2 の中
の注目するデータノードにビット線を切り離した状態で
再書込みするように、トランスファゲート３1 ，３2 を
制御する。
【００２１】図６から図１１は、この実施例でのデータ
読出しとそのデータの再書込み用レジスタ４1 ，４2 の
書込み動作、及び再書込み用レジスタ４1 ，４2 からメ
モリセルへのデータの再書込みの具体的な波形を示して
いる。ここでは、ワード線ＷＬ0 により選択されるメモ
リセルユニットの最初の４ビット分に注目して説明す
る。全ての信号はクロック信号ＣＫにより作られる。
読出しとそのデータの再書込み用レジスタ４1 ，４2 の
書込み動作、及び再書込み用レジスタ４1 ，４2 からメ
モリセルへのデータの再書込みの具体的な波形を示して
いる。ここでは、ワード線ＷＬ0 により選択されるメモ
リセルユニットの最初の４ビット分に注目して説明す
る。全ての信号はクロック信号ＣＫにより作られる。
【００２２】まずデータ読出し前に、トランスファゲー
ト制御信号線φt0〜φt3は全て“Ｈ”レベルとされ、イ
コライズ制御信号線ＶBLEQが“Ｈ”レベルになってイコ
ライズ回路６によりビット線、レジスタ４1 ，４2 のノ
ード及びセンスアンプ７のノードが例えば（１／２）Ｖ
CCにプリチャージされる。プリチャージが終了するとφ
t0〜φt7までが全て“Ｌ”レベルとなる。次いで、クロ
ック信号の下がりを受けてφt0が“Ｈ”レベルとなる。
ト制御信号線φt0〜φt3は全て“Ｈ”レベルとされ、イ
コライズ制御信号線ＶBLEQが“Ｈ”レベルになってイコ
ライズ回路６によりビット線、レジスタ４1 ，４2 のノ
ード及びセンスアンプ７のノードが例えば（１／２）Ｖ
CCにプリチャージされる。プリチャージが終了するとφ
t0〜φt7までが全て“Ｌ”レベルとなる。次いで、クロ
ック信号の下がりを受けてφt0が“Ｈ”レベルとなる。
【００２３】この状態でワード線が選択駆動される。い
まの場合メモリセルアレイ１1 側のワード線ＷＬ0 が立
ち上がり、このワード線ＷＬ0 に沿ったメモリセルのデ
ータがビット線ＢＬ0 に読出される。同時にダミーセル
アレイ２1 のダミーワード線ＤＷＬ0 は立ち下がる。こ
れは、ワード線ＷＬ0 の立ち上がりによるビット線に対
するカップリングノイズを相殺するためである。
まの場合メモリセルアレイ１1 側のワード線ＷＬ0 が立
ち上がり、このワード線ＷＬ0 に沿ったメモリセルのデ
ータがビット線ＢＬ0 に読出される。同時にダミーセル
アレイ２1 のダミーワード線ＤＷＬ0 は立ち下がる。こ
れは、ワード線ＷＬ0 の立ち上がりによるビット線に対
するカップリングノイズを相殺するためである。
【００２４】これらビット線ＢＬ0 ，／ＢＬ0 に読出さ
れたデータがセンスアンプ７のノードＮ1 ，Ｎ2 に転送
される。その後、制御信号線φt0，φt4がＨレベルにな
ってビット線ＢＬ0 ，／ＢＬ0 に読出されたデータがセ
ンスアンプ７のノードＮ1 ，Ｎ2 に読出され、φt0，φ
t4が再びＬレベルになってビット線ＢＬ0 ，／ＢＬ0と
切り離される。この状態でセンスアンプ７の増幅動作が
行われる。
れたデータがセンスアンプ７のノードＮ1 ，Ｎ2 に転送
される。その後、制御信号線φt0，φt4がＨレベルにな
ってビット線ＢＬ0 ，／ＢＬ0 に読出されたデータがセ
ンスアンプ７のノードＮ1 ，Ｎ2 に読出され、φt0，φ
t4が再びＬレベルになってビット線ＢＬ0 ，／ＢＬ0と
切り離される。この状態でセンスアンプ７の増幅動作が
行われる。
【００２５】センスアンプ７の増幅動作と共に、ビット
線ＢＬ0 から読出されたデータがレジスタ４1 の中の所
定のメモリセルに書込まれる。いまの場合、レジスタ４
1 の制御信号線ＲＷＬ0 〜ＲＷＬ3 のうち、ＲＷＬ0 が
“Ｈ”レベルとなることによって、選択されているメモ
リセルに再書込みがなされる。次いで、ＲＷＬ0 を
“Ｌ”レベルにしてレジスタワード線を下げた後、Ｂ
Ｌ，／ＢＬのイコライズを行う。
線ＢＬ0 から読出されたデータがレジスタ４1 の中の所
定のメモリセルに書込まれる。いまの場合、レジスタ４
1 の制御信号線ＲＷＬ0 〜ＲＷＬ3 のうち、ＲＷＬ0 が
“Ｈ”レベルとなることによって、選択されているメモ
リセルに再書込みがなされる。次いで、ＲＷＬ0 を
“Ｌ”レベルにしてレジスタワード線を下げた後、Ｂ
Ｌ，／ＢＬのイコライズを行う。
【００２６】以下同様の動作を繰り返して、ワード線Ｗ
Ｌ0 により選択されてビット線ＢＬ0 ，ＢＬ1 ，ＢＬ2
，ＢＬ3 に読出されたデータが順次センスアンプ７に
転送され、レジスタ４1 の制御信号線ＲＷＬ0 〜ＲＷＬ
3 で制御される４個のメモリセルに再書込みされる。こ
の動作が終了すると、φt0〜φt7まで全てのφt ゲート
を上げてＢＬ0 〜ＢＬ3 ，／ＢＬ0 〜／ＢＬ3 を全てイ
コライズする。以下同様にＷＬ0 を上げたままＷＬ1 を
“Ｈ”レベルにすることで、奥にあるメモリセルのデー
タを読出していく。
Ｌ0 により選択されてビット線ＢＬ0 ，ＢＬ1 ，ＢＬ2
，ＢＬ3 に読出されたデータが順次センスアンプ７に
転送され、レジスタ４1 の制御信号線ＲＷＬ0 〜ＲＷＬ
3 で制御される４個のメモリセルに再書込みされる。こ
の動作が終了すると、φt0〜φt7まで全てのφt ゲート
を上げてＢＬ0 〜ＢＬ3 ，／ＢＬ0 〜／ＢＬ3 を全てイ
コライズする。以下同様にＷＬ0 を上げたままＷＬ1 を
“Ｈ”レベルにすることで、奥にあるメモリセルのデー
タを読出していく。
【００２７】次いで、再書込み用レジスタ４1 ，４2 か
らメモリセルへの再書込みは、再書込みを行うべきメモ
リセルが接続されたトランスファゲートを開いて、セン
スアンプ７を動作させればよい。このとき、読出した時
とは逆に奥の方のメモリセルからデータを書込んでい
く。
らメモリセルへの再書込みは、再書込みを行うべきメモ
リセルが接続されたトランスファゲートを開いて、セン
スアンプ７を動作させればよい。このとき、読出した時
とは逆に奥の方のメモリセルからデータを書込んでい
く。
【００２８】このように本実施例によれば、再書込み用
レジスタ４1 ，４2 とビット線ＢＬの間に設けられたト
ランスファゲート３1 ，３2 を制御することによって、
メモリセルデータを一時記憶するレジスタ４1 ，４2 に
再書込みを行う際にビット線ＢＬを切り離した状態でセ
ンスアンプ７を動作させることができる。即ち、ビット
線ＢＬの充放電を行うことなく、レジスタ４1 ，４2 へ
のデータ保存動作が可能になり、消費電力を低減するこ
とができる。
レジスタ４1 ，４2 とビット線ＢＬの間に設けられたト
ランスファゲート３1 ，３2 を制御することによって、
メモリセルデータを一時記憶するレジスタ４1 ，４2 に
再書込みを行う際にビット線ＢＬを切り離した状態でセ
ンスアンプ７を動作させることができる。即ち、ビット
線ＢＬの充放電を行うことなく、レジスタ４1 ，４2 へ
のデータ保存動作が可能になり、消費電力を低減するこ
とができる。
【００２９】次に、図１２から図１８を参照しながら本
発明の第２の実施例を説明する。図１２は第２の実施例
に係わるＤＲＡＭの概略構成を示すブロック図である。
各部の具体的構成は、前記図２〜図４に示すのと同様で
ある。
発明の第２の実施例を説明する。図１２は第２の実施例
に係わるＤＲＡＭの概略構成を示すブロック図である。
各部の具体的構成は、前記図２〜図４に示すのと同様で
ある。
【００３０】ここで、第１の実施例においては図６から
図１１にあるように、リードサイクルとリストアサイク
ルにおいて等しい長さの周期のクロックを使っており、
また信号のタイミングはクロックＣＫの下がり（図中
(1) ）を基準に作っていた。さらに、両サイクルにおい
て (2) ：ＳＡＰの立ち上がり ／ＳＡＮの下がり (3) ：ＲＷＬ0 (4) ：φt0の立ち上がり（イコライズ用） (5) ：φt0の下がり （イコライズ用） のタイミングを等しくとっている。
図１１にあるように、リードサイクルとリストアサイク
ルにおいて等しい長さの周期のクロックを使っており、
また信号のタイミングはクロックＣＫの下がり（図中
(1) ）を基準に作っていた。さらに、両サイクルにおい
て (2) ：ＳＡＰの立ち上がり ／ＳＡＮの下がり (3) ：ＲＷＬ0 (4) ：φt0の立ち上がり（イコライズ用） (5) ：φt0の下がり （イコライズ用） のタイミングを等しくとっている。
【００３１】従って、レジスタワード線ＲＷＬ0 の下が
るタイミング(3) は、リードサイクルにおけるレジスタ
ワード線の立ち上げに要する時間(6) によって律速され
る。また、イコライズのためにφt0からφt7を上げるタ
イミング(4) は、リストアサイクルにおけるワード線を
下げるのに要する時間(7) に律速される。
るタイミング(3) は、リードサイクルにおけるレジスタ
ワード線の立ち上げに要する時間(6) によって律速され
る。また、イコライズのためにφt0からφt7を上げるタ
イミング(4) は、リストアサイクルにおけるワード線を
下げるのに要する時間(7) に律速される。
【００３２】以上より、第１の実施例においては、リー
ドサイクルとリストアサイクルは等しい長さのクロック
ＣＫを使っているために、独立にサイクルの長さを短縮
することができず高速化の障害となっていると考えられ
る。
ドサイクルとリストアサイクルは等しい長さのクロック
ＣＫを使っているために、独立にサイクルの長さを短縮
することができず高速化の障害となっていると考えられ
る。
【００３３】そこで第２の実施例においては、図１２に
示すような内部クロック発生回路９を用い、リードサイ
クルとリストアサイクルでクロックの周期の長さを変え
ることができるようにしている。また、第１の実施例で
は読出し／書込み用ゲート制御回路８において、ノード
Ｎ1 ，Ｎ2 のイコライズのためにφt0からφt7までのφ
t ゲートを全て“Ｈ”レベルにするタイミングはリード
サイクルとリストアサイクルにおいて共通していたが、
第２の実施例におけるゲート制御制御回路８では、リー
ドサイクルとリストアサイクルでφt ゲートを立ち上げ
るタイミングと下げるタイミングを変えることができる
ようにしている。
示すような内部クロック発生回路９を用い、リードサイ
クルとリストアサイクルでクロックの周期の長さを変え
ることができるようにしている。また、第１の実施例で
は読出し／書込み用ゲート制御回路８において、ノード
Ｎ1 ，Ｎ2 のイコライズのためにφt0からφt7までのφ
t ゲートを全て“Ｈ”レベルにするタイミングはリード
サイクルとリストアサイクルにおいて共通していたが、
第２の実施例におけるゲート制御制御回路８では、リー
ドサイクルとリストアサイクルでφt ゲートを立ち上げ
るタイミングと下げるタイミングを変えることができる
ようにしている。
【００３４】さらに、第１の実施例においてはリードサ
イクルとリストアサイクルでレジスタワード線ＲＷＬを
“Ｌ”レベルにするタイミングが等しかったが、第２の
実施例ではレジスタワード線制御回路１０を用いること
により、サイクルに応じてレジスタワード線ＲＷＬを
“Ｌ”レベルにするタイミングを変えることができるよ
うにしている。
イクルとリストアサイクルでレジスタワード線ＲＷＬを
“Ｌ”レベルにするタイミングが等しかったが、第２の
実施例ではレジスタワード線制御回路１０を用いること
により、サイクルに応じてレジスタワード線ＲＷＬを
“Ｌ”レベルにするタイミングを変えることができるよ
うにしている。
【００３５】図１３から図１８は、この第２の実施例で
のデータの読出しとそのデータの再書込み用レジスタ４
1 ，４2 への書込み動作及び再書込み用レジスタからメ
モリセルへのデータの再書込みの具体的な波形を示して
いる。
のデータの読出しとそのデータの再書込み用レジスタ４
1 ，４2 への書込み動作及び再書込み用レジスタからメ
モリセルへのデータの再書込みの具体的な波形を示して
いる。
【００３６】本実施例では、リードサイクルにおいて
は、図１５の(4)'と(5)'及び図８の(4) と(5) を比較し
て分かるように、イコライズのためのφt ゲートを上げ
るタイミングをリストアサイクルとは独立して早めてい
る。さらに、リストアサイクルにおいては、図１６〜図
１８の(3)'と図９〜図１１の(3) を比較して分かるよう
に、リードサイクルとは独立にレジスタワード線を下げ
るタイミングを早めている。
は、図１５の(4)'と(5)'及び図８の(4) と(5) を比較し
て分かるように、イコライズのためのφt ゲートを上げ
るタイミングをリストアサイクルとは独立して早めてい
る。さらに、リストアサイクルにおいては、図１６〜図
１８の(3)'と図９〜図１１の(3) を比較して分かるよう
に、リードサイクルとは独立にレジスタワード線を下げ
るタイミングを早めている。
【００３７】このように本実施例によれば、第１の実施
例と同様に消費電力の低減をはかり得るのは勿論のこ
と、リードサイクルとリストアサイクルで、トランスフ
ァゲート３，レジスタ４の動作タイミング及びクロック
を変えることにより、第１の実施例と比べて高速化を達
成することができる。
例と同様に消費電力の低減をはかり得るのは勿論のこ
と、リードサイクルとリストアサイクルで、トランスフ
ァゲート３，レジスタ４の動作タイミング及びクロック
を変えることにより、第１の実施例と比べて高速化を達
成することができる。
【００３８】次に、図１９から図２５を参照しながら本
発明の第３の実施例を説明する。図１９は第３の実施例
に係わるＤＲＡＭの概略構成を示すブロック図である。
各部の具体的構成は、前記図２〜図４に示すのと同様で
ある。
発明の第３の実施例を説明する。図１９は第３の実施例
に係わるＤＲＡＭの概略構成を示すブロック図である。
各部の具体的構成は、前記図２〜図４に示すのと同様で
ある。
【００３９】ここで、第３の実施例が第２の実施例と異
なる点は、図２０から図２５と図１３から図１８を比較
して分かるように、第２の実施例においては内部クロッ
クの周期の長さはリードサイクルとリストアサイクルに
おいてのみ異なっているだけであったが、第３の実施例
においてはリードサイクル及びリストアサイクルの中で
も異なっているという点である。
なる点は、図２０から図２５と図１３から図１８を比較
して分かるように、第２の実施例においては内部クロッ
クの周期の長さはリードサイクルとリストアサイクルに
おいてのみ異なっているだけであったが、第３の実施例
においてはリードサイクル及びリストアサイクルの中で
も異なっているという点である。
【００４０】第２の実施例では、まず第１にリードサイ
クルにおいては、図１３〜図１５を見て分かるように、
１６ビットのメモリセルのデータを全て読出した後は、
図１５にあるように全てのφt ゲートを開けてイコライ
ズを行う。このため、イコライズの必要がない段階、即
ち図１３，図１４のようにφt0，φt ，φt2を開けてデ
ータを読出す時のクロックの周期にもこの時間間隔が確
保してある必要があった。従って、イコライズの必要の
ない段階、即ち図１３，図１４のようにφt0，φt ，φ
t2を開けてデータを読出す時は、全てのφt ゲートを開
けてイコライズをするという時間分を省略することがで
きれば、その分だけ高速化することができる。
クルにおいては、図１３〜図１５を見て分かるように、
１６ビットのメモリセルのデータを全て読出した後は、
図１５にあるように全てのφt ゲートを開けてイコライ
ズを行う。このため、イコライズの必要がない段階、即
ち図１３，図１４のようにφt0，φt ，φt2を開けてデ
ータを読出す時のクロックの周期にもこの時間間隔が確
保してある必要があった。従って、イコライズの必要の
ない段階、即ち図１３，図１４のようにφt0，φt ，φ
t2を開けてデータを読出す時は、全てのφt ゲートを開
けてイコライズをするという時間分を省略することがで
きれば、その分だけ高速化することができる。
【００４１】また、リストアサイクルにおいてもこれと
同様に図１６，１７のように全φtゲートを開けてイコ
ライズを行う必要がない時にもクロックの周期には図１
８にあるようなφt ゲートを開けている時間間隔が確保
してある。従って、図１６，図１７において全てのφt
ゲートを開けてイコライズするという時間分を省略する
ことができれば、その分だけ高速化することができる。
同様に図１６，１７のように全φtゲートを開けてイコ
ライズを行う必要がない時にもクロックの周期には図１
８にあるようなφt ゲートを開けている時間間隔が確保
してある。従って、図１６，図１７において全てのφt
ゲートを開けてイコライズするという時間分を省略する
ことができれば、その分だけ高速化することができる。
【００４２】第３の実施例においては、図１９に示すよ
うな内部クロック発生回路９により各サイクル（リー
ド，リストア）の中においても全φt ゲートを開けてイ
コライズを行う必要の有無に応じて内部クロックの周期
の長さを変える。即ち、リードサイクルにおいて、図２
０，図２１の(8) と図２２の(8)'を比較して分かるよう
に、全φt ゲートを上げてイコライズする必要のない時
はその分クロックの周期を短かくしてある。
うな内部クロック発生回路９により各サイクル（リー
ド，リストア）の中においても全φt ゲートを開けてイ
コライズを行う必要の有無に応じて内部クロックの周期
の長さを変える。即ち、リードサイクルにおいて、図２
０，図２１の(8) と図２２の(8)'を比較して分かるよう
に、全φt ゲートを上げてイコライズする必要のない時
はその分クロックの周期を短かくしてある。
【００４３】また、リストアサイクルにおいては、図２
３，図２４の(9) と図２５の(9)'を比較して分かるよう
に、やはり全φt ゲートを上げてイコライズする必要の
ない時はその分クロックの周期を短かくしてある。これ
により本実施例は、第２の実施例以上に高速化を達成す
ることができる。なお、本発明は上述した各実施例に限
定されるものではなく、その要旨を逸脱しない範囲で、
種々変形して実施することができる。
３，図２４の(9) と図２５の(9)'を比較して分かるよう
に、やはり全φt ゲートを上げてイコライズする必要の
ない時はその分クロックの周期を短かくしてある。これ
により本実施例は、第２の実施例以上に高速化を達成す
ることができる。なお、本発明は上述した各実施例に限
定されるものではなく、その要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００４４】
【発明の効果】以上詳述したように本発明によれば、Ｎ
ＡＮＤ型のメモリセルアレイの間に配置されるセンスア
ンプに隣接して一時記憶用のレジスタを配置して、メモ
リセルデータをこのレジスタに書込む際にトランスファ
ゲートの制御によってビット線及びグローバルビット線
を切り離した状態でセンスアンプを動作させることによ
り、ビット線の充放電を行うことなくレジスタへのデー
タの保存動作が可能となり、ＤＲＡＭの消費電力を低減
することができる。さらに、一時記憶用レジスタとトラ
ンスファゲートのタイミング、及び内部クロックの周期
の長さを制御することにより、動作速度の高速化をはか
ることができる。
ＡＮＤ型のメモリセルアレイの間に配置されるセンスア
ンプに隣接して一時記憶用のレジスタを配置して、メモ
リセルデータをこのレジスタに書込む際にトランスファ
ゲートの制御によってビット線及びグローバルビット線
を切り離した状態でセンスアンプを動作させることによ
り、ビット線の充放電を行うことなくレジスタへのデー
タの保存動作が可能となり、ＤＲＡＭの消費電力を低減
することができる。さらに、一時記憶用レジスタとトラ
ンスファゲートのタイミング、及び内部クロックの周期
の長さを制御することにより、動作速度の高速化をはか
ることができる。
【図１】第１の実施例のＤＲＡＭの概略構成を示すブロ
ック図。
ック図。
【図２】第１の実施例のＤＲＡＭの要部を分割して示す
回路構成図。
回路構成図。
【図３】第１の実施例のＤＲＡＭの要部を分割して示す
回路構成図。
回路構成図。
【図４】第１の実施例のＤＲＡＭの要部を分割して示す
回路構成図。
回路構成図。
【図５】メモリセル部の構成及びレジスタの構成を示す
図。
図。
【図６】リードサイクルにおいてメモリセルＭＣ0 のデ
ータを読出しレジスタセルＲＣ0 に書込む際の各信号の
タイミングを示す図。
ータを読出しレジスタセルＲＣ0 に書込む際の各信号の
タイミングを示す図。
【図７】リードサイクルにおいてメモリセルＭＣ1 又は
ＭＣ2 のデータを読出し、レジスタセルＲＣ1 又はＲＣ
2 に書込む際の各信号のタイミングを示す図。
ＭＣ2 のデータを読出し、レジスタセルＲＣ1 又はＲＣ
2 に書込む際の各信号のタイミングを示す図。
【図８】リードサイクルにおいてメモリセルＭＣ3 のデ
ータを読出し、レジスタセルＲＣ3 に書込む際の各信号
のタイミングを示す図。
ータを読出し、レジスタセルＲＣ3 に書込む際の各信号
のタイミングを示す図。
【図９】リストアサイクルにおいてレジスタセルＲＣ15
のデータをメモリセルＭＣ15に再書き込みする際の各信
号のタイミングを示す図。
のデータをメモリセルＭＣ15に再書き込みする際の各信
号のタイミングを示す図。
【図１０】リストアサイクルにおいてレジスタセルＲＣ
14又はＲＣ13のデータをメモリセルＭＣ14又はＭＣ13に
再書き込みする際の各信号のタイミングを示す図。
14又はＲＣ13のデータをメモリセルＭＣ14又はＭＣ13に
再書き込みする際の各信号のタイミングを示す図。
【図１１】リストアサイクルにおいてレジスタセルＲＣ
12のデータをメモリセルＭＣ12に再書き込みする際の各
信号のタイミングを示す図。
12のデータをメモリセルＭＣ12に再書き込みする際の各
信号のタイミングを示す図。
【図１２】第２の実施例のＤＲＡＭの概略構成を示すブ
ロック図。
ロック図。
【図１３】リードサイクルにおいてメモリセルＭＣ0 の
データを読出し、レジスタセルＲＣ0 に書き込む際の各
信号のタイミングを示す図。
データを読出し、レジスタセルＲＣ0 に書き込む際の各
信号のタイミングを示す図。
【図１４】リードサイクルにおいてメモリセルＭＣ1 又
はＭＣ2 のデータを読出し、レジスタセルＲＣ1 又はＲ
Ｃ2 に書込む際の各信号のタイミングを示す図。
はＭＣ2 のデータを読出し、レジスタセルＲＣ1 又はＲ
Ｃ2 に書込む際の各信号のタイミングを示す図。
【図１５】リードサイクルにおいてメモリセルＭＣ3 の
データを読出し、レジスタセルＲＣ3 に書込む際の各信
号のタイミングを示す図。
データを読出し、レジスタセルＲＣ3 に書込む際の各信
号のタイミングを示す図。
【図１６】リストアサイクルにおいてレジスタセルＲＣ
15のデータをメモリセルＭＣ15に再書き込みする際の各
信号のタイミングを示す図。
15のデータをメモリセルＭＣ15に再書き込みする際の各
信号のタイミングを示す図。
【図１７】リストアサイクルにおいてレジスタセルＲＣ
14又はＲＣ13のデータをメモリセルＭＣ14又はＭＣ13に
再書き込みする際の各信号のタイミングを示す図。
14又はＲＣ13のデータをメモリセルＭＣ14又はＭＣ13に
再書き込みする際の各信号のタイミングを示す図。
【図１８】リストアサイクルにおいてレジスタセルＲＣ
12のデータをメモリセルＭＣ12に再書き込みする際の各
信号のタイミングを示す図。
12のデータをメモリセルＭＣ12に再書き込みする際の各
信号のタイミングを示す図。
【図１９】第３の実施例のＤＲＡＭの概略構成を示すブ
ロック図。
ロック図。
【図２０】リードサイクルにおいてメモリセルＭＣ0 の
データを読出し、レジスタセルＲＣ0 に書き込む際の各
信号のタイミングを示す図。
データを読出し、レジスタセルＲＣ0 に書き込む際の各
信号のタイミングを示す図。
【図２１】リードサイクルにおいてメモリセルＭＣ1 又
はＭＣ2 のデータを読出し、レジスタセルＲＣ1 又はＲ
Ｃ2 に書込む際の各信号のタイミングを示す図。
はＭＣ2 のデータを読出し、レジスタセルＲＣ1 又はＲ
Ｃ2 に書込む際の各信号のタイミングを示す図。
【図２２】リードサイクルにおいてメモリセルＭＣ3 の
データを読出し、レジスタセルＲＣ3 に書込む際の各信
号のタイミングを示す図。
データを読出し、レジスタセルＲＣ3 に書込む際の各信
号のタイミングを示す図。
【図２３】リストアサイクルにおいてレジスタセルＲＣ
15のデータをメモリセルＭＣ15に再書き込みする際の各
信号のタイミングを示す図。
15のデータをメモリセルＭＣ15に再書き込みする際の各
信号のタイミングを示す図。
【図２４】リストアサイクルにおいてレジスタセルＲＣ
14又はＲＣ13のデータをメモリセルＭＣ14又はＭＣ13に
再書き込みする際の各信号のタイミングを示す図。
14又はＲＣ13のデータをメモリセルＭＣ14又はＭＣ13に
再書き込みする際の各信号のタイミングを示す図。
【図２５】リストアサイクルにおいてレジスタセルＲＣ
12のデータをメモリセルＭＣ12に再書き込みする際の各
信号のタイミングを示す図。
12のデータをメモリセルＭＣ12に再書き込みする際の各
信号のタイミングを示す図。
１…メモリセルアレイ、 ２…ダミーセルアレイ、 ３…トランスファゲート、 ４…再書込み用のレジスタ、 ５…トランスファゲート、 ６…イコライズ回路、 ７…センスアンプ、 ８…ゲート制御回路、 ９…内部クロック発生回路、 １０…レジスタワード線制御回路、 ＢＬ…ビット線（第１のビット線）、 ＧＢＬ…グローバルビット線（第２のビット線）、 ＷＬ…ワード線、 ＤＷＬ…ダミーワード線、 ＲＷＬ…レジスタワード線、 φ…トランスファゲート制御信号線。
Claims (2)
- 【請求項１】複数のダイナミック型メモリセルが直列接
続されて構成されたメモリセルユニットが複数個ずつ第
１のビット線に接続されて構成される複数のメモリセル
アレイと、 各メモリセルアレイに挟まれた領域に配置されて、デー
タノードが選択的に第１のビット線に接続されるセンス
アンプと、 前記複数のメモリセルにまたがって配設されて、各メモ
リセルアレイ内の第１のビット線が選択的に接続される
第２のビット線と、 前記センスアンプとその両側に配置される前記メモリセ
ルアレイの間に配置されて、前記メモリセルユニットか
ら読出されたメモリセルデータを一時記憶するレジスタ
と、 このレジスタの駆動タイミングを制御し、かつメモリセ
ルからデータを読出すリードサイクル及びメモリセルへ
データを書込むリストアサイクルにより駆動タイミング
を変えるレジスタ制御回路と、 前記レジスタと第１のビット線の間に設けられたトラン
スファゲートと、 アドレスに応じて、第１のビット線に読出されたデータ
を前記センスアンプより前記レジスタに書込む際に前記
センスアンプのデータノードと第１のビット線との間を
切り離すべく前記トランスファゲートを制御し、かつリ
ードサイクル及びリストアサイクルにより制御タイミン
グを変えるゲート制御回路と、 前記メモリセルアレイを駆動する手段，前記センスアン
プを駆動する手段，前記レジスタ制御回路及びゲート制
御回路の基準タイミングとなる内部クロックを発生し、
かつリードサイクル及びリストアサイクルによりクロッ
クの周期を変える内部クロック発生回路と、を備えたこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記内部クロック発生回路は、リード及び
リストアの各サイクル中でもクロックの周期を変えるこ
とができるものである請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30710592A JP3195074B2 (ja) | 1992-11-17 | 1992-11-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30710592A JP3195074B2 (ja) | 1992-11-17 | 1992-11-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06162763A true JPH06162763A (ja) | 1994-06-10 |
| JP3195074B2 JP3195074B2 (ja) | 2001-08-06 |
Family
ID=17965095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30710592A Expired - Fee Related JP3195074B2 (ja) | 1992-11-17 | 1992-11-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195074B2 (ja) |
-
1992
- 1992-11-17 JP JP30710592A patent/JP3195074B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3195074B2 (ja) | 2001-08-06 |
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Legal Events
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