KR950010759B1 - 다이나믹형 반도체 기억장치 - Google Patents

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내용 없음.

Description

다이나믹형 반도체 기억장치

제 1 도 및 제 2 도는 본 발명에 따른 DRAM의 제 1 실시예의 구성, 즉 감지증폭기의 한쪽에 레지스터를 설치한 실시예의 DRAM의 구성을 나타낸 도면.

제 3(a) 도 및 제 3(b) 도는 각각 제 1 실시예에서의 NAND형 메모리셀 유니트 및 레지스터의 구성을 나타낸 도면.

제 4 도 및 제 5 도는 제 1 실시예의 데이터 독출동작을 설명하기 위한 타이밍도.

제 6 도는 제 1 실시예에서의 데이터전송시스템 제어회로의 구성을 나타낸 도면.

제 7 도는 제 1 실시예에서의 I/O 레지스터셀의 구성을 나타낸 도면.

제 8 도 내지 제12도는 제 6 도에 도시된 데이터전송시스템 제어회로부의 구체적인 구성을 나타낸 도면.

제13(a)도 및 제13(b)도는 클럭제어 인버터(N₁₁, N₁₂)의 구체적인 구성을 나타낸 도면.

제14도는 I/O 레지스터로부터 비트선쌍상으로의 데이터 저장시에 각 노드에서 얻어지는 동작파형을 나타낸 도면.

제15도는 제 6 도의 데이터전송시스템 제어회로의 다른 구성예를 나타낸 도면.

제16도는 제 7 도의 I/O 레지스터셀의 다른 구성예를 나타낸 도면.

제17도는 제 8 도의 데이터전송시스템 제어회로의 다른 구성예를 나타낸 도면.

제18도는 제12도의 데이터전송시스템 제어회로의 다른 구성예를 나타낸 도면.

제19도는 제15도 및 제16도의 구성에서의 각 노드에서 얻어지는 동작파형을 나타낸 도면.

제20도는 제 1 도의 제 1변형예를 나타낸 도면.

제21도는 제 1 도의 제 2 변형예를 나타낸 도면.

제22도 및 제23도는 본 발명에 따른 DRAM의 제 2 실시예의 구성, 즉 감지증폭기의 양쪽에 레지스터를 설치한 실시예의 DRAM의 구성을 나타낸 도면.

제24도 및 제25도는 제 2 실시예의 데이터 독출동작을 설명하기 위한 타이밍도.

제26도 및 제27도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 1 변형예에 따른 DRAM의 구성을 나타낸 도면.

28도 및 제29도는 제 2 실시예의 제 1 변형예의 데이터 독출동작을 설명하기 위한 타이밍도.

제30(a)도 및 제30(b)도는 각각 제 2 실시예의 제 1 변형예에서의 레지스터의 메모리셀의 구성예를 나타낸 도면.

제31도 및 제32도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 2 변형예에 따른 DRAM의 구성을 나타낸 도면.

제33도 및 제34도는 제 2 실시예의 제 2 변형예의 데이터 독출동작을 설명하기 위한 타이밍도.

제35도 및 제36도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 3 변형예에 따른 DRAM의 구성을 나타낸 도면.

제37도 및 제38도는 제 2 실시예의 제 3 변형예의 데이터 독출동작을 설명하기 위한 타이밍도.

제39도 및 제40도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 4 변형예에 따른 DRAM의 구성을 나타낸 도면.

제41도 및 제42도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 5 변형예에 따른 DRAM의 구성을 나타낸 도면.

제43도는 제41도 및 제42도의 구성에 있어서 고속으로 데이터를 출력시키기 위한 I/O 레지스터의 구성예를 나타낸 도면.

제44도는 I/O 레지스터의 회로도.

제45도 및 제46도는 제41도 및 제42도에서의 신호를 제어하기 위해 사용되는 기본신호를 발생시키기 위한 회로의 회로도.

제47도는 제45도 및 제46도의 회로에서의 독출동작을 설명하기 위한 타이밍도.

제48도는 제45도 및 제46도의 회로에서의 재기록동작을 설명하기 위한 타이밍도.

제49도는 제41도 및 제42도에서의 신호의 독출순서를 결정하는 프로세스를 설명하기 위한 도면.

제50도는 제41도 및 제42도에서의 신호의 기록순서를 결정하는 프로세스를 설명하기 위한 도면.

제51도 및 제52도는 본 발명에 따른 DRAM의 제 3 실시예의 구성, 즉 차동형 감지증폭기를 이용한 실시예의 DRAM의 구성을 나타낸 도면.

제53도 및 제54도는 제 3 실시예의 데이터 독출동작을 설명하기 위한 타이밍도.

제55도는 제 3 실시예의 데이터 기록동작을 설명하기 위한 도면.

제56도 및 제57도는 차동형 감지증폭기를 이용한 제 3 실시예의 제 1 변형예에 따른 DRAM의 구성을 나타낸 도면.

제58도 및 제59도는 제 3 실시예의 제 1 변형예에 따른 DRAM의 데이터 독출동작을 설명하기 위한 타이밍도.

제60도는 제 3 실시예의 제 1 변형예에 따른 DRAM에서의 데이터 기록동작을 설명하기 위한 타이밍도.

제61도는 차동형 감지증폭기를 이용한 제 3 실시예의 제 2 변형예에 따른 DRAM의 구성을 나타낸 도면.

제62도는 차동형 감지증폭기를 이용한 제 3 실시예의 제 3 변형예에 따른 DRAM의 구성을 나타낸 도면.

제63도는 본 발명에 따른 DRAM의 제 4 실시예의 구성, 즉 전력소비를 줄이기 위한 메모리 블럭을 서브 블럭으로 분할한 실시예의 DRAM의 구성을 나타낸 도면.

제64도는 전력소비를 줄이기 위해 메모리 블럭을 서브블럭으로 분할한 제 4 실시예의 제 1 변형예에 따른 DRAM의 구성을 나타낸 도면.

제65도 및 제66도는 전력소비를 줄이기 위해 메모리 블럭을 서브블럭으로 분할한 제 4 실시예의 제 2 변형예에 따른 DRAM의 구성을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

1₁, 1₂, 11₁, 11₂: 메모리셀 어레이 2₁, 2₂: 더미셀 어레이

3 : 감지증폭기 4, 6, 7, 9 : 전송게이트

5 : 재기록용 레지스터 8 : 등화회로

10 : 게이트 제어회로 51 : 독출게이트

52 : 레지스터 감지증폭기 53 : 글로발 비트선 등화회로

54 : 기록용 버퍼 55 : I/O 레지스터 입출력용 전송게이트

56 : I/O 레지스터셀 57 : DQ선쌍으로의 전송게이트

58, 58' : 데이터전송시스템 제어회로 60 : I/O 레지스터

BL₀, /BL₀~BL₃, /BL₃: 비트선 GBL, /GBL : 글로발 비트선

(본 발명에서, /표시는 임의의 신호의 반전신호를 의미하는 것이다. 예컨대, /BL₀는 BL₀의 반전신호를 의미하는 것이다.)

[산업상의 이용분야]

본 발명은 다이나믹형 반도체 기억장치(DRAM)에 관한 것이다.

[종래의 기술 및 그 문제점]

종래부터, 복수개의 메모리셀을 직렬접속시켜 복수개의 NAND형 메모리셀 유니트를 구성하고, 이 메모리셀 유니트 복수개을 비트선에 접속시켜 메모리셀 어레이를 구성하는 방식의 DRAM이 알려져 있다. 이러한 메모리셀 어레이 시스템에 있어서는 개개의 메모리셀을 각각 비트선에 접속시키는 시스템에 비해 비트선 접촉(bit line contact)의 수를 적게 할 수 있으므로, 셀면적의 축소가 가능하게 된다.

그렇지만, 상기한 메모리셀 어레이 시스템에 있어서는, 비트선으로부터 먼쪽에 위치하는 메모리셀 유니트의 메모리셀로부터 데이터를 독출할 때에는 메모리셀 또는 독출메모리셀과 비트선 사이에 위치하는 셀의 데이터가 파괴되게 된다. 그러므로, 메모리 셀 유니트의 데이터를 일시적으로 보존하기 위한 레지스터를 사용하여 데이터를 재기록할 필요가 있게 된다(예컨대, IEEE ISSCC DIGEST OF TECHNICAL PAPERS, VOL. 34, p106, TAM. 2, 1991 참조).

상기한 일시저장용 레지스터의 배치방법으로서는 복수개의 메모리셀 어레이에 대해 하나의 레지스터를 설치하는 것이 통상적으로 이용되는 방법이다. 이 방법에 있어서는, 복수개의 메모리셀 어레이에 걸치도록 글로발 비트선(global bit line)을 설치하여 복수개의 감지증폭기의 각 노드가 전송게이트를 통해 글로발 비트선에 접속되도록 하고, 이 글로발 비트선의 한쪽단에 레지스터를 접속시키고 있다.

그렇지만, 상기한 종래의 시스템에서는, 레지스터에 일시적으로 저장한 데이터를 재기록하기 위해서 메모리셀 어레이내에 배치된 비트선보다 큰 용량을 갖는 글로발 비트선을 충전 및 방전시킬 필요가 있다. 따라서, 종래의 DRAM에서는 데이터 재기록동작시의 전력소비가 커지게 된다.

또, 상기한 NAND형 셀 어레이 시스템은 셀면적이 작기 때문에 개방 비트선 시스템(open bit line system)으로서 유효하게 사용할 수가 있다. 그러므로, 셀 어레이 시스템에 있어서는 개방 비트선 시스템의 변형인 의사절반(pseudo-folded) 비트선 시스템이 제안되어 있다. 이 시스템은 일시적으로 메모리 블럭의 단부에 설치된 더미셀 어레이를 메모리 블럭에서의 메모리셀 어레이로 사용하는 시스템이다.

그러나, 이 시스템에서는 더미셀 어레이도 메모리셀 어레이와 마찬가지로 복수개의 더미셀을 직렬접속시킨 유니트 구성으로 할 필요가 있으므로, 더미셀 어레이의 면적이 커지게 된다.

또, 각 메모리셀이 비트선 접촉중 대응하는 하나에 접속되어 있는 통상적인 종래의 DRAM에 있어서는 칩의 외부로부터 메모리셀로 데이터를 기록하는 동작이, 메모리셀로부터 비트선으로 데이터를 독출하여 전위차를 감지증폭기에 의해 Vcc 및 Vss로 증폭하고, DQ선으로 데이터를 전송한 후 메모리셀로 재기록하는 활성 재저장동작시에 동시에 수행되게 된다.

상술한 시스템에서는, DRAM의 독출모드 및 기록모드가 서로 구분되어 있지 않고, 또 그모드를 설정하기 위한 회로도 필요치 않다. 그렇지만, 이 방법에서는 데이터를 메모리셀로부터 비트선으로 독출하고 감지증폭기를 사용하여 Vcc와 Vss의 전위차를 증폭함으로써 얻어지는 데이터와 반대의 데이터를 외부로부터 기록하는 경우, 그 동작중에 메모리셀로부터의 데이터를 Vcc와 Vss의 전위차로 증폭하는 감지증폭기의 2개의 노드상의 전위 Vcc 및 Vss가 각각 Vss 및 Vcc로 반전되기 때문에, 전력소비가 커지게 된다.

더욱이, 복수개의 직렬접속된 메모리셀로 구성된 메모리셀 유니트를 비트선에 접속시켜 놓은 DRAM에서는 메모리셀을 직렬로 접속시킴으로써 메모리셀의 데이터를 랜덤하면서도 고속으로 독울할 수 없게 된다.

상술한 바와 같이, 복수개의 메모리셀을 직렬로 접속시켜 NAND형 메모리셀 유니트를 구성하는 종래의 DRAM에서는, 데이터를 재기록하기 위해 글로발 비트선을 충·방전시킬 필요가 있으므로 전력소비가 커지게 된다. 또, 의사절반 비트선 시스템을 채용한 경우에는 종래의 DRAM의 셀면적이 더미셀 어레이에 대응하는 양만큼 증가하게 된다. 더욱이, 종래의 DRAM에서는 메모리셀이 직렬로 접속되어 있기 때문에 메모리셀의 데이터를 랜덤하면서도 고속으로 독출할 수 없게 된다.

또, 각 메모리셀이 비트선 접촉중 대응하는 하나에 접속되어 있는 통상의 DRAM에 있어서는 외부로부터 메모리셀로 기록을 수행하는 경우, 예컨대 감지증폭기를 이용하여 Vcc 및 Vss로 전위차를 증폭함으로써 얻어지는 데이터와 반대의 데이터를 외부로부터 기록하는 경우, 그 동작중에 메모리셀로부터의 데이터를 Vcc와 Vss 사이의 전위차로 증폭하는 감지증폭기의 2개의 노드상의 전위 Vcc 및 Vss가 각각 Vss 및 Vcc로 반전되기 때문에 전력소비가 커지게 된다.

[발명의 목적]

본 발명의 목적은 복수개의 메모리셀을 직렬로 접속시킴으로써 구성되는 메모리셀 유니트를 갖추고서 전력소비를 줄임과 더불어 오독출동작을 방지할 수 있는 DRAM을 제공함에 있다.

본 발명의 다른 목적은 더미셀을 필요로 하지 않은 감지증폭기 시스템을 채용하여 셀면적의 축소를 도모한 DRAM을 제공함에 있다.

본 발명의 또다른 목적은 외부로부터 데이터를 기록한 후 그 데이터를 메모리셀에 기록할 때에 제 1 감지증폭기의 동작을 제어함으로써 데이터기록시의 전력소비를 억제할 수 있는 DRAM을 제공함에 있다.

본 발명의 또다른 목적은 외부로부터 데이터 독출 또는 외부로부터의 데이터 기록시에 동작속도를 향상시킬 수 있는 DRAM을 제공함에 있다.

[발명의 구성 및 작용]

본 발명의 제 1 실시태양에 따른 DRAM은 제 1 비트선과 ; 복수개의 다이나믹형 메모리셀이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이 ; 상기 제 1 비트선에 접속된 제 1 전송게이트 ; 상기 제 1 전송게이트를 통해 상기 제 1 비트선에 선택적으로 접속되는 제 1 데이터 노드와 제 2 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 적어도 하나의 감지증폭기 ; 상기 감지증폭기와 상기 메모리셀 어레이 사이에 설치됨과 더불어 직접 또는 제 2 전송게이트를 통해 상기 제 1 데이터 노드 및 상기 제 2 데이터 노드중 적어도 하나에 접속되어 메모리셀 유니트로부터 독출된 메모리셀 데이터를 일시적으로 저장하기 위한 적어도 하나의 레지스터 및 ; 상기 제 1 비트선에 독출된 데이터를 상기 감지증폭기로부터 상기 레지스터로 저장하는 경우, 상기 제 1 전송게이트를 제어하여 상기 감지증폭기의 제 1 데이터 노드를 상기 제 1 비트선으로부터 선택적이면서 전기적으로 분리하는 게이트 제어수단을 구비하여 이루어진 것을 특징으로 한다.

상기와 같이 구성된 본 발명의 제 1 실시태양에 의하면, 레지스터와 제 1 비트선 사이에 설치된 전송게이트를 제어함으로써, 메모리셀 데이터를 일시적으로 저장하기 위한 레지스터에 재기록용 데이터를 저장할 때에 제 1 비트선을 전기적으로 분리시킨 상태에서 감지증폭기를 동작시킬 수 있게 된다. 즉, 제 1 비트선을 충전 및 방전시키지 않고 레지스터로 데이터를 저장하는 동작을 수행하는 것이 가능하게 되어 NAND형 DRAM의 전력소비를 줄일 수 있게 되고, 감지증폭동작을 수행할 때 셀 어레이에서의 제 1 비트선상에 발생할 수 있는 노이즈의 발생을 방지하는 것이 가능하게 되어 독출동작을 안정하게 수행할 수 있게 된다.

본 발명의 제 2 실시태양에 따른 DRAM은 제 1 비트선과; 복수개의 다이나믹형 메모리셀이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이 ; 상기 제 1 비트선에 선택적으로 접속되는 제 1 데이터 노드와 제 2 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 제 1 감지증폭기 ; 상기 복수개의 메모리셀 어레이에 걸치도록 설치되어 상기 제 1 감지증폭기의 제 2 데이터 노드에 선택적으로 접속되는 제 2 비트선 ; 상기 제 2 비트선에 접속되어 외부에 대한 데이터 전송동작을 제어하기 위한 스위치 ; 상기 제 1 감지증폭기와 상기 메모리셀 어레이 사이에 접속되어 상기 메모리셀 유니트의 메모리셀로부터 독출된 메모리셀 데이터를 일시적으로 저장하기 위한 제 1 레지스터 ; 상기 제 2 비트선에 외부 데이터를 기록하기 위한 버퍼 ; 상기 메모리셀로부터 독출된 데이터를 증폭하기 위한 제 2 감지증폭기 및 ; 외부 데이터를 상기 제 2 비트선을 통해 기록하는 경우, 상기 제 1 감지증폭기, 상기 스위치, 상기 버퍼 및 상기 제 2 감지증폭기를 제어하여 상기 제 1 감지증폭기가 동작하기 전에 상기 버퍼 및 스위치에 의해 데이터를 상기 제 2 비트선으로부터 상기 제 1 비트선으로 기록하는 제어수단을 구비하여 이루어진 것을 특징으로 한다.

상기와 같이 구성된 본 발명의 제 2 실시태양에 의하면, 외부로부터의 데이터를 제 2 비트선을 통해 메모리셀에 기록하는 경우, 제 1 감지증폭기가 동작하기 전에 칩외부로부터의 데이터를 제 2 감지증폭기 또는 버퍼에 의해 증폭한 다음 제 2 비트선을 통해 제 1 비트선에 전송하게 된다. 그러므로, 종래기술에 있어서 Vcc 및 Vss로 설정되어 있는 제 1 감지증폭기의 입/출력노드의 전위가 반전되는 경우에 발생하는 전력소비를 줄일 수 있게 된다.

본 발명의 제 3 실시태양에 따른 DRAM은 제 1 비트선과 ; 복수개의 다이나믹형 메모리셀이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이 ; 상기 제 1 비트선에 선택적으로 접속되는 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 적어도 하나의 제 1 감지증폭기 ; 상기 제 1 감지증폭기와 상기 메모리 어레이 사이에 설치되어 메모리셀 유니트로부터 독출된 상기 메모리셀의 데이터를 일시적으로 저장하기 위한 제 1 레지스터 및 ; 복수개의 상기 제 1 감지증폭기를 분할하고, 1회의 액세스에 의해 상기 감지증폭기로부터 독출되는 데이터 항목의 수를 한 부로하여 데이터를 입/출력하기 위한 적어도 한 부의 레지스터를 구비하여 이루어진 것을 특징으로 한다.

상기와 같이 구성된 본 발명의 제 3 실시태양에 의하면, 1회의 액세스에 하나의 감지증폭기로부터 독출되는 데이터 항목의 수에 대응하는 하나이상의 입/출력레지스터를 설치하기 때문에, 데이터를 입/출력레지스터로 전송한 후에 랜덤하면서도 고속으로 데이터를 입력 또는 출력할 수 있게 된다.

본 발명의 제 4 실시태양에 따른 DRAM은 비트선과 ; 복수개의 다이나믹형 메모리셀이 상기 비트선에 접속되어 구성된 메모리셀 어레이 ; 제1 및 제 2 입력노드를 갖춘 차동형 감지증폭기 ; 상기 감지증폭기의 제1 및 제 2 입력노드를 상기 비트선에 선택적으로 접속시키기 위한 제1 및 제 2 전송게이트 ; 상기 감지증폭기의 제1 및 제 2 입력노드 사이의 경로를 선택적으로 단락시키기 위한 제 3 전송게이트 ; 상기 비트선에 접속된 선충전수단 및 ; 상기 제1 내지 제 3 전송게이트를 제어하여 상기 비트선의 선충전전위를 상기 감지증폭기의 제1 및 제 2 입력노드에 기준전위로서 공급한 후 이들 제1 및 제 2 입력노드를 전기적으로 부유상태로 설정하여 상기 비트선에 독출된 메모리셀 데이터를 상기 제1 및 제 2 입력노드중 하나에 전송하는 제어수단을 구비하여 이루어진 것을 특징으로 한다.

상기와 같이 구성된 본 발명의 제 4 실시태양에 의하면, 차동형 감지증폭기를 이용하여 그 한쪽의 입력노드에 데이터독출을 위한 기준전위로서 독출직전의 비트선 선충전전위를 공급하고, 다른쪽 입력노드에 독출한 데이터를 공급한다. 따라서, 감지증폭기는 단일종단형(single-ended) 증폭기로 되어 더미셀 어레이가 필요치 않게 되므로 셀면적을 축소시킬 수 있게 된다.

상술한 바와 같이 본 발명에 의하면, 일시저장 레지스터를 NAND형 메모리셀 어레이 사이에 배치된 감지증폭기에 인접하게 설치하고, 비트선을 충·방전시키지 않고 데이터를 레지스터에 저장할 수 있도록 메모리셀 데이터를 레지스터에 저장할 때에 전송게이트를 제어하여 비트선 및 글로발 비트선을 전기적으로 분리시킨 상태에서 감지증폭기를 동작시킴으로써, DRAM의 전력소비를 줄일 수 있게 되고, 또 독출시에 발생하는 노이즈를 억제할 수 있게 된다.

더욱이, 데이터를 I/O 레지스터셀로부터 메모리셀로 기록할 때에 제 1 감지증폭기를 동작시키지 않고 제 2 감지증폭기 또는 기록용 버퍼에 의해 데이터를 글로발 비트선쌍으로부터 비트선쌍으로 전송함으로써 전력소비를 줄일 수 있게 된다.

[실시예]

이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.

제 1 도 및 제 2 도는 본 발명에 따른 DRAM의 제 1 실시예의 구성, 즉 감지증폭기의 한쪽에 레지스터를 설치한 실시예의 DRAM의 구성을 나타낸 도면이다. 이 실시예는 하나의 메모리셀 유니트(memory cell unit)가 직렬로 접속된 4개의 메모리셀(MC)로 이루어진 예를 나타내고 있다. 메모리셀의 구체적인 구성을 제 3(a) 도에 나타낸다. 제 1 도 및 제 2 도에 나타낸 바와 같이, 복수개의 메모리셀 유니트로 구성된 메모리셀 어레이(1₁, 1₂)는 감지증폭기(3)의 양쪽에 설치되고, 이들 메모리셀 어레이(1₁, 1₂)의 한쪽 단부에는 각각 더미셀 어레이(2₁, 2₂)가 설치되어 있다. 더미셀 어레이는 직렬로 접속된 4개의 메모리셀로 이루어진 메모리셀 유니트와 동일한 구성으로 할 수가 있다. 여기에서, 메모리셀(MC) 및 더미셀(DC)은 각각 통상의 DRAM에 사용되는 1-트랜지스터/1-캐패시터의 셀이다.

감지증폭기(3)는 nMOS 트랜지스터(Q₅₁, Q₅₂)와 pMOS 트랜진스터(Q₅₃, Q₅₄)로 이루어진 CMOS 플립플롭을 포함하고 있고, 이 감지증폭기(3)에는 인접하게 등화회로(equalize circuit ; 8)가 설치되어 있다. 등화회로(8)는 선충전용 nMOS 트랜지스터(Q₄₁, Q₄₂)와 등화용 nMOS 트랜지스터(Q₄₃)를 포함하고 있다.

재기록용 레지스터(5)는 2개의 메모리셀 어레이중 하나인 메모리셀 어레이(1₁)와 감지증폭기(3) 및 등화회로(8) 사이에 설치된다. 이 실시예에 있어서는 제 3(b) 도에 나타낸 바와 같이 레지스터(5)가 메모리셀 어레이에 사용되는 메모리셀(MC)의 구성과 동일한 구성으로 이루어진다. 더욱이, 워드선(WL₀~WL₃)에 의해 선택되는 4개의 메모리셀(MC)에 대응해서, 레지스터(5)에 있어서도 각 데이터 노드(RBL₀~RBL₃)마다 레지스터 워드선(RWL₀~RWL₃)에 의해 선택되는 4개의 메모리셀이 설치된다.

2개의 메모리셀 어레이중 하나인 메모리셀 어레이(1₁)의 4개의 비트선(BL₀~BL₃)은 각각 전송게이트(4)의 4개의 nMOS 트랜지스터(Q₁₁~Q₁₄)를 통해 레지스터(5)의 데이터 노드(RBL₀~RBL₃)에 접속되어 있고, 레지스터(5)의 데이터 노드(RBL₀~RBL₃)는 각각 전송게이트(6)의 nMOS 트랜지스터(Q₂₁~Q₂₄)를 통해 공통접속노드에 접속되어 있으며, 공통접속노드는 감지증폭기(3)의 2개의 데이터 노드중 하나인 데이터 노드(N₁)에 접속되어 있다. 그리고 다른쪽 메모리셀 어레이(1₂)의 4개의 비트선(/BL₀~/BL₃; 여기에서, /BL₀는 BL₀의 반전신호를 의미하는 것이고, /BL₃는 BL₃의 반전신호를 의미하는 것이다.)은 각각 전송게이트(9)의 nMOS 트랜지스터(Q₆₁~Q₆₄)를 통해 공통접속노드에 접속되어 있고, 공통접속노드는 감지증폭기(3)의 다른 데이터 노드(N₂)에 접속되어 있다.

감지증폭기(3)의 데이터 노드(N₁, N₂)는 각각 전송게이트(7)의 nMOS 트랜지스터(Q₃₁, Q₃₂)를 통해 글로발 비트선(GBL, /GBL)에 접속되어 있고, 글로발 비트선(GBL, /GBL)은 메모리셀 어레이(1₁, 1₂)에 걸치도록 배치되어 데이터 입/출력선(도시되지 않음)에 접속되어 있다. 글로발 비트선용의 전송게이트(7)는 실제적으로는 서로 연결되어 있는 제 1 도 및 제 2 도에 각각 도시된 회로부 사이의 연결관계를 쉽게 이해할 수 있도록 하기 위해 제 1 도 및 제 2 도에 중복하여 도시되어 있다.

독출/기록 게이트 제어회로(10)는 클럭에 응답하여 전송게이트(4, 6, 7, 9)를 제어하기 위한 것이로, 기본적으로는 메모리셀로부터 비트선으로 독출된 데이터 항목중에서 선택된 비트선의 데이터만을 감지증폭기(3)의 데이터 노드에 전송하고, 이것을 레지스터(5)의 대응하는 데이터 노드에 비트선을 전기적으로 분리시킨 상태에서 재기록하도록 전송게이트(4, 6)을 제어한다.

제 4 도 및 제 5 도는 제 1 실시예의 독출동작에 의해 독출된 독출 데이터를 재기록용 레지스터(5)에 재기록하는 데이터 재기록동작을 설명하기 위한 실제적인 파형도이다. 이 예에서는 워드선(WL₀)에 의해 선택되는 메모리셀 유니트의 제 1 비트에 주목해서 설명하기로 한다.

데이터를 독출하기 전에 전송게이트 제어신호선(ø₁₀~ø₁₃, ø_tR0~ø_tR3)에 모두 "H"레벨로 설정하고, 등화제어신호선(V_BLEQ)을 "H"레벨로 설정한다. 그 결과, 등화회로(8)에 의해 비트선, 레지스터(5)의 노드 및 감지증폭기(3)의 노드가 예컨대 1/2Vcc로 선충전된다. 이후, 제어신호선(ø_tR1, ø_tR2, ø_tR3, ø_tR5, ø_tR6, ø_tR7)을 "L"레벨로 설정함으로써, 비트선(BL₀, /BL₀)만이 감지증폭기(3)의 노드(N₁, N₂)에 각각 접속되게 된다.

이 상태에서, 워드선을 선택적으로 구동시킨다. 이 경우, 메모리셀 어레이(1₁)측의 워드선(WL₀)의 전위가 상승하여 이 워드선(WL₀)을 따라 배열된 메모리셀의 데이터 항복이 각각 비트선(BL₀~BL₃)에 독출된다.

이때, 더미셀 어레이(2₁)측의 더미 워드선(DWL₁)의 전위는 하강한다. 이는 워드선(WL₀)의 전위의 상승에의해 비트선상에 발생하는 결합노이즈가 상쇄되기 때문이다. 다른쪽 메모리셀 어레이(1₂)측의 더미셀 어레이(2₂)의 더미 워드선(DWL₂)은 "H"레벨로 유지되기 때문에 더미셀 어레이(2₂)의 데이터가 비트선(/BL₀~/BL₃)에 독출된다.

비트선(BL₀~BL₃, /BL₀~/BL₃)의 데이터 항목중에서 비트선(BL₀, /BL₀)의 데이터 항목만이 감지증폭기(3)의 노드(N₁, N₂)에 전송된다. 이후, 제어신호선(ø_tR0, ø_t4, ø_t0)이 순차적으로 "L"레벨로 설정되어 감지증폭기(3)에 접속되어 있던 비트선이 전기적으로 분리되고, 레지스터(5)도 비트선 및 감지증폭기(3)로부터 전기적으로 분리된다. 이 상태에서, 가의 증폭동작이 수행된다.

그후, 제어신호선(ø_tR0)이 "H"레벨로 설정외어 감지증폭기(3)의 노드(N₁)가 레지스터(5)의 노드(RBL₀)에 접속됨으로써 비트선(BL₀)으로부터 독출된 데이터가 레지스터(5)의 선택된 메모리셀에 기록되게 된다. 이때, 제어신호선(RWL₀~RWL₃)중에서 제어신호선(RWL₀)이 "H"레벨로 설정되어 데이터가 제어신호선에 의해 선택된 메모리셀에 재기록되게 된다.

동일한 동작을 반복적으로 수행함으로써, 워드선(WL₀)에 의해 선택되어 비트선(BL₀, BL₁, BL₂, BL₃)에 독출된 데이터가 순차적으로 감지증폭기(3)에 전송되어 증폭된 후, 제어신호선(RWL₀)에 의해 제어되는 레지스터(4)의 4개의 메모리셀에 재기록되게 된다.

동작파형에는 나타내어져 있지 않지만, 워드선(WL₁)이 선택되는 경우에는, 워드선(WL₀)을 따라 배열된 메모리셀의 데이터 항복이 먼저 독출되어 제어신호선(RWL₀)을 따라 배열된 레지스터의 메모리셀에 재기록된 후, 워드선(WL₁)을 따라 배열된 메모리셀의 데이터 항목이 제어신호선(RWL₁)을 따라 배열된 레지스터의 메모리셀에 재기록되게 된다.

메모리셀 어레이로부터 재기록용 레지스터로 데이터 항복을 독출하는 동작중에는 글로발 비트선(GBL, /GBL)은 감지증폭기(3)의 데이터 노드(N₁, NB₂)로부터 전기적으로 분리되고, 또 상술한 바와 같이 감지증폭기(3)가 동작하여 레지스터(5)에 데이터의 기록이 이루어지는 동안에는 비트선(BL, /BL)은 감지증폭기(3)의 데이터 노드(N₁, N₂)로부터 전기적으로 분리된다. 그러므로, 이 실시예에 의하면, 레지스터에 데이터를 기록할 때에 비트선 및 글로발 비트선을 충·방전시킬 필요가 없게 되어 전력소비를 줄일 수 있게 된다.

제 6 도는 제 1 실시예에 있어서, 비트선으로부터 I/O 레지스터로 독출된 데이터를 랫치시키고 I/O 레지스터로부터 비트선쌍으로 데이터를 기록하기 위한 데이터전송시스템 제어회로의 구성을 나타낸 도면이고, 제 7 도는 제 1 실시예의 I/O 레지스터셀의 구성을 나타낸 도면으로서 데이터 전송회로를 나타낸 도면이다. 여기에서, 각 데이터전송시스템 제어회로 및 I/O 레지스터셀은 각 글로발 비트선쌍과 복수개의 감지증폭기(3)에 대해 하나 배치되어 있다.

데이터 전송시스템은 nMOS 트랜지스터(Q₇₁, Q₇₂)로 이루어진 독출게이트(51)와, pMOS 트랜지스터(Q₈₁, Q₉₁, Q₉₂)와 nMOS 트랜지스터(Q₉₃, Q₉₄, Q₈₂)로 이루어진 레지스터 감지증폭기(52), nMOS 트랜지스터(Q_10.1, Q_10.2, Q_10.3)로 이루어진 글로발 비트선 등화회로(53), 클럭제어 인버터(N₁₁, N₁₂) 및 I/O 데이터 레지스터로 이루어진 기록용 버퍼(54) 및, nMOS 트랜지스터(Q_11,1, Q_11.2)로 이루어진 I/O 데이터 레지스터 전송게이트회로(55)를 포함하고 있다.

I/O 레지스터셀은 인버터(N₂₂, N₂₃)로 이루어진 랫치회로(56)를 포함하고 있다. nMOS 트랜지스터(Q_12.1, Q_12.2)로 이루어진 전송게이트는 데이터가 I/O 레지스터셀(56)의 DQ선쌍을 통해 I/O로 전송되도록 제어하는 것이다.

제어회로(58)는 전송게이트 구동신호(BCENB1, VWRACP)에 따라 전송게이트(51~55)를 제어하기 위한 것으로, 그 구체적인 구성이 제 8 도 내지 제12도에 도시되어 있다. 데이터전송시스템 제어회로(58)는 독출시에는 기본적으로 글로발 비트선쌍 등화회로(53)의 게이트(GBLEQ)를 제어하여 글로발 비트선쌍의 등화상태를 해제하고, 메모리셀의 데이터가 글로발 비트선쌍에 독출되면 독출게이트 제어회로의 독출게이트(RGATE)를 제어하여 트랜지스터(Q₇₁, Q₇₂)를 턴오프시키며, 레지스터 감지증폭기(52)의 RSEP, RSEN을 제어하여 글로발 비트선쌍의 전위차를 증폭하고, I/O 레지스터 전송게이트회로(55)의 PHITR을 제어하여 트랜지스터(Q_11,1, Q_11.2)를 턴온시킴으로써 I/O 레지스터셀(56)내에 데이터를 기록한다. 이때, 기록용 버퍼(54)는 WBUFE, BWBUFE를 제어함으로써 인터럽트를 유지하고 있다.

한편, I/O 레지스터로부터 메모리셀로 데이터를 기록하는 경우는, I/O 레지스터 전송게이트회로(55)의 PHITR을 제어함으로써 I/O 레지스터셀(56)의 데이터를 GBL₁, /GBL₁으로 독출한 후, 기록용 버퍼(54)의 WBUFE, BWBUFE를 제어함으로써 독출데이터를 먼저 전송하고, 글로발 비트선쌍(GBL, /GBL)을 통해 비트선쌍으로 기록한다. 이때, 독출게이트회로(51), 레지스터 감지증폭기(52) 및 글로발 비트선 등화회로(53)는 각 게이트를 제어함으로써 오프되어 있다.

이 I/O 레지스터셀(56)로부터 메모리셀로 데이터를 기록하는 동작에 있어서 상기한 실시예와 종래의 DRAM의 다른 점은, 제 2 도의 감지증폭기가 동작하지 않고, 노드(N₁, N₂)의 전위와 반대의 전위를 기록하고자 하는 경우에는 감지증폭기(3)가 동작하는 경우와 달리 전력소비를 줄일 수 있다는 것이다.

제13(a)도 및 제13(b)도는 버퍼회로(54)로서 이용되는 N₁₁, N₁₂의 클럭제어 인버터를 나타낸 것으로, 제13(a)도가 N₁₁, 제13(b)도가 N₁₂에 상당한다.

제14도는 I/O 레지스터로부터 비트선쌍에 데이터를 기록할 때의 각 노드의 동작파형을 나타낸 것으로, 특히 여기서는 I/O 레지스터셀(56)의 노드(N₅)에 Vcc의 전위, 노드(N₆)에 Vss의 전위가 유지되어 있고, 그 전위가 감지증폭기(3)의 노드(N₁, N₂)에 기록되는 경우의 동작파형을 나타내고 있다.

우선, 첫번째로 I/O 레지스터로부터 글로발 비트선쌍으로 데이터가 기록되도록 WBUFE 및 BWBUFE를 각각 "H", "L" 전위레벨로 설정하고 있다. 즉, 기록모드로 되어 있다.

두번째로, 여기서의 기록동작은 독출동작시의 활성 재저장(active restore)을 이용하는 것으로 한다. 즉, N₁, N₂가 등화되어 1/2Vcc로 되어 있는 상태에서 레지스터 워드선[RWL_n(n=0, 1, 2, 3)]의 전위가 상승하여 레지스터셀의 데이터가 비트선에 독출된다. 단, 독출시의 활성 재저장이면 감지증폭기가 동작하므로 비트선쌍의 데이터는 증폭되지만, 이 경우에는 감지증폭기(3)가 동작하지 않으므로 그 데이터는 증폭되지 않게 된다.

세번째로, PHITR에 "H"레벨의 전위가 공급됨으로써 글로발 비트선상에 I/O 레지스터의 전위가 전달된다. 더욱이, ø_tGBL에 "H"레벨의 전위가 공급됨으로써 글로발 비트선쌍으로부터 비트선쌍으로 데이터가 전달되어 노드(N₁, N₂)에 데이터가 기록되게 된다.

네번째로, 전송게이트(4)의 ø_tN(n=0, 1, 2, 3)가 "H"레벨로 설정되는 경우에는, N₁, N₂의 데이터가 메모리셀(1₁)에 기록된다. 이때, 감지증폭기(3)의 노드(SAP, /SAN)에는 각각 Vcc, Vss전위가 외부로부터 공급되지 않으므로 감지증폭기(3)가 동작하지 않는다. 따라서, 종래의 DRAM과 달리, 노드(N₁, N₂)에 데이터를 기록하는 경우에는, 감지증폭기(3)가 동작하지 않고, 노드의 Vcc, Vss전위가 Vss, Vcc전위로 변화하지 않으므로, 전력소비를 줄일 수 있게 된다.

다음에는 데이터 전송시스템 및 I/O 레지스터의 다른 예에 대해 설명한다. DRAM의 기본구성은 전실시예의 구성과 동일하지만, 이 실시예는 다음과 같은 점에서 전실시예와 다르다. 전실시예에 있어서는 I/O 레지스터로부터 메모리셀로의 데이터 기록시에 기록용 버퍼(54)를 이용했지만, 이 실시예에서는 레지스터 감지증폭기(52)를 이용해서 기록을 수행한다. 이를 위해, 데이터 전송시스템 및 I/O 레지스터셀은 제15도 및 제16도에 도시된 바와 같이 구성된다. 제15도 및 제16도에 있어서, 본 실시예는 버퍼(14)가 생략되어 있다는 점에서 전실시예와 다르다. 더욱이, 데이터전송시스템 제어회로(58')는 상기한 제어방법에 부가하여 게이트(PHITR, RGATE, RSEN, RSEP, GBLEQ)를 제어한다.

데이터전송시스템 제어회로(58')의 구체적인 구성은 기본적으로는 상기 제 8 도 내지 제12도와 동일하지만, 제 8 도의 부분에서 WBUFE, BWBUFE를 생성하는 회로는 제17도에 나타낸 바와 같이 생략되어 있고, 제12도의 부분은 제18도에 나타낸 바와 같이 변형된다.

이 실시에에 있어서, 메모리셀로부터 I/O 레지스터로의 데이터 독출동작은 전실시예와 완전히 동일하다. I/O 레지스터로부터 메모리셀로의 데이터기록시에는 먼저 첫번째로 PHITR가 "H"전위로 설정됨으로써 I/O 레지스터의 전위가 글로발 비트선(GBL, /GBL)에 전달된다.

두번째로, RSEP 및 RSEN이 각각 "L", "H"전위로 설정됨으로써 GBL과 /GBL의 전위차가 증폭된다. 세번째로, ø_tGBL이 "H"전위로 설정됨으로써 데이터가 글로발 비트선쌍으로부터 비트선쌍으로 전송되어 노드(N₁, N₂)에 기록된다. 이때, 전실시예와 마찬가지로, 이 실시예에서도 감지증폭기가 동작하지 않으므로 종래의 DRAM에 비해 전력소비를 줄일 수 있게 된다.

제19도는 제15도 및 제16도의 구성에서의 각 노드의 동작파형을 나타낸 것이다. 제 6 도 및 제 7 도의 구성과 달리, 이 실시예에서는 RSEP 및 RSEN을 각각 "L", "H"로 설정함으로써, I/O 레지스터로부터 출력되어 온데이터를 레지스터 감지증폭기(52)에서 증폭한다. 그 이외의 부분은 제 6 도, 제 7 도의 실시예와 동일하다. 이 경우, RGATE에는 "H"전위가 공급되고 있다.

제20도는 제 1 도의 실시예에서의 레지스터(5)의 구성을 2개의 병렬접속된 메모리셀 대신에 2개의 직렬접속된 메모리셀로 한 제 1 변형예를 나타낸 것이고, 제21도는 레지스터(5)를 메모리셀 어레이와 마찬가지로 4개의 직렬접속된 메모리셀로 구성한 제 2 변형예를 나타낸 것이다.

이상의 실시예에서는 재기록용 레지스터를 감지증폭기의 한쪽 즉 비트선(BL)측에만 설치했지만, 비트선(BL, /BL)의 양쪽에 대칭적으로 레지스터를 설채히도 좋다. 이와 가은 구성에서는 비트선(BL)측의 레지스터의 기록데이터와 반대의 데이터를 비트선(/BL)측의 레지스터에 기록하도록 한다. 이와 같이 하면, 재기록용 레지스터의 선충전/등화시에 비트선(BL)측과 비트선(/BL)측의 재기록용 레지스터를 등화시킴으로써, 1/2Vcc의 전위를 만들 수 있게 된다.

제22도 및 제23도는 본 발명에 따른 DRAM의 제 2 실시예의 구성, 즉 감지증폭기의 양쪽에 레지스터를 설치한 실시예의 DRAM의 구성을 나타낸 도면으로, 제 1 도 및 제 2 도의 실시예와 대응하는 부분에는 제 1 도 및 제 2 도와 동일한 참조부호를 붙여 놓았다. 이 실시예에서는 재기록용 레지스터부의 비트선의 수를 2개로 하고,, 감지증폭기(3)의 양쪽에 대칭적으로 재기록용 레지스터(5₁, 5₂)를 배치하고 있다. 제23도에서 메모리셀 어레이(1₂)측의 더미셀은 생략되어 있다.

제 1 실시예에서는 레지스터(5)가 감지증폭기(3)의 한쪽에만 설치되어 있어서 각 메모리셀 어레이(1₁, 1₂)의 데이타가 레지스터(45)에 기록된다. 그러나, 이 실시예에서는 메모리셀 어레이(1₁)의 데이터는 레지스터(5₁)에 기록되고, 메모리셀 어레이(1₂)의 데이터는 레지스터(5₂)에 기록된다. 즉, 메모리셀 어레이(1₁)의 워드선(WL₀)에 의해 비트선(BL₀~BL₃)에 독출되는 데이터는 레지스터(5₁)의 레지스터 워드선(RWL₀, RWL₁)에 따라 설치된 4개의 메모리셀에 기록된다. 워드선(WL₁)에 의해 비트선(BL₀~BL₃)에 독출되는 데이터는, 마찬가지로 레지스터(5₁)의 레지스터 워드선(RWL₂, RWL₃)에 따라 설치된 4개의 메모리셀에 기록된다. 마찬가지로, 데이터 독출을 위해 이용되는 워드선(WL₂, WL₃)에 따라 레지스터 워드선(RWL₄, RWL₅) 및 레지스터 워드선(RWL₆, RWL₇)이 선택되게 된다. 메모리셀 어레이(1₂)와 레지스터(5₂)의 관계도 메모리셀 어레이(1₁)와 레지스터(5₁)의 관계와 동일하다.

다른 방법으로서, 셀 데이터를 상보적으로 보존된 신호의 양쪽에 저장할 수도 있다. 즉, 레지스터의 양쪽의 각 1비트를 이용해서 자료(datum)를 저장하는 것이다. 이 구성에서는, 감지증폭기의 신호노드(N₁, N₂) 및 데이터 노드(RBL₁, /RBL₁)의 용량이 크기 때문에, 안정한 동작을 얻을 수 있게 된다.

이 실시예의 경우도 게이트 제어회로(10)에 의한 전송게이트 제어동작은 기본적으로는 전실시예와 동일하다. 즉, 메모리셀 데이터를 비트선에 독출할 때에 제어신호선(ø_t0~ø_t7,ø_tR0,ø_tR1)을 저전위레벨로 설정해놓고, 독출해야할 비트선쌍의 전송게이트 제어신호선(ø_t0~ø_t3중 하나의 ø_t4~ø_t7중 하나)의 전위를 상승시키며, 감지증폭기(3)가 동작하기 전에 이 독출하는 비트선쌍의 전송게이트 제어신호선을 낮추는 제어동작, 그리고 감지증폭기(3)가 동작하여 비트선쌍의 전위차가 충분히 커진 후에 기록해야 할 레지스터의 제어신호선(ø_tR0, ø_tR1중 하나)를 상승시키고, 레지스터의 메모리셀에 기록이 이루어진 후에 이것을 낮추는 제어동작을 수행한다.

제24도 및 제25도는 제 2 실시예의 동작파형의 일예를 나타낸 것이다. 이 실시예에서도 제 1 실시예의 경우와 마찬가지로 직렬접속된 4개의 메모리셀의 최초의 1비트분이 독출되는 예를 나타내고 있지만, 다른 비트도 어드레스를 변화시킴으로써 동일하게 수행할 수가 있다.

제26도 및 제27도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 1 변형예에 따른 DRAM의 구성을 나타낸 도면으로, 이 변형예에서는 제22도 및 제23도와 달리 레지스터(5₁, 5₂)와 감지증폭기(3)의 노드(N₁, N₂)사이에 설치된 전송게이트가 삭제되어 있다.

워드선(WL₀)에 의해 선택되어 비트선(BL₀~BL₃)에 독출되는 메모리셀의 데이터 항목은 레지스터 워드선(RWL₁₅, RWL₁₄, RWL₁₃, RWL₁₂)에 의해 순차적으로 레지스터(5)내의 메모리셀에 재기록된다. 이 변형예의 동작파형이 제28도 및 제29도에 나타내어져 있다. 게이트 제어신호(10)에 의한 전송게이트 제어동작은 기본적으로 제 2 실시예와 동일하고, 레지스터로의 기록시에는 비트선 및 글로발 비트선은 감지증폭기의 데이터 노드로부터 전기적으로 분리되어 있다.

제30(a)도 및 제30(b)도는 제 1 실시예의 제 1 변형예에 이용되는 레지스터의 메모리셀의 구성예를 나타낸 것이다. 제30(a)도에 나타낸 바와 같이 메모리셀 어레이내의 메모리셀과 동일한 전화축적형 메모리셀이어도 좋고, 제30(b)도에 나타낸 바와 같이 3개의 트랜지스터로 구성된 메모리셀이어도 좋다. 더욱이, SRAM셀을 레지스터의 메모리셀로서 이용할 수도 있다. SRAM셀을 레지스터의 메모리셀로서 이용한 경우에는 비트선(BL, /BL)의 양쪽으로부터 DRAM셀의 노드(D, /D)에 반대데이터를 기록하는 회로구성으로 하면 안정한 기록동작을 얻을 수 있게 된다.

제31도 및 제32도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 2 변형예에 따른 DRAM의 구성을 나타낸 도면으로, 이 변형예에서는 레지스터(5₁, 5₂)의 용량이 제22도 및 제23도의 실시예에서의 용량의 반으로 되어 있다. 이 변형예의 경우, 워드선(WL₀)에 의해 비트선(BL₀~BL₃)에 독출된 데이터 항목중에서 비트선(BL₀, BL₁)의 데이터 항목은 같은 쪽에 설치된 레지스터(5₁)의 레지스터 워드선(RWL₀)을 따라 설치된 메모리셀에 기록되고, 비트선(BL₂, BL₃)의 데이터 항목은 반대쪽에 설치된 레지스터(5₂)에 레지스터 워드선(RWL₄)을 따라 설치된 메모리셀에 기록된다. 이 경우의 동작파형이 제33도 및 제34도에 나타내어져 있다. 이 변형예에서도 게이트 제어회로(10)에 의한 기본적인 전송게이트 제어동작은 제22도 및 제23도에 나타낸 경우와 동일하고, 레지스터(5)로의 데이터 기록시에 비트선 및 글로발 비트선은 감지증폭기의 노드로 부터 전기적으로 분리되어 있다.

이 변형예에서와 같이 비트선(BL, /BL)에 동일한 용량을 갖는 재기록용 레지스터내의 비트선을 접속시킴으로써, 재기록용 레지스터에 데이터를 기록한 후에 1/2Vcc 선충전동작이 레지스터내의 비트선(RBL₀~RBL₁)과 비트선(/RBL₀, /RBL₁)을 직접 접속시킴으로써 용이하게 수행될 수 있다.

제35도 및 제36도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 3 변형예에 따른 DRAM의 구성을 나타낸 도면으로, 레지스터(5₁, 5₂)의 용량을 원래의 반으로 한 실시예를 나타내고 있다. 이 변형예의 경우, 워드선(WL₀)에 비해 비트선(BL₀~BL₃)에 독출된 데이터 항목중에서 비트선(BL₀, BL₁)의 데이터 항목은 반대쪽에 설치된 레지스터(5₂)의 레지스터 워드선(RWL₁₅, RWL₁₄)을 따라 설치된 메모리셀에 기록되고, 비트선(BL₂, BL₃)의 데이터 항목은 같은 쪽에 설치된 레지스터(5₁)의 레지스터 워드선(RWL₇, RWL₆)을 따라 서치된 메모리셀에 기록된다. 이 경우의 동작파형이 제37도 및 제38도에 나타내어져 있다. 이 변형예에서도 게이트 제어회로(10)에 의한 기본적인 전송게이트 제어동작은 제22도 및 제23도에 나타낸 경우와 동일하고, 레지스터(5)로의 데이터 기록시에 비트선 및 글로발 비트선은 감지증폭기의 노드로부터 전기적으로 분리되어 있다.

제39도 및 제40도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 4 변형예에 따른 DRAM의 구성을 나타낸 도면이다. 제35도 및 제36도에 나타낸 제 3 변형예에서는 레지스터(5₁, 5₂)의 데이터 노드를 각각 감지증폭기(3)의 노드(N₁, N₂)에 공통으로 접속시켰지만, 이 변형예에서는 레지스터(5₁)내의 2개의 데이터 노드를 각각 감지증폭기(3)의 2개의 노드(N₁, N₂)에 접속시키고, 마찬가지로 레지스터(5₂)내의 2개의 데이터 노드를 감지증폭기(3)의 2개의 노드(N₁, N₂)에 접속시키고 있다.

이 변형예에서도, 예컨대 워드선(WL₀)에 의해 비트선(BL₀~BL₃)에 독출된 데이터 항목을 같은 쪽에 설치된 레지스터(5₁)와 반대쪽에 설치된 레지스터(5₂)에 분리해서 기록하는 제어동작을 수행할 수 있게 된다.

이 경우, 레지스터의 노드를 통해 유기되는 노이즈를 상쇄할 수 있게 된다.

제41도 및 제42도는 감지증폭기의 양쪽에 레지스터를 설치한 제 2 실시예의 제 5 변형예에 따른 DRAM의 구성을 나타낸 도면이고, 제43도는 제41도 및 제42도의 구성에 있어서 고속으로 데이터를 출력시키는 I/O레지스터의 구성예를 나타낸 도면이다. 셀 어레이, 감지증폭기 및 재기록용 레지스터로서 제 1 도, 제 2 도, 제20도, 제21도, 제22도, 제23도, 제26도, 제27도, 제31도, 제32도, 제35도, 제36도, 제39도 및 제40도에 나타낸 회로를 이용할 수가 있고, 또 제41도의 회로를 이용할 수도 있다.

제43도에 나타낸 바와 같이, I/O 레지스터(60)는 하나의 감지증폭기(이 실시예에서는 4WL×4BL=16비트)로 부터 하나의 어드레스에 의해 직렬로 독출되는 데이터 항목을 한 부로 하여 처리를 수행하는 것이다.

이 실시예에서는 I/O 레지스터(60)가 재기록용 레지스터로서 이용되지 않기 때문에, 제44도에 나타낸 바와 같이 I/O 레지스터(60)를 복수개의 감지증폭기(3)에 대해 공통으로 설치하고, 독출된 데이터 항목의 일부인 감지증폭기의 데이터 항목만을 복수개의 감지증폭기(3)에 선택적으로 출력할 수 있게 된다. 이 경우, I/O 레지스터의 면적증가를 억제할 수 있게 된다. 따라서, 하나의 감지증폭기(3)로부터 직렬로 독출되는 데이터 항목을 한 부로 하여 I/O 레지스터(60)를 설치한 경우에는 16비트 데이터를 I/O 레지스터(60)에 설정한 후에 그 16비트 데이터를 랜덤하면서도 고속으로 독출할 수 있게 된다. 더욱이, 각 비트에 대해 데이터 항목은 인터리브(interleave)하면서 복수개의 16비트 I/O 레지스터(60)의 데이터 항목을 출력함으로써 다량의 데이터를 고속으로 출력할 수 있게 된다.

제43도의 실시예는 복수개의 16비트 I/O 레지스터(60)를 2개의 DQ선 군으로 분할하여 I/O버퍼에 분리해서 접속시키고, DQ선 사이의 데이터 항목을 인터리브하면서 데이터 항목을 출력하는 경우를 나타낸 것이다.

제44도는 I/O 레지스터의 구성예를 나타낸 것이다.

제45도 및 제46도는 제41도에 도시된 독출/기록 게이트 제어회로의 회로도이고, 제47도 및 제48도는 독출재기록 타이밍을 나타낸 타이밍도이다. 제47도는 독출동작에서의 각종 신호의 기본적인 타이밍을 나타낸 것이고, 제48도는 재기록동작에서의 각종 신호인 기본적인 타이밍을 나타낸 것이다. 이 타이밍은 1비트를 독출하기 위한 기본클럭(CK)에 기초해서 결정된다. 더욱이, 16비트를 독출하는 순서는, 제49도에 나타낸 바와 같이 CK를 계수하고 그 계수상태에 따라 선택되는 워드선(WLi), ø_tk및 RWLi를 디코드함으로써 결정할 수가 있다. 제50도는 제49도에 나타낸 바와 마찬가지로 기록순서를 나타낸 것이다. 제47도 및 제48도에 나타낸 1사이클의 타이밍신호의 조합과 제49도 및 제50도에 나타낸 순서에 의해 16비트 데이터를 독출할 수가 있다.

제 1 도, 제20도, 제21도, 제22도, 제26도, 제31도, 제35도 및 제39도에 나타낸 독출/기록게이트 제어회로(10)에 있어서, 그 제어단자는 서로 약간씩 다르고, 그 동작은 제47도 내지 제50도에 나타낸 절차에 따라 수행할 수가 있다.

제51도 및 제52도는 본 발명에 따른 DRAM의 제 3 실시예의 구성, 즉 차동형 감지증폭기 또는 더미셀을 필요로 하지 않는 단일 종단형(single ended type) 감지증폭기를 이용한 실시예의 DRAM의 구성을 나타낸 도면이다.

메모리셀 어레이(11₁, 11₂)는 감지증폭기의 구동부(12₁)의 양쪽에 배치되어 있다. 제1 및 제 2 실시예의 경우와 마찬가지로, 메모리셀 어레이(11₁, 11₂)는 각각 직렬접속된 4개의 메모리셀로 이루어진 복수개의 메모리셀 유니트를 포함하고 있다. 메모리셀 어레이(11₁)에는 2개의 비트선(BL₀, BL₁)이 배치되고, 메모리셀 어레이(11₂)에는 2개의 비트선(BL₂, BL₃)이 배치되어 있다. 메모리셀 어레이(11₁)의 2개의 비트선(BL₀, BL₁)의 일단은 각각 nMOS 트랜지스터로 이루어진 전송게이트(Q₈₁, Q₈₂)를 통해 공통노드(N₃)에 접속되고, 이 공통노드(N₃)는 각각 nMOS 트랜지스터로 이루어진 전송게이트(Q₈₃, Q₈₄)를 통해 복수개의 메모리셀 어레이에 걸치도록 배설되는 글로발 비트선상(GBL, /GBL)에 접속되어 있다. 더욱이, 선충전용 nMOS 트랜지스터(Q₈₃)는 공통노드(N₃)에 접속되어 있다.

공통노드(N₃)는 또 각각 nMOS 트랜지스터로 이루어진 전송게이트(Q₈₆, Q₈₇)를 통해 감지증폭기 구동부(12₁)의 제1 및 제2 입력노드(BLD, BLREF)에 접속되어 있다.

마찬가지로, 메모리셀 어레이(11₂)의 2개의 비트선(BL₂, BL₃)의 일단은 각각 nMOS 트랜지스터로 이루어진 전송게이트(Q₉₆, Q₉₇)를 통해 공통노드(N₄)에 접속되고, 이 공통노드(N₄)는 각각 nMOS 트랜지스터로 이루어진 전송게이트(Q₉₄, Q₉₅)를 통해 극로발 비트선쌍(GBL, /GBL)에 접속되어 있다. 더욱이, 선충전용 nMOS 트랜지스터(Q₉₅)는 공통노드(N₄)에 접속되어 있다. 공통노드(N₄)는 또 각각 nMOS 트랜지스터로 이루어진 전송게이트(Q₉₁, Q₉₂)를 통해 감지증폭기 구동부(12₁)의 제1 및 제 2 입력노드(BLD, BLREF)에 접속되어 있다.

감지증폭기 구동부(12₁)는 차동형 nMOS구동트랜지스터(Q₇₅, Q₇₆), 그 공통소오스를 선택적으로 접지시키기 위한 nMOS 트랜지스터(Q₇₉) 및 출력노드를 글로발 비트선(GBL, /GBL)에 접속시키기 위한 nMOS 트랜지스터(Q₇₇, Q₇₈)를 포함하고 있다. 더욱이, 감지증폭기 구동부(12₁)는 2개의 입력노드 사이를 선택적으로 단락시키기 위한 nMOS 트랜지스터로 이루어진 등화용 전송게이트(Q₈₀)를 포함하고 있다.

메모리셀 어레이(11₁)에 대해 감지증폭기 구동부(12₁)의 반대쪽에 배치된 감지증폭기 부하부(12₁)는 전류미러회로를 구성하도록 접속된 pMOS 트랜지스터(Q₇₁, Q₇₂)를 갖춘 능동형 부하이다. 이 부하부(12₂)는, 글로발 비트선(GBL, /GBL)을 매개해서 구동부(12₁)에 접속시키기 위한 nMOS 트랜지스터(Q₇₃, Q₇₄)를 포함하고 있다. 글로발 비트선상(GBL, /GBL)사이에서 등화용 nMOS 트랜지스터(Q₇₀)가 접속되어 있다.

글로발 비트선쌍(GBL, /GBL)의 단부에는 메모리셀 어레이 11₁또는 11₂로 부터 독출된 데이터를 일시적으로 저장하기 위한 재기록용 레지스터(13)가 접속되어 있다.

도면에는 생략되어 있지만, 제1 및 제 2 실시예와 마찬가지로 각 전송게이트에 연결된 제어신호선을 소정의 타이밍에서 활성화, 비활성화시키기 위한 게이트 제어수단이 설치된다. 데이터 독출모드에서는 이 게이트 제어수단에 의해 데이터 독출직전에 만들어진 기준전위를 차동증폭형 감지증폭기의 한쪽 입력노드(BLREF)에 인가하고, 다른쪽 입력노드(BLD)에 데이터신호를 인가하는 제어동작을 수행하여 소위 단일종단형 감지증폭기 시스템을 실현하고 있다.

다음에는 이 DRAM의 구체적인 데이터 독출동작은 제53도 및 제54도를 참조해서 설명한다. 여기에서는, 메모리셀 어레이(11₁)의 워드선(WL₀~WL₃)에 의해 선택되는 2개의 메모리셀 유니트의 메모리셀(M₀~M₇)에 대한 독출동작의 타이밍을 나타내고 있다. 제53도는 상기한 메모리셀의 전반인 메모리셀(M₀~M₃)에 대한 독출동작을 나타내고, 제54도는 상기한 메모리셀의 후반인 메모리셀(M₄~M₇)에 대한 독출동작을 나타낸다.

초기상태로서, 글로발 비트선의 등화신호선(V_GBLEQ)을 "H"레벨로 설정하여 트랜지스터(Q₇₀)을 턴온시킴으로써 글로발 비트선(GBL, /GBL)을 등화시킨다. 동시에, 전송게이트 제어신호선(ø_tse0, ø_tse1, ø_t0, ø_t1), 비트선 선충전신호선(V_pr) 및 비트선 등화신호선(V_BLEQ)을 "H"레벨로 설정하여 비트선(BL₀, BL₁) 및 감지증폭기의 2개의 노드(BLD, BLREF)를 등화시킨다. 그 다음에 첫번째의 데이터 독출상태로 들어간다.

먼저, 등화신호선(V_BLEQ)을 "L"레벨로 설정하여 감지증폭기 구동부(12₁)의 nMOS 트랜지스터(Q₈₀)를 턴오프시킨 후, 제어신호선(ø_tse1)을 "L"레벨로 설정하여 전송게이트(Q₈₇)를 턴오프시키고, 이어 제어신호선(ø_t1)을 "L"레벨로 설정하여 전송게이트(Q₈₂)를 턴오프시킴으로써, 비트선(BL)을 감지증폭기로부터 전기적으로 분리시킨다. 그 다음에, 선충전용 nMOS 트랜지스터(Q₈₅)를 턴오프시켜 선충전을 해제한다. 그 결과, 감지증폭기의 노드(BLD, BLREF)는 기준전위로 유지된 전기적으로 부유상태로 된다.

그후, 최초의 워드선(WL₀)을 선택하고, 비트선(BL₀)을 통해 메모리셀(M₁)의 데이터를 노드(N₃)로 독출한다. 이 노드(N₃)에 독출된 데이터는, nMOS 트랜지스터(Q₈₆)가 전도상태(conductive state)로 설정되어 있기 때문에 감지증폭기의 노드(BLD)까지 전송된다.

그 다음에 제어신호선(ø_tse0)을 "L"레벨로 설정하여 전송게이트(Q₈₆)를 턴오프시킨 후, 등화신호선(V_BLEQ)을 "L"레벨로 설정하여 nMOS트랜지스터(Q₇₀)를 턴오프시킴으로써, 글로발 비트선의 등화상태를 해제한다. 그리고 감지증폭기 활성화신호선(V_SEM)을 "H"레벨로 설정하여 nMOS 트랜지스터(Q₇₇, Q₇₈)를 턴온시킴으로써 감지증폭기를 동작시켜서 독출된 데이터를 글로발 비트선을 매개해서 레지스터(13)에 기록한다.

그 다음에 같은 워드선(WL₀)에 의해 선택된 2번째 비트선(BL₁)의 메모리셀(M₂)의 데이터 독출로 이행한다. 이미 워드선(WL₀)이 선택되어 있으므로, 새로 워드선을 선택할 필요는 없다. 먼저, 비트선 등화신호선(V_BLEQ) 및 선충전신호선(V_pr)을 "H"레벨로 설정하여 nMOS 트랜지스터(Q₈₀, Q₈₅)를 턴온시키고, 또 제어신호선(ø_tse0, ø_tse1)을 "H"레벨로 설정하여 nMOS 트랜지스터(Q₈₆, Q₈₇)를 턴온시킨 상태에서 감지증폭기의 노드(BLD, BLREF) 사이를 등화시킨후, 제어신호선(V_BLEQ)을 "L"레벨로 설정하여 등화상태를 해제하고, 제어신호선(ø_tse1)을 "L"레벨로 설정하고 이어서 ø_t0를 "L"레벨로 설정하여 전송게이트(Q₈₇, Q₈₁)를 순차적으로 턴오프시킨다. 다음에, V_pr을 "메모리셀L"레벨로 설정하여 트랜지스터(Q₈₅)를 턴오프시킨다. 그리고 나서 제어신호선(ø_t1)을 "H"레벨로 설정하여 메모리셀(M₁)로 부터 비트선(BL₁)으로 독출된 데이터를 노드(N₃)를 매개해서 감지증폭기의 노드(BLD)로 전송한다. 메모리셀(M₀)의 경우와 마찬가지로, 이 데이터를 감지증폭기에 의한 증폭한 다음 글로발 비트선을 매개해서 레지스터(13)에 기록한다.

그후, 워드선(WL₁, WL₂, …)에 의해 데이터 독출을 행할 때에는 상술한 동작과 동이한 동작을 반복해서 메모리셀(M₂, M₃, M₄, …)의 데이터를 순차적으로 독출해서 레지스터(13)에 기록할 수 있게 된다.

이 메모리셀 어레이(11₁)측의 데이터 독출중에 다른쪽 메모리셀 어레이(11₂)에서는 전송게이트(Q₈₁, Q₈₂)가 비전도상태로 유지되어 그 비트선(BL₂, BL₃)을 감지증폭기로 부터 전기적으로 분리시키게 된다.

상술한 바와 같이 이 실시예에 의하면, 차동증폭형 감지증폭기를 이용하여 데이터 독출직전의 선충전전위를 감지증폭기의 한쪽 입력노드에 기준전위로서 인가하고, 감지증폭기의 다른쪽 입력노드에 비트선 데이터를 전송해서 독출을 수행하는 단일 종단형 DRAM을 얻을 수 있게 된다.

또한, 2번째 이후의 워드선(WL₁, WL₂, …)을 선택해서 데이터 독출을 수행하는 경우에는 최초의 워드선(WL₀)의 선택에 앞서 모든 비트선에 수행한 비트선 선충전동작은 반드시 필요한 것이 아니므로, 이것을 생략해도 좋다. 더욱이 하나의 워드선 선택에 의한 일련의 데이터 독출동작을 수행한 후에 다음의 워드선 선택에 의한 일련의 데이터 독출동작을 수행하는 경우에는, 비트선 선택의 순서를 전우드선에서의 비트선 선택의 순서와 역으로 할 수도 있다. 이 경우, 다음 워드선 선택시의 비트선 선택동작을 1회 생략할 수도 있게 된다.

또 이 실시예에서는 1쌍의 글로발 비트선에 대해 2개의 비트선이 설치되어 있지만, 3개이상의 비트선을 설치할 수도 있다. 이 경우에도 데이터 독출동작은 기본적으로 상기 실시예와 동일하다.

다음에는 이 실시예의 DRAM이 레지스터로 부터 메모리셀로 데이터를 기록하는 동작을 제55도를 참조해서 설명한다. 이 기록동작은 독출순서와는 역순서, 즉 메모리셀(M₇, M₆, M₅, …)의 순서로 수행한다.

먼저, 초기상태로서 글로발 비트선쌍(GBL, /GBL)을 등화시키고, 제어신호선(ø_tse0, ø_tse1, ø_t, ø_t1, V_pr, V_BLEQ)의 전위를 상승시켜 전송게이트(Q₈₆, Q₈₇, Q₈₁, Q₈₂), 선충전용 nMOS 트랜지스터(Q₈₃) 및 등화용 nMOS 트랜지스터(Q₈₀)를 턴오프시킨다. 또, 기록해야 할 메모리셀에 연결된 워드선을 선택해 놓고, 감지 증폭기 노드(BLD, BLREF), 비트선(BL₀, BL₁) 및 메모리셀을 등화시킨다. 또한 감지증폭기 활성화신호(V_SEN, V_SEP)를 각각 "L", "H"레벨로 설정하여 감지증폭기를 비활성화상태로 유지한다.

그 다음에 레지스터(13)의 데이터를 글로발 비트선쌍(GBL, /GBL)에 독출한다. 제55도에서는 레지스터의 입출력제어신(ø_RG7)을 "H"레벨로 설정하고 있다. 이어서 제어신호선(ø_GB0)의 전위를 상승시켜 nMOS 트랜지스터(Q₈₃)를 턴온시키고, 글로발 비트선의 데이터를 노드(N₃)를 매개해서 비트선(BL₁)에 전송하여 워드선(WL₃)에 의해 선택되어 있는 메모리셀(M₇)에 기록한다. 이때, 전송게이트(G₈₁, G₈₂)는 각각 턴오프, 턴온된다.

그후, 레지스터(13)의 다음 데이터를 독출해서 이것을 비트선(BL₀)에 전송하여 같은 워드선(WL₃)을 따라 설치된 메모리셀(M₆)에 기록을 수행한다. 이와같이 해서, 워드선(WL₂, WL₁, …)의 순서로 메모리셀로의 데이터 기록동작이 이루어진다.

최후의 워드선(WL₀)상의 메모리셀에 데이터를 기록할 때에는 반대의 데이터를 선택되지 않은 메모리셀 어레이(11₂)의 비트선에 기록하고, 모든 메모리셀에 데이터 기록이 종료한 후에 메모리셀 어레이(11₁, 11₂)의 비트선을 등화시킨다.

즉, 워드선(WL₀)상의 메모리셀에 데이터를 기록할 때에는, 예컨대 비트선(BL₁)에 데이터를 기록할 때는 전송게이트(Q₈₃, Q₉₅, Q₈₂, Q₉₇)를 턴온시켜 비트선(BL₁)상의 데이터와 반대의 데이터를 비트선(BL₃)에 기록한다. 비트선(BL₀)에 데이터를 기록할 때에는, 전송게이트(Q₈₃, Q₈₁, Q₉₅, Q₉₆)를 턴온시켜 비트선(BL₀)상의 데이터와 반대의 데이터를 비트선(BL₂)에 기록한다. 그후, 전송게이트(Q₈₁, Q₈₂, Q₈₈, Q₉₁, Q₉₂, Q₉₆, Q₉₇) 및 등화용 트랜지스터(Q₈₀)를 턴온시켜 비트선(BL₀, BL₁)을 각각 비트선(BL₂, BL₃)에 직접 접속시킴으로써 그것들을 등화시킨다.

이와 같은 비트선 사이를 등화시킴으로써 다음 데이터 독출시의 선충전/등화를 단시간에 저전력소비로 간단히 수행할 수 있게 된다.

제56도 및 제57도는 차동형 감지증폭기를 이용한 제 3 실시예의 제 1 변형예, 즉, 하나의 감지증폭기에 대해 1쌍의 비트선(BL₀, BL₁)을 개방비트선(open bit line)형으로 배치한 경우의 DRAM의 구성을 나타낸 도면이다.

제58도 및 제59도는 이 실시예에서의 데이터 독출동작을 설명하기 위한 파형도이다. 즉, 제58도는 전실시예와 마찬가지로 데이터 독출을 수행한 후에 감지증폭기 노드(BLD, BLREF) 및 선택된 비트선(BL₀)의 선충전/등화를 수행하는 경우를 나타낸 것이고, 제59도는 데이터 독출을 수행한 후에 감지증폭기 노드(BLD, BLREF) 및 선택된 비트선(BL₀)의 등화를 수행하고 선충전을 수행하지 않은 경우를 나타낸 것이다. 이 실시예에서는, 감지증폭기 하나에 대해 비트선이 1개 설치되어 있기 때문에, 선충전을 수행하지 않고서도 전 데이터를 독출해서 등화시킨 전위를 기준전위로서 이용할 수 있게 된다. 이와 같이 함으로써, 선충전시간을 단축시킬 수 있게 된다.

제60도는 이 실시예에서의 데이터 기록동작을 설명하기 위한 파형도를 나타낸 것이다. 전실시예와 마찬가지로, 최후의 워드선상에 데이터를 기록할 때에 감지증폭기의 반대쪽의 메모리셀 어레이의 비트선에 반대의 데이터를 기록함으로써 비트선 사이에서의 등화를 수행할 수 있게 된다.

제61도는 차동형 감지증폭기를 이용한 제 3 실시예의 제 2 변형예에 따른 DRAM의 구성을 나타낸 도면이다. 이 구성의 장치에서는, 한쌍의 글로발 비트선(GBL, /GBL) 사이에 복수개의 메모리셀 어레이(11₁, 11₂, …)와 복수개의 감지증폭기 어레이가 배치되는 경우에, 하나의 감지증폭기 부하부(12₂)를 복수개의 감지증폭기 구동부(12₁₁, 12₁₂, …)에서 공유하도록 하고 있다. 이 구성에 의하면, 칩면적을 효과적으로 이용할 수 있게 된다.

제62도는 차동형 감지증폭기를 이용한 제 3 실시예의 제 3 변형예에 따른 DRAM의 구성을 나타낸 도면이다. 이 실시예의 장치는, 의사절반 비트선구성으로서, 제 2 변형예와 마찬가지로 복수개의 메모리셀 어레이(11₁, 11₂, …)와 복수개의 감지증폭기 어레이가 배치되는 경우에, 하나의 감지증폭기 부하부(12₂)를 복수개의 감지증폭기 구동부(12₁₁, 12₁₂, …)에서 공유하도록 하고 있다.

제1 및 제 2 실시예와 마찬가지로, 제 3 실시예에서도 NAND형 메모리셀 유니트를 복수개의 직렬접속된 메모리셀로 구성하고 있지만, 이들 실시예의 차동형 감지증폭기는 각 워드선과 비트선의 교점에 각각 독립적으로 메모리셀이 배치되는 셀 어레이의 경우에도 적용할 수가 있다.

다음예는 본 발명에 있어서 글로발 비트선을 세로방향으로 분할해서 글로발 비트선 용량의 절감을 도모한 실시예를 설명한다.

제63도는 본 발명에 따른 DRAM의 제 4 실시예의 구성, 즉 전력소비를 줄이기 위해 메모리 블럭을 서브 블럭으로 분할한 실시예의 DRAM의 구성을 나타낸 도면이다.

메모리셀 어레이 및 감지증폭기의 구성으로서는 제1, 제2 또는 제 3 실시예에 이용했던 어떠한 구성도 채용할 수가 있다. 이 실시예에서, 입출력용 레지스터(22)를 공유하고 양측에 배치되는 메모리셀 블럭이 각각 2개의 서브블럭 21₁과 21₂, 21₃과 21₄로 분할되어 있다. 그리고 본래 하나의 메모리 블럭내에서 연속적으로 배치되는 글로발 비트선쌍(GBL, /GBL)은 2개의 서브블럭 21₁과21₂사이, 서브블럭 21₃과 21₄사이에서 분할되고, 그 분할된 글로발 비트선사이를 선택적으로 접속시키기 위한 nMOS트랜지스터로 이루어진 전송게이트(23₁23₂)가 서브블럭 21₁과 21₂사이, 서브블럭 21₃과 21₄사이에 설치되어 있다.

이와 같은 서브블럭 분할구성에서는, 행어드레스의 일부를 취입하여 서브블럭을 식별하기 위한 서브블럭 식별회로(20)가 설치되어 있다. 이 서브블럭 식별회로(20)는 취업된 행어드레스에 기초해서 어느 서브블럭이 선택되었는가를 식별하여 전송게이트 제어신호(ø_B)를 출력한다. 서브블럭 21₁또는 21₄가 선택된 경우에는 제어신호(ø_B)는 "L"레벨로 되고, 서브블럭 21₂또는 21₃이 선택된 경우에는 제어신호(ø_B)는 "H"레벨로 된다.

예컨대, 우측의 메모리셀 블럭에 있어서 서브블럭(21₁)이 선택된 경우에는, 전송게이트(23₁)가 턴온되어 서브블럭(21₁)에서의 글로발 비트선과 서브블럭(21₂)에서의 각각의 글로발 비트선이 전기적으로 연결되게 된다. 그 결과, 서브블럭(21₂)내의 선택된 메모리셀과 입출력 레지스터(22) 사이의 데이터 전송이 글로발 비트선쌍(GBL, /GBL)을 매개해서 이루어지게된다. 서브블럭(21₁)이 선택된 경우에는, 전송게이트(23₁)는 턴오프되어 입출력 레지스터(22)로부터 먼 쪽에 위치한 서브블럭(21₂)의 글로발 비트선쌍(GBL, /GBL)은 전기적으로 분리되게 된다. 좌측의 메모리 블럭에 대해서도 상술한 바와 같이 동일한 동작이 수행된다.

따라서, 이와 같이 서브블럭 식별과 글로발 비트선의 단속을 제어함으로써, 서브블럭(21₁)이 선택될 때의 글로발 비트선 용량을 1/2로 줄일수 있게 된다. 그러므로, 글로발 비트선의 충방전에 따른 전력소비를 줄일 수 있게 된다.

제64도는 전력소비를 줄일기 위해 메모리 블럭을 서브블럭으로 분할한 제 4 실시예의 제 1 변형예에 따른 DRAM의 구성을 나타낸 도면이다. 이 변형예에서는, 2개의 메모리 블럭에 각각 독립적으로 입출력 레지스터(22₁, 22₂)가 설치되어 있다. 서브 블럭분할은 제63도의 실시예와 동일하다. 이 실시예에서는 각 메모리 블럭마다 입출력 레지스터가 설치되어 있기 때문에, 하나의 행어드레스에 의해 좌측의 메모리 블럭과 우측의 메모리 블럭의 셀을 동시에 선택할 수 있게 된다. 예컨대, 서브블럭(21₁)의 셀의 행어드레스와 서브블럭(21₄)의 셀의 행어드레스를 동일하게 설정하고, 서브블럭(21₂)의 셀의 행어드레스와 서브블럭(21₃)의 셀의 행어드레스를 동일하게 설정한다.

서브블럭 식별회로(20)의 출력제어신호(ø_B)는, 서브블럭(21₁)이 선택된 경우에는 "L"레벨로 되고, 서브블럭(21₂)이 선택된 경우에는 "H"레벨로 되는 것이다. 이 제어신호(ø_B)가 서브블럭(21₁, 21₂) 사이의 전송게이트(23₁)에 공급되고, 이것을 인버터(24)에 의해 반전시킨 신호가 좌측의 메모리 블럭내의 진송게이트(23₂)에 공급된다.

따라서 이 실시예의 경우, 서브블럭(21₂)의 셀이 선택된 때에는 전송게이트(23₁)는 턴온되고, 동시에 서브블럭(21₃)의 셀이 선택되어 좌측의 전송게이트(23₂)가 턴온된다. 즉, 서브블럭(21₄)의 글로발 비트선이 전기적으로 분리된다. 또 서브블럭(21₁)의 셀이 선택된 때에는, 동시에 서브블럭(21₄)의 셀이 선택되어 한쪽의 전송게이트(23₁)가 턴오프되고, 다른쪽의 전송게이트(23₂)가 턴온된다. 즉, 서브블럭(21₂)의 글로발 비트선이 전기적으로 분리되게 된다.

이 실시예에 의하면, 어느 행어드레스가 입력된 경우에도 항시 서브블럭 1개분의 글로발 비트선 용량이 절감되어 글로발 비트선의 충방전에 의한 소비전력을 3/4으로 줄일 수 있게 된다.

제65도 및 제66도는 전력소비를 줄이기 위해 메모리 블럭을 서브블럭으로 분할한 제 4 실시예의 제 2 변형예에 따른 DRAM의 구성을 나타낸 도면이다.

이 실시예에서는, 2개의 메모리 블럭중 한쪽이 4개의 서브블럭(21₁~21₄)으로 분할되고(제65도), 다른쪽 메모리 블럭이 마찬가지로 4개의 서브블럭(21₅~21₈)으로 분할되어 있다(제66도). 각 메모리 블럭의 중앙에 각각 입출력 레지스터(22₁, 22₂)가 설치되어 있다. 그리고 서브블럭 21₁과 21₂사이, 서브블럭 21₃과 21₄사이, 서브블럭 21₅과 21₆사이, 서브블럭 21₇과 21₈사이에 각 서브블럭의 글로발 비트선을 선택적으로 접속시키기 위한 전송게이트(23₁~23₄)가 설치되어 있다.

서브블럭 21₁과 21₆, 서브브럭 21₂과 21₅서브블럭 21₃과 21₈, 서브블럭 21₄과 21₇에 각각 동일한 행어드레스가 할당되어 있다. 그리고 서브블럭 식별회롤(20)는, 행어드레스의 일부를 취입하여 서브블럭(21₂; 또는 21₅)이 선택된 때에 "H"레벨로 되는 제어신호(ø_B1)와 서브블럭(21₄; 또는 21₇)이 선택된 때에 "H"레벨로 되는 제어신호(ø_B2)를 발생시킨다. 제어신호(ø_B1)는 전송게이트(23₁)에 인가되고, 제어신호(ø_B2)는 전송게이트(23₂)에 인가되며, 또 제어신호(ø_B1,ø_B2)가 인버터(25, 26)에 의해 반전되어 각각 전송게이트(23₃, 23₄)에 인가된다.

서브블럭(21₁)의 메모리셀이 선택된 경우에는, 제어신호(ø_B1)가 "L"레벨로 되어 전송게이트(23₁)가 턴오프됨으로써 서브블럭(21₁)상의 메모리셀은 서브블럭(21₂)상의 글로발 비트선과 전기적으로 분리된 상태에서 입출력 레지스터(22₁)에 접속된다. 이때, 서브블럭(21₆)의 메모리셀이 선택되지만, 제어신호(/ø_C)"H"레벨이 때문에 전송게이트(23₃)가 턴온됨으로써 서브블럭(21₆)의 메모리셀은 서브블럭(21₅)상의 글로발 비트선을 통해 입출력 레지스터(23₂)에 연결된다.

이어, 서브블럭(21₂)의 메모리셀이 선택된 경우에는, 제어신호(ø_B1)가 "H"레벨로 되어 전송게이트(23₁)가 턴온됨으로써 서브블럭(21₂)상의 메모리셀은 서브브럭(21₁)상의 글로발 비트선을 통해 입출력 레지스터(22₁)에 연결된다. 이때, 서브블럭(21₅)의 메모리셀이 선택되지만, 제어신호(/ø_B1)가 "L"레벨이기 때문에 전송게이트(23₃)가 턴오프됨으로써 서브블럭(21₅)의 메모리셀은 서브블럭(21₆)상의 글로발 비트선과 전기적으로 분리된 상태에서 입출력 레지스터(22₂)에 연결되게 된다.

마찬가지로, 다른 서브블럭이 선택된 경우에도, 데이터 전송시에 무용의 글로발 비트선을 전기적으로 분리해서 데이터 전송을 수행한다.

그리고, 이 실시예에서는, 서브블럭의 글로발 비트선의 길이가 제64도의 실시예의 약 1/2로 되기 때문에, 그로발 비트선의 충·방전에 의한 전류 소비가 전실시예의 경우의 1/2로 절감된다.

제43도 및 제44도에 나타낸 제 3 실시예의 I/O 레지스터는 제63도 및 제64도 나타낸 제 4 도실시예의 I/O 레지스터에 적용할 수가 있다.

또한, 본 발명은 상술한 실시예에 한정되지 않고, 그 기술적인 범위를 이탈하지 않는 범위내에서 여러가지 변형해서 실시할 수가 있다.

한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (11)

1. 제 1 비트선(BL, BL)과; 복수개의 다이나믹형 메모리(MC)이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이(1); 상기 제 1 비트선에 접속된 제 1 전송게이트(4, 9); 상기 제 1 전송게이트를 통해 상기 제 1 비트선에 선택적으로 접속되는 제 1 데이터 노드와 제 2 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 적어도 하나의 감지증폭기(3); 상기 감지증폭기와 상기 메모리셀 어레이 사이에 설치됨과 더불어 직접 또는 제 2 전송게이트(6)를 통해 상기 제 1 데이터 노드 및 상기 제 2 데이터 노드중 적어도 하나에 접속되어 메모리셀 유니트로부터 독출된 메모리셀 데이터를 일시적으로 저장하기 위한 적어도 하나의 레지스터(5) 및; 상기 제 1 비트선에 독출된 데이터를 상기 감지증폭기로부터 상기 레지스터로 저장하는 경우, 상기 제 1 전송게이트를 제어하여 상기 감지증폭기의 제 1 데이터 노드를 상기 제 1 비트선으로 부터 선택적이면서 전기적으로 분리하는 게이트 제어수단(10)을 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
2. 제 1 항에 있어서, 상기 각 레지스터(5)가 상기 제 1 비트선에 접속된 복수개의 메모리셀과 동일한 메모리셀로 구성되어 있는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
3. 제 1 항에 있어서, 상기 각 레지스터(5)가 상기 제 1 비트선에 접속되되 직렬로 접속된 메모리셀과 동일한 메모리셀로 구성되어 있는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
4. 제 1 항에 있어서, 복수개의 상기 감지증폭기의 제 1 데이터 노드와 제 2 데이터 노드에 각각 접속된 제 3 전송게이트(7)와, 상기 제 3 전송게이트(7)에 접속된 제 2 비트선쌍(GBL, /GBL) 및, 상기 제 2 비트선쌍을 통해 상기 메모리셀 데이터를 저장하기 위한 제 2 레지스터(60)를 더 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
5. 제 4 항에 있어서, 상기 제 2 레지스터와 상기 제 2 비트선 사이에 접속된 데이터 전송회로(58, 58')를 더 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
6. 제 1 비트선(BL, /BL)과; 복수개의 다이나믹형 메모리셀(MC)이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이(1); 상기 제 1 비트선에 선택적으로 접속되는 제 1 데이터 노드와 제 2 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 제 1 감지증폭기(3); 상기 복수개의 메모리셀 어레이에 걸치도록 설치되어 상기 제 1 감지증폭기의 제 2 데이터 노드에 선택적으로 접속되는 제 2 비트선(GBL, /GBL); 상기 제 2 비트선에 접속되어 외부에 대한 데이터 전송동작을 제어하기 위한 스위치(7); 상기 제 1 감지증폭기와 상기 메모리셀 어레이 사이에 접속되어 상기 메모리셀 유니트의 메모리셀로 부터 독출된 메모리셀 데이터를 일시적으로 저장하기 위한 제 1 레지스터(5); 상기 제 2 비트선에 외부 데이터를 기록하기 위한 버퍼(54); 상기 메모리셀로 부터 독출된 데이터를 증폭하기 위한 제 2 감지증폭기(52) 및; 외부 데이터를 상기 제 2 비트선을 통해 기록하는 경우, 상기 제 1 감지증폭기, 상기 스위치, 상기 버퍼 및 상기 제 2 감지증폭기를 제어하여 상기 제 1 감지증폭기가 동작하기 전에 상기 버퍼 및 스위치에 의해 데이터를 상기 제 2 비트선으로 부터 상기 제 1 비트선으로 기록하는 제어수단(58)을 구비하여 이루어진 것을 특징으로 하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
7. 제 1 비트선(BL, /BL)과; 복수개의 다이나믹형 메모리셀(MC)이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이(1); 상기 제 1 비트선에 선택적으로 접속되는 제 1 데이터 노드와 제 2 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 제 1 감지증폭기(3); 상기 복수개의 메모리셀 어레이에 걸치도록 설치되어 상기 제 1 감지증폭기의 제 2 데이터 노드에 선택적으로 접속되는 제 2 비트선(GBL, /GBL); 상기 제 2 비트선에 접속되어 이 장치의 외부에 대한 데이터 전송동작을 제어하기 위한 스위치(7); 상기 제 1 감지증폭기와 상기 메모리셀 어레이 사이에 접속되어 상기 메모리셀 유니트의 메모리셀로부터 독출된 메모리셀 데이터를 일시적으로 저장하기 위한 제 1 레지스터(5); 외부 데이터를 증폭하여 그 데이터를 상기 제 2 비트선에 기록하기 위한 제 2 감지증폭기(52) 및; 외부 데이터를 상기 제 2 비트선을 통해 기록하는 경우, 상기 제 1 감지증폭기, 상기 스위치 및 상기 제 2 감지증폭기를 제어하여 상기 제 1 감지증폭기가 동작하기 전에 상기 증폭기수단 및 스위치에 의해 데이터를 상기 제 2 비트선으로부터 상기 제 1 비트선으로 기록하는 제어수단(58)을 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
8. 제 1 비트선(BL, /BL)과; 복수개의 다이나믹형 메모리셀(MC)이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이(1); 상기 제 1 비트선에 선택적으로 접속되는 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 적어도 하나의 제 1 감지증폭기(3); 상기 제 1 감지증폭기와 상기 메모리 에러이 사이에 설치되어 메모리셀 유니트로부터 독출된 상기 메모리셀의 데이터를 일시적으로 저장하기 위한 제 1 레지스터(5) 및; 복수개의 상기 제 1 감지증폭기를 분할하고, 1회의 액세스에 의해 상기 감지증폭기로부터 독출되는 데이터 항목의 수를 한 부로 하여 데이터를 입/출력하기 위한 적어도 한 부의 레지스터(60)를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
9. 비트선(BL, /BL)과 ; 복수개의 다이나믹형 메모리셀(MC)이 상기 비트선에 접속되어 구성된 메모리셀 어레이(1) ; 제1 및 제 2 입력노드를 갖춘 차동형 감지증폭기(12) ; 상기 감지증폭기의 제1 및 제 2 입력노드를 상기 비트선에 선택적으로 접속시키기 위한 제1 및 제 2 전송게이트(Q₈₆, Q₈₇, Q₉₁, Q₉₂) ; 상기 감지증폭기의 제1 및 제 2 입력노드 사이의 경로를 선택적으로 단락시키기 위한 제 3 전송게이트(Q₈₀) ; 상기 비트선에 접속된 선충전수단(Q₈₅, Q₉₂) 및 ; 상기 제1 내지 제 3 전송게이트를 제어하여 상기 비트선의 선충전전위를 상기 감지증폭기의 제1 및 제 2 입력노드에 기준전위로서 공급한 후 이들 제1 및 제 2 입력노드를 전기적으로 부유상태로 설정하여 상기 비트선에 독출된 메모리셀 데이터를 상기 제1 및 제 2 입력노드중 하나에 전송하는 제어수단(13)을 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
10. 제 1 비트선(BL, /BL)과, 복수개의 다이나믹형 메모리(MC)이 직렬접속되어 구성된 메모리셀 유니트가 복수개씩 상기 제 1 비트선에 접속되어 구성된 메모리셀 어레이(1), 상기 제 1 비트선에 선택적으로 접속되는 제 1 데이터 노드와 제 2 데이터 노드를 갖추고서 인접한 메모리셀 어레이 사이에 설치된 제 1 감지증폭기(3), 상기 메모리셀 어레이(1)내의 메모리셀을 선택하기 위한 행디코더 및, 상기 복수개의 메모리셀 어레이에 걸치도록 설치된 제 2 비트선(GBL, /GBL)을 포함하고 있는 복수개의 메모리 서브블럭(21)과 ; 메모리 블럭을 구성하도록 인접한 상기 메모리 서브블럭의 대응하는 상기 제 2 비트선에 접속되는 스위칭수단(23) ; 각 메모리 서브블럭을 분할하기 위해 사용되는 레지스터(22) 및 ; 메모리셀의 데이터를 제 2 비트선에 출력하기 전에 대응하는 스위칭수단을 오프시켜 불필요한 메모리 서브블럭의 제 2 비트선을 차단하는 서브블러 식별회로(20)를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체 기억장치.
11. 제10항에 있어서, 상기 레지스터(22)가 인접한 상기 메모리 블럭을 분할하기 위해 사용되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.