KR100388217B1 - 반도체 메모리 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로서, 특히, 각각이 복수의 메모리 셀을 갖는 복수의 메모리 셀어레이; 상기 복수의 메모리 셀의 데이터신호를 전송하기 위해 상기 복수의 메모리 셀어레이마다 어드레스 별로 계층적으로 배치된 복수의 I/O라인; 상기 복수의 I/O라인에 각각이 대응하여 결합되어 상기 복수의 메모리 셀의 데이터 신호를 감지하여 소정 레벨로 증폭하는 복수의 I/O라인 센스앰프; 상기 복수의 I/O라인 센스앰프에 각각이 대응하여 결합되어 상기 복수의 I/O라인 센스앰프에 의해 증폭된 신호를 감지하여 소정 레벨로 증폭하는 복수의 데이터버스 센스앰프; 동일 어드레스에 배치된 복수의 데이터버스 센스앰프중 적어도 하나 이상의 데이터버스 센스앰프의 출력을 공유하는 데이터 버스라인; 입력되는 프리차지신호에 응답하여 상기 데이터 버스라인을 소정의 전압레벨로 프리차지시키는 데이터버스 프리차지회로; 및 상기 데이터버스 프리차지회로를 경유하여 출력되는 데이터 신호를 출력하기 위한 데이터 출력버퍼/패드를 구비하는 것을 특징으로 한다.

Description

반도체 메모리{Semiconductor Memory}
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 데이터 출력 경로에 관한 것이다.
반도체 메모리에서, 비트라인 센스앰프(Bit Line Sense Amplifier)에서 증폭된 데이터 신호를 메모리 셀어레이 외부로 전달하는 I/O라인(Input/Output Line)은 특정 데이터 출력패드(Data Output Pad)까지 데이터 신호를 전송해야 하기 때문에 길이가 길어져 고속화가 어렵다. 따라서 I/O라인의 기생 용량(Parasitic Capacitance)이나 저항(Resistance)을 줄일 수 있는 I/O라인 배치 방법이 필수적으로 요구된다.
I/O라인의 배치 방법으로는 I/O라인을 계층화하는 방법이 주로 이용된다. 계층화된 I/O라인 구조는 메모리 셀에서 데이터 출력버퍼까지의 경로를 계층화하고, 각 계층마다 센스앰프를 두어 데이터 신호가 점진적으로 증폭되도록 한 것이다. 즉, 계층화된 I/O라인은 비트라인 센스앰프에서 증폭한 데이터 신호를 I/O라인과 I/O라인 센스앰프를 통하여 또 한번 증폭하고, I/O라인 센스앰프의 출력을 데이터 버스와 데이터 버스 센스앰프를 통하여 다시 한번 증폭한 뒤에 데이터 출력버퍼에 전달하도록 구성된다.
도 1은 종래의 반도체 메모리의 구성을 나타낸 블록 다이어그램으로서, 위에 설명한 계층화된 I/O라인 구조가 잘 나타나 있다. 도 1에 나타낸 종래 기술은 미국 특허 USP 5,657,265에 개시되어 있는 발명이다(USP 5,657,265의 FIG. 2 참조). 도 1의 구성을 USP 5,657,265에 개시되어 있는 내용을 참조하여 설명하면 다음과 같다. 도 1에 나타낸 종래의 반도체 메모리는 다수개의 메모리 셀어레이(200)를 갖는다. 로우 디코더(30)가 두 개의 메모리 셀어레이 사이에 위치하여 메모리 셀어레이의 워드라인을 제어한다. 컬럼 디코더(40)는 수직으로 배열된 I/O라인(7)의 데이터 경로의 최대 길이를 제한하기 위하여 각 메모리 셀 어레이 칩에 대하여 중앙 쪽으로 배열된다. 인접한 두 개의 메모리 셀어레이(200)가 적어도 하나의 로우 디코더(30)를 공유하도록 구성되어 칩의 중앙 부근에 배치된다. 칩의 중앙에서 서로 마주보도록 배치된 각각의 메모리 셀어레이는 각각 독립된 데이터 출력패드를 갖는다. 각각의 I/O라인에 연결되는 I/O스위치/구동부(8)는 데이터를 읽는 동안에 인에이블되는 스위칭 소자와 데이터를 쓰는 동안에 인에이블되는 I/O 구동부로 구성된다. 이 I/O스위치/구동부(8)는 서로 마주보도록 위치한 메모리 셀어레이 의 동일한 곳에 위치하여 제 1데이터 라인(20)에 연결된다. 제 1데이터 라인(20)은 제 2데이터 라인 패킷(5)을 통해 데이터 센스앰프(9)에 연결되며, 이 데이터 센스앰프(9)는 데이터 I/O출력버퍼/패드(10)에 연결된다. 높은 데이터 전송 속도(Bandwidth)를 지향하는 반도체 메모리에서, 싱크로너스 디램(Synchronous DRAM)과 같이 많은 양의 데이터를 동시에 읽거나 써넣기 위해서는 메모리 셀 어레이에 구비되는 I/O라인의 수가 증가하게 된다. 결과적으로 I/O라인의 증가에 따라 I/O센스앰프와 I/O구동부 같은 I/O제어 회로도 함께 증가한다.
이와 같은 종래의 반도체 메모리는 적어도 네 개 이상의 메모리 셀 어레이 블록으로부터 출력되는 데이터 신호가 역시 네 개 이상의 I/O스위치 및 I/O구동부와 하나의 데이터 라인을 통해 데이터 센스앰프에 전달된다. 이 때문에 I/O스위치 및 I/O 구동부 사이의 데이터 입출력 차이는 최소화된다. 그러나 네 개 이상의 I/O스위치 및 I/O구동부의 출력이 오직 하나의 데이터 라인을 통해 데이터 센스앰프에 전달되도록 구성되므로 데이터 라인의 부하가 매우 크다. 뿐만 아니라 각 I/O구동부와 데이터 출력버퍼/패드 사이를 연결하는 데이터 라인의 길이가 매우 길어져서 부하를 증가시키는 또 하나의 원인이 된다. 결과적으로 데이터 라인에 의한 부하가 크면 데이터 라인을 구동하는데 많은 시간이 필요하게 되어 반도체 메모리의 고속 동작을 방해하는 원인이 된다.
본 발명에 따른 반도체 메모리는 데이터 출력 버퍼에 연결되는 데이터 버스라인에 데이터버스 프리차지회로(Data Bus Precharge Circuit)를 두고 데이터 신호의 출력이 발생하기 전에 데이터 버스라인을 소정의 전압 레벨로 프리차지해 놓음으로써 데이터 신호의 출력이 발생하는 즉시 데이터 버스의 신호를 하이 레벨 또는 로우 레벨로 빠르게 천이 시키는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리는 각각이 복수의 메모리 셀을 갖는 복수의 메모리 셀어레이; 상기 복수의 메모리 셀의 데이터신호를 출력하기 위해 상기 복수의 메모리 셀어레이마다 어드레스 별로 배치된 복수의 I/O라인; 상기 복수의 I/O라인마다 구비되어 상기 복수의 메모리 셀의 데이터 신호를 감지하여 소정 레벨로 증폭하는 복수의 I/O라인 센스앰프; 상기 복수의 I/O라인 센스앰프에 의해 증폭된 신호를 감지하여 소정 레벨로 증폭하는 데이터버스 센스앰프; 상기 복수의 메모리 셀어레이마다 동일 어드레스에 배치된 적어도 하나 이상의 데이터버스 센스앰프의 증폭된 신호를 출력하기 위한 데이터 버스라인; 입력되는 한 쌍의 프리차지신호에 응답하여 상기 데이터 버스라인을 소정의 전압레벨로 프리차지시키는 데이터버스 프리차지회로; 및 상기 데이터버스 프리차지회로를 경유하여 출력되는 데이터 신호를 출력하기 위한 데이터 출력버퍼/패드를 구비하는 것을 특징으로 한다.
도 1은 종래의 반도체 메모리의 구성을 나타낸 블록 다이어그램.
도 2는 본 발명에 따른 반도체 메모리의 실시예를 나타낸 블록 다이어그램.
도 3은 본 발명에 따른 반도체 메모리의 데이터 버스 프리차지 회로의 회로도.
도 4는 본 발명에 따른 데이터버스 프리차지회로의 동작 특성을 나타낸 타이밍 다이어그램.
도 5는 본 발명에 따른 반도체 메모리의 데이터버스 프리차지회로의 또 다른 실시예의 회로도.
도 6은 본 발명에 따른 반도체 메모리의 또 다른 실시예를 나타낸 블록 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
202, 602 : 메모리 셀어레이 204, 604 : 컬럼 디코더
206, 606 : 로우 디코더 208, 608 : I/O라인 센스앰프
210, 610 : 데이터버스 센스앰프 212, 612 : 데이터버스 프리차지회로
214, 614 : 데이터 출력버퍼/패드 216, 616 : I/O 라인
218, 330 : 데이터 버스 302, 502 : 제 1프리차지부
304, 504 : 제 2프리차지부 PRE : 프리차지 신호
/PRE : 프리차지바 신호
본 발명에 따른 반도체 메모리의 바람직한 실시예를 도 2 내지 도 6을 참조하여 설명하면 다음과 같다.
먼저, 도 2는 본 발명에 따른 반도체 메모리의 실시예를 나타낸 블록 다이어그램이다. 도 2에 나타낸 바와 같이, 본 발명에 따른 반도체 메모리는 네 개의 메모리 셀어레이(202)을 갖는다. 각 메모리 셀어레이(202)는 하나의 로우 디코더(Row Decoder)(206)를 갖고, 이웃한 두 개의 메모리 셀어레이가 하나의 컬럼 디코더(Column Decoder)(204)를 공유한다. 컬럼 디코더(204)는 입력된 컬럼 어드레스를 디코딩하여 각 메모리 셀어레이(202)의 해당 비트 라인(도면에는 도시하지 않았음)을 선택한다.
메모리 셀어레이(202)는 다수개의 메모리 셀을 갖는다. 컬럼 디코더(204)와 로우 디코더(206)에 의해 다수개의 메모리 셀 가운데 하나가 선택된다. 선택된 메모리 셀의 데이터 신호는 비트라인을 통해 I/O라인(216)에 전달된다. 모든 I/O 라인(216)마다 I/O라인 센스앰프(208)가 연결된다. I/O라인 센스앰프(208)는 I/O 라인(216)과 데이터버스 센스앰프(210) 사이를 전기적으로 연결하거나 단절하고, I/O라인(216)의 데이터 신호를 일차적으로 증폭한다.
모든 I/O라인 센스앰프(208)마다 데이터버스 센스앰프(210)가 연결된다. 데이터버스 센스앰프(210)는 I/O라인 센스앰프(208)에 의해 일차적으로 증폭된 데이터 신호를 입력받아 더욱 증폭하여 출력한다. 데이터버스 센스앰프(210)의 출력은 데이터버스(218)를 통해 데이터버스 프리차지 회로(212)에 전달된다. 각각의 메모리 셀 어레이(202)에서 동일한 어드레스의 비트라인의 데이터 신호가 실리는 I/O 라인(216)에 연결되는 I/O라인 센스앰프(208) 및 데이터버스 센스앰프(210)의 출력이 하나의 데이터 버스(218)를 통해 하나의 데이터버스 프리차지 회로(212)에 전달된다. 도 2에서는 네 개의 데이터버스 센스앰프(210)의 출력이 하나의 데이터 버스(218)를 공유한다.
데이터 버스 프리차지 회로(212)는 데이터 버스(218)를 통해 데이터 신호를 입력받는다. 데이터버스 센스앰프(210)에서 데이터 신호가 출력되기 전에 프리차지 신호(PRE)가 발생하면 데이터버스 프리차지회로(212)는 데이터버스(218)를 2/VDD 레벨로 프리차지 한다. 데이터 버스 센스앰프(210)에서 데이터 신호의 출력이 발생하면 데이터버스 프리차지회로(212)는 데이터신호의 레벨에 따라 데이터 버스(218)의 전압을 하이 레벨 또는 로우 레벨로 천이 시킨다. 또 데이터버스 프리차지회로(212)는 새로운 데이터 신호가 입력될 때까지 이전의 데이터 신호의 논리 값을 래치한다.
데이터 출력버퍼/패드(214)는 데이터 출력버퍼와 데이터 출력패드를 함께 나타낸 것이다. 이 데이터 출력버퍼/패드(214)는 데이터버스 프리차지 회로(212)에서 출력되는 데이터 신호를 칩 외부 전압 레벨에 맞도록 충분한 크기로 증폭하여 칩 외부로 출력될 수 있도록 한다.
도 3은 본 발명에 따른 반도체 메모리의 데이터 버스 프리차지회로의 회로도이다. 도 3에 나타낸 바와 같이, 데이터버스 프리차지 회로(212)는 제 1프라차지부(302)와 제 2프리차지부(304)로 구성된다. 제 1프리차지부는(302)에서, 두 개의 피모스 트랜지스터(306)(308)와 두 개의 엔모스 트랜지스터(310)(312)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결된다. 피모스 트랜지스터(306)는 프리차지바 신호(/PRE)에 의해 제어되고, 엔모스 트랜지스터(312)는 프리차지 신호(PRE)에 의해 제어된다. 프리치지 신호(PRE)와 프리차지바 신호(/PRE)는 상보 신호이다. 피모스 트랜지스터(308)와 엔모스 트랜지스터(310)의 각각의 드레인과 게이트는 모두 데이터 버스(218)의 노드(326)에 연결된다. 따라서 피모스 트랜지스터(308)와 엔모스 트랜지스터(310)는 수동 소자로 동작하며, 동일한 턴 온 저항을 갖는다. 프리차지 신호(PRE)가 하이 레벨일 때(/PRE는 로우 레벨) 피모스 트랜지스터(306)와 엔모스 트랜지스터(312)가 모두 턴 온 되어 노드(326)에는 2/VDD(half VDD)의 전압이 나타난다. 프리차지 신호(PRE)가 로우 레벨일 때(/PRE는 하이 레벨) 피모스 트랜지스터(306)와 엔모스 트랜지스터(312)가 모두 턴 오프 되어 노드(326)는 플로팅 된다.
제 2프리차지부(304)에서, 두 개의 피모스 트랜지스터(314)(316)와 두 개의 엔모스 트랜지스터(318)(320)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결된다. 피모스 트랜지스터(314)는 프리차지 신호(PRE)에 의해 제어되고, 엔모스 트랜지스터(320)는 프리차지바 신호(/PRE)에 의해 제어된다. 피모스 트랜지스터(316)와 엔모스 트랜지스터(318)는 노드(326)에 나타나는 전압, 즉 데이터 버스(218)의 신호에 의해 제어된다. 피모스 트랜지스터(316)와 엔모스 트랜지스터(318)의 드레인은 모두 데이터 버스(330)의 노드(328)에 연결된다. 프리차지가 이루어지는 동안(PRE는 하이 레벨)에는 피모스 트랜지스터(314)와 엔모스 트랜지스터(320)가 턴 오프 되어 데이터 버스(218)와 데이터 버스(330) 사이가 개방된다. 프리차지가 완료되면(PRE는 로우 레벨) 피모스 트랜지스터(314)와 엔모스 트랜지스터(320)가 턴 온 되어 데이터 버스(218)의 노드(328)에는 노드(326)에 나타나는 신호가 반전되어 나타난다. 데이터 버스(218)의 노드(328)에 나타나는 전압은 인버터(322)에 의해 구동능력이 향상되어 데이터 버스(330)를 통해 데이터 출력버퍼(214)에 전달된다. 인버터(322)의 출력은 인버터(324)에 의해 다시 그 입력으로 피드백 되어 현재의 출력 신호의 논리값이 래치 된다.
도 4는 본 발명에 따른 데이터 버스 프리차지 회로의 동작 특성을 나타낸 타이밍 다이어그램이다. 도 4의 (a)는 프리차지 신호(PRE)이고, (b)는 데이터 버스 센스앰프 출력 인에이블 신호이며, (c)는 데이터버스 센스앰프의 출력 신호이고, (d)는 데이터 버스(218)의 노드(326)에 나타나는 데이터신호이며 (e)는 데이터 버스(218)의 노드(330)에 나타나는 신호이다. 도 4에서, 데이터버스 센스앰프 출력 인에이블 신호가 하이 레벨로 활성화되기 전에 프리차지 신호(PRE)가 일정 시간 동안 하이 레벨 상태를 유지하다가 로우 레벨로 천이 한다(프리차지 구간). 이 프리차지 구간에서 데이터 버스(218)가 2/VDD 전압 레벨로 프리차지 된다. 프리차지 구간에서는 또 도 3의 노드(326)와 노드(328)사이가 개방되어 전기적으로 단절된다. 따라서 인버터(322)는 이전 상태의 데이터 신호(DATA1)의 논리 값을 계속 출력한다. 프리차지 구간이 끝나고 데이터 버스 센스앰프 출력 인에이블 신호가 하이 레벨로 천이하면 데이터버스 센스앰프는 새로운 데이터 신호(DATA2)를 출력한다. 이때 데이터 버스(218)의 노드(328)에는 새로운 데이터 신호(DATA2)가 나타나고, 인버터(322)의 출력단인 노드(330)에도 새로운 데이터 신호(DATA2)가 나타난다.
도 5는 본 발명에 따른 반도체 메모리의 데이터버스 프리차지회로의 또 다른 실시예의 회로도이다. 도 5에 나타낸 것과 같이, 전압 강하 수단으로서 수동 소자인 저항(508)(510)을 사용하여 제 1프리차지부(502)를 구성할 수 있다. 두 개의 저항(508)(510)의 크기가 동일하면, 저항(508)에 의해 전원전압(VDD)의 1/2이 강하되어 데이터 버스(218)의 노드(526)를 2/VDD의 전압 레벨로 프리차지 시킨다.
도 6은 본 발명에 따른 반도체 메모리의 또 다른 실시예를 나타낸 블록 다이어그램이다. 도 2에 나타낸 본 발명에 따른 반도체 메모리의 실시예에서는 각 I/O라인 센스앰프(208)마다 데이터버스 센스앰프(210)가 구비되었으나, 도 6에 나타낸 본 발명의 또 다른 실시예에서는 네 개의 I/O라인 센스앰프(608)에 하나의 데이터 버스 센스앰프(610)가 구비된다. 각각의 메모리 셀 어레이(602)에서 동일한 어드레스의 비트라인에 연결되는 I/O라인(616)의 I/O라인 센스앰프(208)의 출력들은 하나의 데이터 버스(618)를 통해 하나의 데이터버스 프리차지회로(612)에 전달된다. 도 6에서는 네 개의 I/O라인 센스앰프(608)의 출력이 하나의 데이터 버스(618)를 공유한다.
도 6에서, 본 발명에 따른 또 다른 반도체 메모리는 네 개의 메모리 셀 어레이(602)를 갖는다. 각 메모리 셀어레이는 각각 하나씩의 로우 디코더(606)를 갖고, 이웃한 두 개의 메모리 셀어레이(602)가 하나의 컬럼 디코더(604)를 공유한다. 컬럼 디코더(604)는 입력된 컬럼 어드레스를 디코딩하여 각 메모리 셀어레이(602)의 해당 비트라인을 선택한다.
메모리 셀어레이(602)는 다수개의 메모리 셀을 갖는다. 컬럼 디코더(604)와 로우 디코더(606)에 의해 다수개의 메모리 셀 가운데 하나가 선택된다. 선택된 메모리 셀의 데이터 신호가 비트라인을 통해 I/O라인(616)에 전달된다. 모든 I/O 라인(616)마다 I/O라인 센스앰프(608)가 연결된다. I/O라인 센스앰프(608)는 I/O 라인(616)과 데이터버스 프리차지회로(612) 사이를 전기적으로 연결하거나 단절하고, I/O라인(616)에 실린 데이터 신호를 일차적으로 증폭한다.
데이터버스 프리차지회로(612)는 I/O라인 센스앰프(608)에서 데이터 신호가 출력되기 전에 프리차지 신호(PRE)에 의해 데이터 버스(618)를 2/VDD 전압 레벨로 프리차지 한다. I/O 라인 센스앰프(608)에서 데이터 신호의 출력이 발생하면 데이터버스 프리차지회로(612)는 데이터 신호의 레벨에 따라 데이터 버스(618)의 전압을 하이 레벨 또는 로우 레벨로 천이 시킨다. 모든 데이터버스 프리차지회로(612)마다 데이터버스 센스앰프(610)가 구비된다. 데이터버스 센스앰프(610)는 데이터버스 프리차지회로(612)에서 출력되는 데이터 신호를 다시 한번 증폭한다.
데이터 출력버퍼/패드(614)는 데이터 출력버퍼와 데이터 출력패드를 함께 나타낸 것이다. 이 데이터 출력버퍼/패드(614)는 데이터버스 프리차지회로(612)에서 출력되는 데이터 신호의 구동 능력을 칩 외부 전압 레벨에 맞도록 충분한 크기로 향상시켜서 칩 외부로 출력될 수 있도록 한다.
본 발명에 따른 반도체 메모리는 계층적 I/O라인을 갖고, 그 계층적 I/O라인에 결합되는 I/O라인 센스엠프의 다수개를 하나의 데이터 버스라인으로 공유한 반도체 메모리를 있어 데이터 버스라인과 데이터 출력버퍼간에 데이터버스 프리차지회로를 구비함으로써, 데이터 버스라인을 구동하는 데 필요한 시간을 단축시켜 데이터 출력 속도를 향상시킬 수 있다.

Claims (4)

  1. 각각이 복수의 메모리 셀을 갖는 복수의 메모리 셀 어레이;
    상기 복수의 메모리 셀의 데이터신호를 전송하기 위해 상기 복수의 메모리 셀어레이마다 어드레스 별로 계층적으로 배치된 복수의 I/O라인;
    상기 복수의 I/O라인에 각각이 대응하여 결합되어 상기 복수의 메모리 셀의 데이터 신호를 감지하여 소정 레벨로 증폭하는 복수의 I/O라인 센스앰프;
    상기 복수의 I/O라인 센스앰프에 각각이 대응하여 결합되어 상기 복수의 I/O라인 센스앰프에 의해 증폭된 신호를 감지하여 소정 레벨로 증폭하는 복수의 데이터버스 센스앰프;
    동일 어드레스에 배치된 복수의 데이터버스 센스앰프중 적어도 하나 이상의 데이터버스 센스앰프의 출력을 공유하는 데이터 버스라인;
    입력되는 프리차지신호에 응답하여 상기 데이터 버스라인을 소정의 전압레벨로 프리차지시키는 데이터버스 프리차지회로; 및
    상기 데이터버스 프리차지회로를 경유하여 출력되는 데이터 신호를 출력하기 위한 데이터 출력버퍼/패드를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 청구항 1에 있어서, 상기 데이터 버스 프리차지 회로는,
    프리차지 동안에는 데이터 버스의 제 1 노드를 소정의 전압 레벨로 프리차지 시키고, 상기 프리차지가 완료되면 상기 제 1 노드를 플로팅 시키는 제 1프리차지부와;
    상기 프리차지 동안에는 상기 제 1 노드와 상기 데이터 버스의 제 2 노드를 개방시키고, 상기 프리차지가 완료되면 상기 제 1 노드의 신호를 반전시켜서 상기 제 2 노드로 출력하며, 상기 제 2 노드의 데이터 신호의 논리값을 래치하는 제 2프리차지부를 포함하여 이루어지는 반도체 메모리.
  3. 청구항 2에 있어서, 상기 제 1프리차지부는,
    일단이 전원전압원에 결합되어 프리차지바신호에 응답하여 구동하는 제 1피모스트랜지스터와, 상기 제 1피모스트랜지스터의 타단과 상기 제 1노드사이에 결합되고 게이트단이 상기 제 1노드에 결합된 제 2피모스트랜지스터와, 일단과 게이트단이 상기 제 1노드에 공통결합된 제 1엔모스트랜지스터와, 상기 제 1엔모스트랜지스터의 타단과 접지사이에 결합되어 프리차지신호에 응답하여 구동하는 제 2엔모스트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.
  4. 청구항 2에 있어서, 상기 제 2프리차지부는
    일단이 전원전압원에 결합되어 상기 프리차지신호에 응답하여 구동하는 제 3피모스트랜지스터와, 상기 제 3피모스트랜지스터의 타단과 상기 제 2노드사이에 결합되고 게이트단이 상기 제 1노드에 결합된 제 4피모스트랜지스터와, 일단이 상기 제 2노드에 결합되고 게이트단이 상기 제 1노드에 결합된 제 3엔모스트랜지스터와, 상기 제 3엔모스트랜지스터의 타단과 접지사이에 결합되어 프리차지바신호에 응답하여 구동하는 제 4엔모스트랜지스터와, 상기 제 2노드와 출력단 사이에서 래치회로를 형성하는 한 쌍의 인버터로 구성되는 것을 특징으로 하는 반도체 메모리.
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