JPH05290575A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH05290575A
JPH05290575A JP4321779A JP32177992A JPH05290575A JP H05290575 A JPH05290575 A JP H05290575A JP 4321779 A JP4321779 A JP 4321779A JP 32177992 A JP32177992 A JP 32177992A JP H05290575 A JPH05290575 A JP H05290575A
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JP
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bit line
line precharge
precharge circuit
memory cell
semiconductor memory
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JP4321779A
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Young-Ho Suh
英豪 徐
Suk-Bin Kim
▲せき▼斌 金
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】同じビット線を共有し、互いに一番遠距離にあ
る第１のメモリセルと第２のメモリセルとの間でも、書
込み復帰時のビット線プリチャージ時間差を最小化で
き、また、読出し時の単位時間当りのビット線電流差を
最小化できるビット線プリチャージ回路を提供する。 【構成】 ビット線の一方の端部に第１ビット線プリチ
ャージ回路群２１０を配置し、ビット線の他方の端部に
第２ビット線プリチャージ回路群２２０を配置するよう
にして、高集積化によるビット線の寄生容量及び抵抗の
増加による書込み復帰特性の劣化を改善し、またメモリ
セルアレイ部分の設計を容易にし、そして一対のビット
線に共通に接続されたいずれのメモリセルが選択されて
も単位時間当りのビット線電流を略同じにすることを可
能にしている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特にビット線のプリチャージを行う回路に関
するものである。
【０００２】
【従来の技術】半導体メモリ装置では、高集積化と共に
高速動作が要求され、この高速動作には、特にビット線
のセンシングが大きく影響することはこの分野でよく知
られている事実である。そこで、ビット線のセンシング
を高速化させるために、チップが待機状態にあるときに
ビット線の電圧を一定のレベルに維持するビット線プリ
チャージ回路が提案されている。このような一定の電圧
として、通常は電源電圧Ｖｃｃ、又はＶｃｃ−α（αは
任意の常数）のような特定の電圧がチップの特性に応じ
て使用されている。これにより、読出し実行時にビット
線の展開（ビット線対の電圧が互いに相補的な電圧にな
る）が安定化し、そして高速化する。このために、ビッ
ト線プリチャージ回路は、メモリセルアレイの各カラム
ごとに備えられ、メモリセルアレイ内のすべてのビット
線を一定の電圧にプリチャージする。一方、半導体メモ
リ装置の高集積化に伴ってビット線の寄生容量も増加し
ている。このため、書込み後にビット線の電圧レベルが
電源電圧Ｖｃｃレベル及び接地電圧Ｖｓｓレベルに完全
に展開されて正確な読出しが実行されることを保障する
ために、ビット線プリチャージ回路の電流駆動能力を向
上させるための研究が進められている。
【０００３】これらに関連した従来の技術によるビット
線プリチャージ回路を図４に示す。図４の回路図は、チ
ップ内に存在するビット線の中の一対のビット線とそれ
に接続されているビット線プリチャージ回路を代表とし
て示したものである。ビット線プリチャージ回路１０
は、通常的に“オン”とされている第１ビット線プリチ
ャージトランジスタ対Ｐ１、Ｐ２と、ビット線プリチャ
ージ信号ΦＰＲＥによって制御される第２ビット線プリ
チャージトランジスタ対Ｐ３、Ｐ４とから構成される。
メモリセルＭ１、…、Ｍｉが選択されたとき、ビット線
ＢＬ１、バーＢＬ１の信号はカラムデコーディング信号
Ｙ１、バーＹ１により伝送用トランジスタＮ１、Ｐ５、
Ｎ２、Ｐ６を介してデータ線ＤＬ１、バーＤＬ１に伝送
される。
【０００４】このようなビット線プリチャージ回路１０
の動作は次のようになる。第１ビット線プリチャージト
ランジスタ対Ｐ１、Ｐ２は通常的に“オン”とされてい
るので、電源電圧Ｖｃｃはチップの動作状態とは無関係
にビット線ＢＬ、バーＢＬ１に継続的に供給される。こ
れは、例えばメモリセルへの書込み後、読出しを迅速に
行うためである。そして、第２ビット線プリチャージト
ランジスタ対Ｐ３、Ｐ４はチップの読出しサイクルの間
に“オン”とされてビット線ＢＬ１、バーＢＬ１に電源
電圧Ｖｃｃを供給し、ビット線が必要以上に展開される
ことを防止する一方で、チップの書込みサイクルの間に
は“オフ”とされてビット線ＢＬ１、バーＢＬ１の展開
を促進する。このようなビット線プリチャージ回路１０
はチップ設計の便宜上、ビット線の一方の側に配置され
る。
【０００５】図５に、図４のビット線プリチャージ回路
の配置状態を示す。同図のように、メモリセルアレイ１
００の同じ側に、第１ビット線プリチャージトランジス
タ対の集まりである第１ビット線プリチャージ回路群１
１０と、第２ビット線プリチャージトランジスタ対の集
まりである第２ビット線プリチャージ回路群１２０とが
配置されている。
【０００６】図４に示したような従来のビット線プリチ
ャージ回路１０では、電流駆動能力を向上させるために
第２ビット線プリチャージトランジスタ対Ｐ３、Ｐ４の
各サイズを大きくする必要がある。このため、ビット線
プリチャージ信号ΦＰＲＥを伝送する信号線１１の負荷
が大きくなってしまい、書込み後の読出し実行時に、第
２ビット線プリチャージトランジスタ対Ｐ３、Ｐ４が
“オン”となる時点が遅延する。その結果、電源電圧Ｖ
ｃｃレベルと接地電圧Ｖｃｃレベルとに展開されたビッ
ト線を一定の電圧レベルにプリチャージさせるための時
間が長くなり、かえって書込み後の読出し実行の高速化
を妨げる場合がある。
【０００７】そこで、通常的に“オン”とされている第
１ビット線プリチャージトランジスタ対Ｐ１、Ｐ２の各
サイズを大きくし、第２ビット線プリチャージトランジ
スタ対Ｐ３、Ｐ４の各サイズを小さくして、信号線１１
の負荷による上記のような問題を補う方法が実施されて
いる。しかし、図４のようなビット線プリチャージ回路
が図５のようにチップ上に配置される場合、図４のビッ
ト線プリチャージ回路１０に一番近い位置にあるメモリ
セルＭ１と、一番遠い位置にあるメモリセルＭｉとの間
で、ビット線プリチャージ時間差τ［τ＝Ｒ×Ｃ（Ｒは
ビット線寄生抵抗、Ｃはビット線寄生容量）］が書込み
復帰時に発生する。また、読出し時にはすべてのビット
線プリチャージトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４が
“オン”となるが、このとき、単位時間当りのビット線
電流差がメモリセルＭ１とＭｉとの間に生じるので、メ
モリ装置の電流センシング特性を低下させてしまう悪条
件になる。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、書込み復帰時に、メモリセルアレイ内で同じビッ
ト線を共有し、互いに一番遠距離にある第１のメモリセ
ルと第２のメモリセルとの間でもビット線プリチャージ
時間差を最小化できるビット線プリチャージ回路を提供
することにある。また、本発明の他の目的は、読出し時
に、メモリセルアレイ内で同じビット線を共有し、互い
に一番遠距離にある第１のメモリセルと第２のメモリセ
ルとの間での単位時間当りのビット線電流差を最小化で
きるビット線プリチャージ回路を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、メモリセルアレイ内に配置され、
一対のビット線を互いに共有する多数のメモリセルを備
えた半導体メモリ装置において、ビット線上に配置され
て該ビット線をプリチャージする第１のビット線プリチ
ャージ回路と、第１のビット線プリチャージ回路から所
定距離離隔させて前記ビット線上に配置され、前記ビッ
ト線をプリチャージする第２のビット線プリチャージ回
路とを少なくとも備えることにより、ビット線のプリチ
ャージ時間が最小化されるようになっていることを特徴
としている。
【００１０】また、メモリセルアレイ内に配置され、一
対のビット線を互いに共有する多数のメモリセルを備え
た半導体メモリ装置において、ビット線の一方の端部に
配置され、ブロック選択信号（又はパルス信号）及び書
込みエネーブル信号により制御される第１のビット線プ
リチャージ回路と、前記ビット線の他方の端部に配置さ
れ、書込みエネーブル信号により制御される第２のビッ
ト線プリチャージ回路とを少なくとも備えることによ
り、前記ビット線のプリチャージ時間及び書込み復帰時
間が最小化されるようになっていることを特徴とする。
【００１１】以上のような構成とすることで、ビット線
は、ビット線上に互いに所定距離離隔させて配置された
第１のビット線プリチャージ回路及び第２のビット線プ
リチャージ回路によりプリチャージされることになるの
で、ビット線を共有し、互いに一番遠くに位置するメモ
リセルの書込み復帰時に、ビット線のプリチャージ時間
差は最小化され、また、読出し時に選択されたビット線
の単位時間当りのビット線電流差も最小化されることに
なる。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、共通の部分には同じ符号
を付し、重複する説明は省略する。本発明に係るビット
線プリチャージ回路のレイアウト図を図１に示し、そし
て、図１の配置に従ったビット線プリチャージ回路の第
１実施例を図２に、第２実施例を図３に示す。また、図
２、図３は単なる電気的接続を表す外に、各素子の実質
的配置状況をも近似的に示している。
【００１３】本発明に係るビット線プリチャージ回路の
配置状態を示す図１のブロック構成上の特徴は、マトリ
ックス形態に配列されたビット線とワード線とに多数の
メモリセルが接続されてなるメモリセルアレイ２００
が、互いに所定距離離隔して配置されたビット線プリチ
ャージ回路を備えていることである。すなわち、図１に
おいて、第１ビット線プリチャージ回路群２１０と第２
ビット線プリチャージ回路群２２０とが、互いにメモリ
セルアレイ２００の両端に配置されている。これは、第
１、第２ビット線プリチャージ回路群２１０、２２０
が、互いに所定距離離隔されるように配置されることを
意味しており、また、実際のチップ設計において、第
１、第２ビット線プリチャージ回路群２１０、２２０の
うちのいずれか一方をメモリセルアレイ２００の中間部
分に挿入配置するよりは、互いに両端部分に配置する方
が容易である。このような配置により、ビット線が長く
なってビット線の負荷が大きくなっても、図４の従来例
よりもビット線プリチャージ時間を短縮できるものであ
る。
【００１４】図１のレイアウトに基づく第１実施例であ
る図２の回路は、図４のような従来の回路を応用したも
のである。図２の構成上の特徴は、ビット線プリチャー
ジトランジスタＰ１１、Ｐ１２とＰ１３、Ｐ１４とが互
いにビット線の両端に位置するようになっていることで
ある。すなわち、ビット線ＢＬ１、バーＢＬ１の一方の
端部にはビット線プリチャージ信号ΦＰＲＥによって制
御される第１ビット線プリチャージトランジスタ対Ｐ１
１、Ｐ１２が配置され、ビット線ＢＬ１、バーＢＬ１の
カラムデコーダ側である他方の端部には通常的に“オ
ン”とされている第２ビット線プリチャージトランジス
タ対Ｐ１３、Ｐ１４が配置される。
【００１５】したがって、例えば、ビット線を共有し、
互いに一番遠くに位置している二つのメモリセルＭ１、
Ｍｉのうちの一方が書込み復帰サイクルで選択されて動
作する場合をみても、メモリセル間のビット線プリチャ
ージ時間差は従来例に比べて最小化され、その結果メモ
リセルの書込み復帰特性が改善される。すなわち、メモ
リセル間の書込み特性差がなくなる。また、二つのメモ
リセルＭ１、Ｍｉを通じて流れる単位時間当りのビット
線電流についても、互いに所定距離離隔して配置された
第１ビット線プリチャージトランジスタ対Ｐ１１、Ｐ１
２と第２ビット線プリチャージトランジスタ対Ｐ１３、
Ｐ１４とによって、その差が最小化されるので、電流を
センシングするメモリ装置の動作特性は向上する。
【００１６】次に、図１のレイアウトに基づく第２実施
例である図３の回路の構成上の特徴を説明する。ビット
線ＢＬ１、バーＢＬ１の一方の端部には、書込みエネー
ブル信号ＷＥとブロック選択信号ΦＢＬＳ、又はパルス
信号とにより制御される第１ビット線プリチャージトラ
ンジスタ対Ｐ２１、Ｐ２２が配置され、ビット線ＢＬ
１、バーＢＬ１のカラムデコーダ側である他方の端部に
は、書込みエネーブル信号ＷＥによって制御される第２
ビット線プリチャージトランジスタ対Ｐ２３、Ｐ２４が
配置される。
【００１７】書込みが行われる際に、メモリセルＭ１、
…、Ｍｉの中の一つが選択されるとき、論理“ロウ”の
書込みエネーブル信号ＷＥにより第２ビット線プリチャ
ージトランジスタ対Ｐ２３、Ｐ２４が“オン”、また第
１ビット線プリチャージトランジスタ対Ｐ２１、Ｐ２２
も“オン”とされ、そして書込みが実行される。
【００１８】以上の図２、図３の回路は本発明の思想に
立脚した図３の構成に基づいて実現した最適の実施例で
あって、ＰＭＯＳトランジスタからなるビット線プリチ
ャージ回路を例に挙げて説明したが、これに限らず、Ｎ
ＭＯＳトランジスタや、またはＣＭＯＳトランジスタか
らなるビット線プリチャージ回路の場合にも同様の方法
で実施できる。また、上記実施例では一つのビット線対
に二つのビット線プリチャージ回路を備えている構成を
例に挙げたが、一つのビット線に二つ以上のビット線プ
リチャージ回路が備えられているメモリ装置でも適用可
能である。
【００１９】
【発明の効果】以上述べてきたように本発明によれば、
ビット線の両端部にビット線プリチャージ回路を配置す
ることでビット線プリチャージ時間を最小化できるよう
になり、半導体メモリ装置の高集積化によるビット線の
寄生容量及び抵抗の増加による書込み復帰特性の劣化が
改善され、またメモリセルアレイのレイアウト設計が容
易になるうえ、一つのビット線に接続されたいずれのメ
モリセルが選択されても単位時間当りのビット線の電流
が略同一となり、したがってメモリ装置の動作特性が改
善できる。その結果、半導体メモリ装置の高集積化、高
速化に大きく寄与できるものである。
【図面の簡単な説明】
【図１】本発明に係るビット線プリチャージ回路のレイ
アウト図。
【図２】図１の構成に基づいた第１実施例の回路図。
【図３】図１の構成に基づいた第２実施例の回路図。
【図４】ビット線プリチャージ回路の従来例の回路図。
【図５】ビット線プリチャージ回路の従来例のレイアウ
ト図。
【符号の説明】
２００ メモリセルアレイ ２１０ 第１ビット線プリチャージ回路群 ２２０ 第２ビット線プリチャージ回路群 Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２ 第１ビット線プリチ
ャージ回路 Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４ 第２ビット線プリチ
ャージ回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイ内に配置され、一対の
    ビット線を互いに共有する多数のメモリセルを備えた半
    導体メモリ装置において、 ビット線上に配置されて該ビット線をプリチャージする
    第１のビット線プリチャージ回路と、第１のビット線プ
    リチャージ回路から所定距離離隔させて前記ビット線上
    に配置され、前記ビット線をプリチャージする第２のビ
    ット線プリチャージ回路とを少なくとも備えることによ
    り、ビット線のプリチャージ時間が最小化されるように
    なっていることを特徴とする半導体メモリ装置。
  2. 【請求項２】 第１のビット線プリチャージ回路はビッ
    ト線の一方の端部に配置され、第２のビット線プリチャ
    ージ回路はビット線の他方の端部に配置されている請求
    項１記載の半導体メモリ装置。
  3. 【請求項３】 第１のビット線プリチャージ回路及び第
    ２のビット線プリチャージ回路によって、ビット線上の
    いずれの領域においても略同じ時間でプリチャージが行
    われる請求項１記載の半導体メモリ装置。
  4. 【請求項４】 メモリセルアレイ内に配置され、一対の
    ビット線を互いに共有する多数のメモリセルを備えた半
    導体メモリ装置において、 ビット線の一方の端部に配置され、ブロック選択信号又
    はパルス信号及び書込みエネーブル信号により制御され
    る第１のビット線プリチャージ回路と、前記ビット線の
    他方の端部に配置され、書込みエネーブル信号により制
    御される第２のビット線プリチャージ回路とを少なくと
    も備えることにより、前記ビット線のプリチャージ時間
    及び書込み復帰時間が最小化されるようになっているこ
    とを特徴とする半導体メモリ装置。
  5. 【請求項５】 第２のビット線プリチャージ回路は、通
    常的に導通状態とされている請求項４記載の半導体メモ
    リ装置。
JP4321779A 1992-03-30 1992-12-01 半導体メモリ装置 Pending JPH05290575A (ja)

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