JPH02168495A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は汎用ＲＡＭに関し、高速動作が可能なＲＡＭ半
導体集積回路に関する。

〔従来の技術〕

第２図は従来のＲＡＭ半導体集積回路を示す図である。

図において、１０は電源線、１１はプリチャージ回路、
１２はワード線、１３はメモリセル、１４はデータ線、
１５はビット線、１６はプリチャージ信号線である。

従来は、第２図のようにプリチャージ回路１１が各デー
タ、ｔａ１４の先頭に接続されており、ワード数の多い
ＲＡＭの場合、プリチャージ時間が遅くなる構造となっ
ていた。

〔発明が解決しようとする課題〕

上述した従来のＲＡＭはクロックに同期してプリチャー
ジ電流が流れる場合、ワード数が多いとデータ線が長く
なり、プリチャージ時間が遅くなるため、ＲＡＭの動作
が遅くなるという欠点がある。

本発明の目的は前記課題を解決した半導体集積回路を提
供することにある。

〔課題を解決するための手段〕

前記目的を達成するため、本発明に係る半導体集積回路
においては、クロックに同期してプリチャージするラン
ダム・アクセス・メモリにおいて、プリチャージ回路に
接続しているデータ線を分割し、プリチャージ回路を独
立に設け、前記分割したデータ線を同一のデータ線に接
続したものである。

〔実施例〕

次に本発明の一実施例を図面を参照して説明する。

第１図は本発明の一実施例を示す構成図である。

第１図において、本発明の半導体集積回路は１ビツト・
２０ワード構成とし、データ線６，９を１〜ｌＯワード
及び１１〜２０ワードに分割し、それぞれに独立なプリ
チャージ回路２，８を設け、データ線をプリチャージす
る。

１は電源線、３はワード線、４はプリチャージ信号線、
５はメモリセル、７はビット線である。

本発明によれば、従来例よりもデータ線が短くなるため
、プリチャージ時間が短縮され、高速動作が可能である
。

〔発明の効果〕

以上説明したように本発明は汎用ＲＡＭにおいてデータ
線を分割してプリチャージすることによって、プリチャ
ージ時間を短縮でき、高速にＲＡＭを動作することがで
きる。近年、ＲＡＭのメモリ容量は増大し、かつ動作周
波数も高速となっているので、特に多ワードの汎用ＲＡ
Ｍを高速で動作させる場合に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は従来
の半導体集積回路を示す構成図である。 １・・・電源線　　　　　　２，８・・・プリチャージ
回路３・・・ワード線　　　　　４・・・プリチャージ
信号線５・・・メモリセル　　　　６，９・・・データ
線７・・・ビット線

Claims (1)

【特許請求の範囲】
1. （１）クロックに同期してプリチャージするランダム・
   アクセス・メモリにおいて、プリチャージ回路に接続し
   ているデータ線を分割し、プリチャージ回路を独立に設
   け、前記分割したデータ線を同一のデータ線に接続した
   ことを特徴とする半導体集積回路。