JP3003283B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 230000004913 activation Effects 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 claims description 8
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメモリセルからデータを読出す際にビット線対をプ
リチャージし、かつこのプリチャージの方式を切換える
構成の半導体記憶装置に関する。
特にメモリセルからデータを読出す際にビット線対をプ
リチャージし、かつこのプリチャージの方式を切換える
構成の半導体記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置は、メモ
リ非活性時にビット線対が同一電位となっている方式の
ノーマルプリチャージ方式と、メモリ非活性時にはビッ
ト線対の一方は接地レベル、もう一方は電源電位レベル
となっており、メモリ活性化時にそのビット線対を短絡
させてプリチャージを行なう方式のワンショットプリチ
ャージ方式とを切換え使用していた。図５にプリチャー
ジ信号ＰＥ，センス増幅器活性化信号ＳＡ，ワード線活
性化信号ＷＥで制御できる簡単なメモリセルアレイ部１
に対し、ノーマルプリチャージ方式とワンショットプリ
チャージ方式とを切換えて動作する半導体記憶装置の一
例を示す。
リ非活性時にビット線対が同一電位となっている方式の
ノーマルプリチャージ方式と、メモリ非活性時にはビッ
ト線対の一方は接地レベル、もう一方は電源電位レベル
となっており、メモリ活性化時にそのビット線対を短絡
させてプリチャージを行なう方式のワンショットプリチ
ャージ方式とを切換え使用していた。図５にプリチャー
ジ信号ＰＥ，センス増幅器活性化信号ＳＡ，ワード線活
性化信号ＷＥで制御できる簡単なメモリセルアレイ部１
に対し、ノーマルプリチャージ方式とワンショットプリ
チャージ方式とを切換えて動作する半導体記憶装置の一
例を示す。
【０００３】この半導体記憶装置は、メモリ活性化信号
ＥＮを入力し、ノーマルプリチャージ方式のタイミング
信号、プリチャージ信号ＰＥｎ，センス増幅器活性化信
号ＳＡｎ，ワード線活性化信号ＷＥｎを発生する第１の
タイミング信号発生回路３ａと、メモリ活性化信号ＥＮ
を入力しワンショットプリチャージ方式のタイミング信
号、プリチャージ信号ＰＥｏ，センス増幅器活性化信号
ＳＡｏ，ワード線活性化信号ＷＥｏを発生する第２のタ
イミング信号発生回路３ｂと、これら２つのタイミング
信号発生回路３ａ，３ｂからのタイミング信号を切換信
号ＳＷに応じて切換え、メモリセルアレイ部１へのプリ
チャージ信号ＰＥ，センス増幅器活性化信号ＳＡ，ワー
ド線活性化信号ＷＥとして出力する切換回路５とを有す
るとなっている。
ＥＮを入力し、ノーマルプリチャージ方式のタイミング
信号、プリチャージ信号ＰＥｎ，センス増幅器活性化信
号ＳＡｎ，ワード線活性化信号ＷＥｎを発生する第１の
タイミング信号発生回路３ａと、メモリ活性化信号ＥＮ
を入力しワンショットプリチャージ方式のタイミング信
号、プリチャージ信号ＰＥｏ，センス増幅器活性化信号
ＳＡｏ，ワード線活性化信号ＷＥｏを発生する第２のタ
イミング信号発生回路３ｂと、これら２つのタイミング
信号発生回路３ａ，３ｂからのタイミング信号を切換信
号ＳＷに応じて切換え、メモリセルアレイ部１へのプリ
チャージ信号ＰＥ，センス増幅器活性化信号ＳＡ，ワー
ド線活性化信号ＷＥとして出力する切換回路５とを有す
るとなっている。
【０００４】図６にプリチャージ信号ＰＥ，センス増幅
器活性化信号ＳＡ，ワード線活性化信号ＷＥを受けて動
作するメモリセルアレイ部１の回路図を示す。
器活性化信号ＳＡ，ワード線活性化信号ＷＥを受けて動
作するメモリセルアレイ部１の回路図を示す。
【０００５】図７（ａ），（ｂ）はそれぞれこの半導体
記憶装置のノーマルプリチャージ方式及びワンショット
プリチャージ方式のタイミング信号を示すタイミング図
である。
記憶装置のノーマルプリチャージ方式及びワンショット
プリチャージ方式のタイミング信号を示すタイミング図
である。
【０００６】ノーマルプリチャージ方式では、メモリ活
性化信号ＥＮが高レベルのインアクティブレベルから低
レベルのアクティブレベルになると、まずプリチャージ
信号ＰＥｎ，ＰＥが低レベルのインアクティブレベルと
なる。次にワード線活性化信号ＷＥｎ，ＷＥが高レベル
のアクティブレベルとなり続いてセンス増幅器活性化信
号ＳＡｎ，ＳＡが高レベルのアクティブレベルとなる。
ここまでがセンス開始期間Ｔｓｓである。
性化信号ＥＮが高レベルのインアクティブレベルから低
レベルのアクティブレベルになると、まずプリチャージ
信号ＰＥｎ，ＰＥが低レベルのインアクティブレベルと
なる。次にワード線活性化信号ＷＥｎ，ＷＥが高レベル
のアクティブレベルとなり続いてセンス増幅器活性化信
号ＳＡｎ，ＳＡが高レベルのアクティブレベルとなる。
ここまでがセンス開始期間Ｔｓｓである。
【０００７】センス増幅器活性化信号ＳＡｎ，ＳＡがア
クティブレベルになるとセンス増幅器１１が活性化しセ
ンス増幅期間Ｔｓａとなる。
クティブレベルになるとセンス増幅器１１が活性化しセ
ンス増幅期間Ｔｓａとなる。
【０００８】メモリ活性化信号ＥＮがインアクティブレ
ベルになるとまず、ワード線活性化信号ＷＥｎ，ＷＥが
インアクティブレベルになり、次にセンス増幅器活性化
信号ＳＡｎ，ＳＡがインアクティブレベルになり、続い
てプリチャージ信号ＰＥｎ，ＰＥがアクティベレベルと
なる。ここまでがセンス終了期間Ｔｓｅである。
ベルになるとまず、ワード線活性化信号ＷＥｎ，ＷＥが
インアクティブレベルになり、次にセンス増幅器活性化
信号ＳＡｎ，ＳＡがインアクティブレベルになり、続い
てプリチャージ信号ＰＥｎ，ＰＥがアクティベレベルと
なる。ここまでがセンス終了期間Ｔｓｅである。
【０００９】ワンショットプリチャージ方式では、非活
性期間Ｔｎａにプリチャージ信号ＰＥｏ，ＰＥは低レベ
ルのインアケティブレベル、センス増幅器活性化信号Ｓ
Ａｏ，ＳＡは高レベルのアクティブレベルになってい
る。
性期間Ｔｎａにプリチャージ信号ＰＥｏ，ＰＥは低レベ
ルのインアケティブレベル、センス増幅器活性化信号Ｓ
Ａｏ，ＳＡは高レベルのアクティブレベルになってい
る。
【００１０】そしてメモリ活性化信号ＥＮがアクティブ
レベルになるとまずセンス増幅器活性化信号ＳＡｏ，Ｓ
Ａがインアクティブレベルとなり、続いて所定の期間プ
リチャージ信号ＰＥｏ，ＰＥがアクティブレベルとなり
ビット線対をプリチャージする。（ワンショットプリチ
ャード期間Ｔｏｓｐ）。
レベルになるとまずセンス増幅器活性化信号ＳＡｏ，Ｓ
Ａがインアクティブレベルとなり、続いて所定の期間プ
リチャージ信号ＰＥｏ，ＰＥがアクティブレベルとなり
ビット線対をプリチャージする。（ワンショットプリチ
ャード期間Ｔｏｓｐ）。
【００１１】この後のセンス開始期間Ｔｓｓはノーマル
プリチャージ方式と同様のタイミングとなる。
プリチャージ方式と同様のタイミングとなる。
【００１２】センス増幅期間Ｔｓａの後はワード線活性
化信号ＷＥｏ，ＷＥがインアクティブレベルとなり非活
性期間Ｔｎａに入るが、プリチャージ信号ＰＥｏ，ＰＥ
はインアクティブレベル，センス増幅器活性化信号ＳＡ
ｏ，ＳＡはアクティブレベルのままとなる。
化信号ＷＥｏ，ＷＥがインアクティブレベルとなり非活
性期間Ｔｎａに入るが、プリチャージ信号ＰＥｏ，ＰＥ
はインアクティブレベル，センス増幅器活性化信号ＳＡ
ｏ，ＳＡはアクティブレベルのままとなる。
【００１３】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、ノーマルプリチャージ方式のタイミング信号
及びワンショットプリチャージ方式のタイミング信号を
それぞれ別の第１及び第２のタイミング信号発生回路３
ａ，３ｂで発生させているため、タイミング発生回路が
２つとなり、メモリ制御回路の面積が大きくなるという
問題点があった。
装置では、ノーマルプリチャージ方式のタイミング信号
及びワンショットプリチャージ方式のタイミング信号を
それぞれ別の第１及び第２のタイミング信号発生回路３
ａ，３ｂで発生させているため、タイミング発生回路が
２つとなり、メモリ制御回路の面積が大きくなるという
問題点があった。
【００１４】本発明の目的はメモリ制御回路の面積を小
さくすることができる半導体記憶装置を提供することに
ある。
さくすることができる半導体記憶装置を提供することに
ある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、プリチャージ信号及びセンス増幅器活性化信号を含
むタイミング信号に従ってビット線のプリチャージ及び
メモリセルから読出されたデータの増幅を含む所定の動
作を行うメモリセルアレイ部と、メモリ活性化信号を所
定の時間遅延させる遅延回路と、プリチャージ方式切換
信号に従って前記メモリ活性化信号及び前記遅延回路の
出力信号のうちの一方を選択するセレクタと、このセレ
クタの出力信号に従って第１のプリチャージ方式のプリ
チャージ信号及びセンス増幅器活性化信号を含むタイミ
ング信号を発生するタイミング信号発生回路と、前記プ
リチャージ方式切換信号が第１のプリチャージ方式を指
定するレベルのとき前記タイミング信号発生回路からの
タイミング信号をそのまま前記メモリセルアレイ部への
タイミング信号とし、第２のプリチャージ方式を指定す
るレベルのときは前記タイミング信号発生回路からのタ
イミング信号を前記第２のプリチャージ方式のタイミン
グ信号に変換して前記メモリセルアレイ部へのタイミン
グ信号とするタイミング信号変更回路とを有する
は、プリチャージ信号及びセンス増幅器活性化信号を含
むタイミング信号に従ってビット線のプリチャージ及び
メモリセルから読出されたデータの増幅を含む所定の動
作を行うメモリセルアレイ部と、メモリ活性化信号を所
定の時間遅延させる遅延回路と、プリチャージ方式切換
信号に従って前記メモリ活性化信号及び前記遅延回路の
出力信号のうちの一方を選択するセレクタと、このセレ
クタの出力信号に従って第１のプリチャージ方式のプリ
チャージ信号及びセンス増幅器活性化信号を含むタイミ
ング信号を発生するタイミング信号発生回路と、前記プ
リチャージ方式切換信号が第１のプリチャージ方式を指
定するレベルのとき前記タイミング信号発生回路からの
タイミング信号をそのまま前記メモリセルアレイ部への
タイミング信号とし、第２のプリチャージ方式を指定す
るレベルのときは前記タイミング信号発生回路からのタ
イミング信号を前記第２のプリチャージ方式のタイミン
グ信号に変換して前記メモリセルアレイ部へのタイミン
グ信号とするタイミング信号変更回路とを有する
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１７】この実施例は、プリチャージ信号ＰＥセン
ス増幅器活性化信号ＳＡ，及びワード線活性化信号ＷＥ
を含むタイミング信号に従ってビット線対のプリチャー
ジ及びメモリセルから読出されたデータの増幅を含む所
定の動作を行うメモリセルアレイ部１と、メモリ活性化
信号ＥＮを所定の時間遅延させる遅延素子ＤＬ１と、プ
リチャージ方式切換信号ＳＷに従ってメモリ活性化信号
ＥＮ及び遅延素子ＤＬ１の出力信号のうちの一方を選択
するセレクタ２と、このセレクタ２の出力信号に従って
ノーマルのプリチャージ方式のプリチャージ信号ＰＥ
ｎ，センス増幅器活性化信号ＳＡｎ，及びワード線活性
化信号ＷＥｎを含むタイミング信号を発生するタイミン
グ信号発生回路３と、インバータＩＶ１及び論理ゲート
Ｇ１〜Ｇ３を備えプリチャージ方式切換信号ＳＷがノー
マルのプリチャージ方式を指定するレベルのときタイミ
ング信号発生回路３からのタイミング信号をそのままメ
モリセルアレイ部１へのタイミング信号とし、ワンショ
ットプリチャージ方式を指定するレベルのときはタイミ
ング信号発生回路３からのタイミング信号をワンショッ
トプリチャージ方式のタイミング信号に変換してメモリ
セルアレイ部１へのタイミング信号とするタイミング信
号変更回路４とを有する構成となっている。
ス増幅器活性化信号ＳＡ，及びワード線活性化信号ＷＥ
を含むタイミング信号に従ってビット線対のプリチャー
ジ及びメモリセルから読出されたデータの増幅を含む所
定の動作を行うメモリセルアレイ部１と、メモリ活性化
信号ＥＮを所定の時間遅延させる遅延素子ＤＬ１と、プ
リチャージ方式切換信号ＳＷに従ってメモリ活性化信号
ＥＮ及び遅延素子ＤＬ１の出力信号のうちの一方を選択
するセレクタ２と、このセレクタ２の出力信号に従って
ノーマルのプリチャージ方式のプリチャージ信号ＰＥ
ｎ，センス増幅器活性化信号ＳＡｎ，及びワード線活性
化信号ＷＥｎを含むタイミング信号を発生するタイミン
グ信号発生回路３と、インバータＩＶ１及び論理ゲート
Ｇ１〜Ｇ３を備えプリチャージ方式切換信号ＳＷがノー
マルのプリチャージ方式を指定するレベルのときタイミ
ング信号発生回路３からのタイミング信号をそのままメ
モリセルアレイ部１へのタイミング信号とし、ワンショ
ットプリチャージ方式を指定するレベルのときはタイミ
ング信号発生回路３からのタイミング信号をワンショッ
トプリチャージ方式のタイミング信号に変換してメモリ
セルアレイ部１へのタイミング信号とするタイミング信
号変更回路４とを有する構成となっている。
【００１８】次に、この実施例の動作について説明す
る。図２（ａ），（ｂ）はそれぞれこの実施例の動作を
説明するためのノーマルプリチャージ方式及びワンショ
ットプリチャージ方式の各部信号のタイミング図であ
る。
る。図２（ａ），（ｂ）はそれぞれこの実施例の動作を
説明するためのノーマルプリチャージ方式及びワンショ
ットプリチャージ方式の各部信号のタイミング図であ
る。
【００１９】まずはじめに、ノーマルプリチャージ方式
の場合について述べる。プリチャージ方式切換信号ＳＷ
は低レベルとなりメモリ活性化信号ＥＮがセレクタ２で
選択され、内部信号ＩＥＮとなる。
の場合について述べる。プリチャージ方式切換信号ＳＷ
は低レベルとなりメモリ活性化信号ＥＮがセレクタ２で
選択され、内部信号ＩＥＮとなる。
【００２０】内部信号ＩＥＮを入力したタイミング信号
発生回路３は、ノーマルプリチャージ方式のタイミング
信号、プリチャージ信号ＰＥｎ，センス増幅器活性化信
号ＳＡｎ，及びワード線活性化信号ＷＥｎを出力する。
発生回路３は、ノーマルプリチャージ方式のタイミング
信号、プリチャージ信号ＰＥｎ，センス増幅器活性化信
号ＳＡｎ，及びワード線活性化信号ＷＥｎを出力する。
【００２１】タイミング信号変更回路４は、プリチャー
ジ方式切換信号ＳＷが低レベルのためタイミング信号発
生回路３からの信号をそのままメモリセルアレイ部１へ
のプリチャージ信号ＰＥ，センス増幅器活性化信号Ｓ
Ａ，及びワード線活性化信号ＷＥとして出力する（図２
（ａ））。
ジ方式切換信号ＳＷが低レベルのためタイミング信号発
生回路３からの信号をそのままメモリセルアレイ部１へ
のプリチャージ信号ＰＥ，センス増幅器活性化信号Ｓ
Ａ，及びワード線活性化信号ＷＥとして出力する（図２
（ａ））。
【００２２】次に、ワンショットプリチャージ方式の場
合について述べる。
合について述べる。
【００２３】プリチャージ方式切換信号ＳＷは高レベル
となる。メモリ活性化信号ＥＮの遅延信号がセレクタ２
で選択されて内部信号ＩＥＮとなる。
となる。メモリ活性化信号ＥＮの遅延信号がセレクタ２
で選択されて内部信号ＩＥＮとなる。
【００２４】タイミング信号発生回路３はノーマルプリ
チャージ方式の時と同様に内部信号ＩＥＮに同期してプ
リチャージ信号ＰＥｎ，センス増幅器活性化信号ＳＡ
ｎ，ワード線活性化信号ＷＥｎを出力する。
チャージ方式の時と同様に内部信号ＩＥＮに同期してプ
リチャージ信号ＰＥｎ，センス増幅器活性化信号ＳＡ
ｎ，ワード線活性化信号ＷＥｎを出力する。
【００２５】メモリ活性化信号ＥＮが高レベルの時はタ
イミング信号変更回路４のＮＡＮＤゲート（Ｇ１）は低
レベルとなり、メモリセルアレイ部１へのプリチャージ
信号ＰＥ，センス増幅器活性化信号ＳＡは、それぞれ低
レベル，高レベルに固定されてる。
イミング信号変更回路４のＮＡＮＤゲート（Ｇ１）は低
レベルとなり、メモリセルアレイ部１へのプリチャージ
信号ＰＥ，センス増幅器活性化信号ＳＡは、それぞれ低
レベル，高レベルに固定されてる。
【００２６】次にメモリ活性化信号ＥＮが低レベルとな
ると、プリチャージ信号ＰＥ，センス増幅器活性化信号
ＳＡのレベル固定は解除されてそれぞれプリチャージ信
号ＰＥｎ，センス増幅器活性化信号ＳＡｎに同期する。
この時、内部信号ＩＥＮが遅れてきているため、この期
間プリチャージの状態となっており、ここでワンショッ
トプリチャージが行なわれている。次に行なわれるセン
ス動作タイミングは、ノーマルプリチャージ方式の場合
と同一である。
ると、プリチャージ信号ＰＥ，センス増幅器活性化信号
ＳＡのレベル固定は解除されてそれぞれプリチャージ信
号ＰＥｎ，センス増幅器活性化信号ＳＡｎに同期する。
この時、内部信号ＩＥＮが遅れてきているため、この期
間プリチャージの状態となっており、ここでワンショッ
トプリチャージが行なわれている。次に行なわれるセン
ス動作タイミングは、ノーマルプリチャージ方式の場合
と同一である。
【００２７】次にメモリ活性化信号ＥＮが高レベルとな
ると、この時プリチャージ信号ＰＥ，センス増幅器活性
化信号ＳＡはそれぞれ低レベル，高レベルとなってお
り、そのレベルでこれら信号は固定される（図２
（ｂ））。
ると、この時プリチャージ信号ＰＥ，センス増幅器活性
化信号ＳＡはそれぞれ低レベル，高レベルとなってお
り、そのレベルでこれら信号は固定される（図２
（ｂ））。
【００２８】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２９】この実施例が第１の実施例と相違する点は
以下の２点である。
以下の２点である。
【００３０】１つは第１の実施例では単なる遅延を、メ
モリ活性化信号ＥＮの立下がりのみを遅延させる遅延回
路（論理ゲートＧ４を追加）とした。もう１つは、ワン
ショットプリチャージが始まる時に、センス増幅器を非
活性化してからプリチャージが始まるように、遅延素子
ＰＥ２を設けた。これにより、メモリ活性化信号ＥＮが
立上ってからメモリが非活性化するまでの期間が短くな
り、次のサイクルに速く入れるという利点がある。さら
に、ワンショットプリチャージ時に、センス増幅器を非
活性化してからプリチャージが始まるまでに遅延素子Ｄ
Ｅ２の遅延期間があるため、プリチャージしながらセン
スして貫通電流が流れないようにしている。この実施例
のタイミング図を図４に示す。
モリ活性化信号ＥＮの立下がりのみを遅延させる遅延回
路（論理ゲートＧ４を追加）とした。もう１つは、ワン
ショットプリチャージが始まる時に、センス増幅器を非
活性化してからプリチャージが始まるように、遅延素子
ＰＥ２を設けた。これにより、メモリ活性化信号ＥＮが
立上ってからメモリが非活性化するまでの期間が短くな
り、次のサイクルに速く入れるという利点がある。さら
に、ワンショットプリチャージ時に、センス増幅器を非
活性化してからプリチャージが始まるまでに遅延素子Ｄ
Ｅ２の遅延期間があるため、プリチャージしながらセン
スして貫通電流が流れないようにしている。この実施例
のタイミング図を図４に示す。
【００３１】
【発明の効果】以上説明したように本発明は、ノーマル
プリチャージ方式のタイミング信号をワンショットプリ
チャージ方式に変更するための遅延回路，セレクタ，タ
イミング信号変更回路を設けた構成とすることにより、
タイミング信号発生回路１つを簡単な変更回路だけで２
つの方式を実現できるので、メモリ制御回路の面積を小
さくすることができる効果がある。
プリチャージ方式のタイミング信号をワンショットプリ
チャージ方式に変更するための遅延回路，セレクタ，タ
イミング信号変更回路を設けた構成とすることにより、
タイミング信号発生回路１つを簡単な変更回路だけで２
つの方式を実現できるので、メモリ制御回路の面積を小
さくすることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３に示された実施例の動作を説明するための
各部信号のタイミング図てある。
各部信号のタイミング図てある。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図６】図５に示された半導体記憶装置のメモリセルア
レイ部の具体例を示す回路図である。
レイ部の具体例を示す回路図である。
【図７】図５に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
１ メモリセルアレイ部 ２ セレクタ ３，３ａ，３ｂ タイミング発生回路 ４，４ａ タイミング信号変更回路 ５ 切換回路 Ｉ１ センス増幅器 ＢＬ１，ＢＬ２ ビット線 ＤＥ１，ＤＥ２ 遅延素子 Ｇ１〜Ｇ４，Ｇ１１ 論理ゲート ＩＶ１ インバータ ＭＣ メモリセル Ｑ１１ トランジスタ ＷＬ ワード線
Claims (2)
- 【請求項１】 少なくともプリチャージ信号及びセンス
増幅器活性化信号を含むタイミング信号に従ってビット
線のプリチャージ及びメモリセルから読出されたデータ
の増幅を含む所定の動作を行うメモリセルアレイ部と、
メモリ活性化信号を所定の時間遅延させる遅延回路と、
プリチャージ方式切換信号に従って前記メモリ活性化信
号及び前記遅延回路の出力信号のうちの一方を選択する
セレクタと、このセレクタの出力信号に従って第１のプ
リチャージ方式のプリチャージ信号及びセンス増幅器活
性化信号を含むタイミング信号を発生するタイミング信
号発生回路と、前記プリチャージ方式切換信号が第１の
プリチャージ方式を指定するレベルのとき前記タイミン
グ信号発生回路からのタイミング信号をそのまま前記メ
モリセルアレイ部へのタイミング信号とし、第２のプリ
チャージ方式を指定するレベルのときは前記タイミング
信号発生回路からのタイミング信号を前記第２のプリチ
ャージ方式のタイミング信号に変換して前記メモリセル
アレイ部へのタイミング信号とするタイミング信号変更
回路とを有することを特徴とする半導体記憶装置。 - 【請求項２】 タイミング信号変更回路を、プリチャー
ジ方式切換信号が第２のプリチャージ方式を指定してい
るとき、メモリ活性化信号がアクティブレベルになると
直ちにセンス増幅器活性化信号をインアクティブレヘル
にしてプリチャージ信号を所定の期間アクティブレベル
とし、この所定の期間の後にセンス増幅器活性化信号を
アクティブレベルとする回路とした請求項１記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161256A JP3003283B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161256A JP3003283B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512872A JPH0512872A (ja) | 1993-01-22 |
| JP3003283B2 true JP3003283B2 (ja) | 2000-01-24 |
Family
ID=15731636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161256A Expired - Fee Related JP3003283B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003283B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4199742B2 (ja) | 2005-02-28 | 2008-12-17 | エルピーダメモリ株式会社 | 遅延回路、及びこれらを備えた半導体装置 |
-
1991
- 1991-07-02 JP JP3161256A patent/JP3003283B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512872A (ja) | 1993-01-22 |
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