JPH05342881A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH05342881A JPH05342881A JP4143923A JP14392392A JPH05342881A JP H05342881 A JPH05342881 A JP H05342881A JP 4143923 A JP4143923 A JP 4143923A JP 14392392 A JP14392392 A JP 14392392A JP H05342881 A JPH05342881 A JP H05342881A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- write
- memory cell
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 一つのＲＡＭを外部からの制御信号により同
期式または非同期式のいづれでも動作できるものとす
る。 【構成】 非同期式の場合にはアドレスまたは書込み／
読出し信号からＡＴＤ回路１０で生成されるラッチパル
スを、同期式の場合にはクロック入力を選択しラッチ回
路３へのラッチ信号とするセレクタ７と、非同期式の場
合には同様にＡＴＤ回路１０で生成されるプリチャージ
信号を同期式の場合にはクロック入力を選択しメモリセ
ルアレイ１および入出力コントロール部２へ入力される
行デコーダ４および列デコーダ５等のゲート信号とする
セレクタ８とを選択信号１０６により切替えている。
期式または非同期式のいづれでも動作できるものとす
る。 【構成】 非同期式の場合にはアドレスまたは書込み／
読出し信号からＡＴＤ回路１０で生成されるラッチパル
スを、同期式の場合にはクロック入力を選択しラッチ回
路３へのラッチ信号とするセレクタ７と、非同期式の場
合には同様にＡＴＤ回路１０で生成されるプリチャージ
信号を同期式の場合にはクロック入力を選択しメモリセ
ルアレイ１および入出力コントロール部２へ入力される
行デコーダ４および列デコーダ５等のゲート信号とする
セレクタ８とを選択信号１０６により切替えている。
Description
【０００１】
【産業上の利用分野】本発明は、記憶回路に関し、特
に、ランダム・アクセス・メモリ（ＲＡＭ）に関する。
に、ランダム・アクセス・メモリ（ＲＡＭ）に関する。
【０００２】
【従来の技術】従来のＲＡＭには、図３に示すような同
期式ＲＡＭと図４に示すような非同期式ＲＡＭとが知ら
れている。
期式ＲＡＭと図４に示すような非同期式ＲＡＭとが知ら
れている。
【０００３】図３に示された同期式ＲＡＭは、アドレス
と書込み／読出し信号を入力クロックに同期して保持す
るラッチ回路３と、ラッチしたアドレスをメモリセルア
レイ１に供給する行アドレスデコーダ４、列アドレスデ
コーダ５と、入力クロックに同期してメモリセルアレイ
１をアクセルするタイミングを与えるゲート回路６ａ、
６ｂ、…、６ｃと、外部とメモリセルアレイ１間のデー
タの受け渡しを制御する入出力コントロール部２と、メ
モリセルアレイ１とで構成されている。
と書込み／読出し信号を入力クロックに同期して保持す
るラッチ回路３と、ラッチしたアドレスをメモリセルア
レイ１に供給する行アドレスデコーダ４、列アドレスデ
コーダ５と、入力クロックに同期してメモリセルアレイ
１をアクセルするタイミングを与えるゲート回路６ａ、
６ｂ、…、６ｃと、外部とメモリセルアレイ１間のデー
タの受け渡しを制御する入出力コントロール部２と、メ
モリセルアレイ１とで構成されている。
【０００４】また図４に示された非同期式ＲＡＭは、同
様にアドレスと書込み／読出し信号を保持するラッチ回
路３と、ラッチしたアドレスをメモリセルアレイ１に供
給する行アドレスデコーダ４と列アドレスデコーダ５
と、メモリセルアレイ１をアクセスするタイミングを与
えるゲート回路６ａ、６ｂ、…、６ｃと、外部とメモリ
セルアレイ１間のデータ受け渡しを制御する入出力コン
トロール部２と、メモリセルアレイ１のほかに、アドレ
ス、書込み／読出し信号の変化を検知しラッチ回路３、
ゲート回路６ａ、６ｂ、…、６ｃ等へのラッチパルス及
びゲート信号を生成するＡＴＤ回路１０と、ゲート回路
６ａ、６ｂ、…、および列アドレスデコーダ５等により
メモリセルアレイ１と同様にアクセスされ、ＡＴＤ回路
１０で生成するラッチパルスとゲート信号のパルス幅を
制御する信号を生成するダミーセルブロック９とで構成
されている。
様にアドレスと書込み／読出し信号を保持するラッチ回
路３と、ラッチしたアドレスをメモリセルアレイ１に供
給する行アドレスデコーダ４と列アドレスデコーダ５
と、メモリセルアレイ１をアクセスするタイミングを与
えるゲート回路６ａ、６ｂ、…、６ｃと、外部とメモリ
セルアレイ１間のデータ受け渡しを制御する入出力コン
トロール部２と、メモリセルアレイ１のほかに、アドレ
ス、書込み／読出し信号の変化を検知しラッチ回路３、
ゲート回路６ａ、６ｂ、…、６ｃ等へのラッチパルス及
びゲート信号を生成するＡＴＤ回路１０と、ゲート回路
６ａ、６ｂ、…、および列アドレスデコーダ５等により
メモリセルアレイ１と同様にアクセスされ、ＡＴＤ回路
１０で生成するラッチパルスとゲート信号のパルス幅を
制御する信号を生成するダミーセルブロック９とで構成
されている。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
従来のＲＡＭでは、同期式または非同期式いづれか一方
の条件でのみ動作可能であり、同期式ＲＡＭを使用して
非同期信号を扱う場合には、各非同期信号ともデータも
れをなくすために、１クロック以上の幅をもつ必要があ
り、処理速度の低下を起こした。
従来のＲＡＭでは、同期式または非同期式いづれか一方
の条件でのみ動作可能であり、同期式ＲＡＭを使用して
非同期信号を扱う場合には、各非同期信号ともデータも
れをなくすために、１クロック以上の幅をもつ必要があ
り、処理速度の低下を起こした。
【０００６】また非同期ＲＡＭを使用して同期信号を扱
う場合には、ＲＡＭ動作中、アドレス及び書込み／読出
し信号は常に安定させておかなければならないという制
限があった。
う場合には、ＲＡＭ動作中、アドレス及び書込み／読出
し信号は常に安定させておかなければならないという制
限があった。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な記憶回
路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な記憶回
路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＲＡＭは、従来の非同期ＲＡＭに対し
ＡＴＤ回路で生成されるラッチパルスと入力クロックと
を選択信号によって切替えラッチ回路に供給するセレク
タと、ＡＴＤ回路で生成されるプリチャージ信号と入力
クロックとを選択信号により切替えてゲート回路および
メモリセルアレイ、ダミーセルアレイに供給するセレク
タとを備えて構成される。
に、本発明に係るＲＡＭは、従来の非同期ＲＡＭに対し
ＡＴＤ回路で生成されるラッチパルスと入力クロックと
を選択信号によって切替えラッチ回路に供給するセレク
タと、ＡＴＤ回路で生成されるプリチャージ信号と入力
クロックとを選択信号により切替えてゲート回路および
メモリセルアレイ、ダミーセルアレイに供給するセレク
タとを備えて構成される。
【０００９】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１０】図１は本発明による第１の実施例を示す回
路ブロック構成図である。
路ブロック構成図である。
【００１１】図１を参照するに、外部より供給されたア
ドレス１０１と書込み／読出し信号１０２はラッチ回路
３及びＡＴＤ回路１０に入力される。ＡＴＤ回路１０に
おいてはアドレス１０１または書込み／読出し信号１０
２が変化したのを検知してラッチパルスとプリチャージ
信号を生成する。セレクタ７は、このラッチパルスと入
力クロック１０５を入力し、選択信号１０６によってい
づれか一方をラッチパルスとしてラッチ回路３に送る。
ラッチ回路３に保持されたアドレスは、行アドレスデコ
ーダ４と列アドレスデコーダ５に送られ、該当するビッ
ト数に対応した信号数に変換される。
ドレス１０１と書込み／読出し信号１０２はラッチ回路
３及びＡＴＤ回路１０に入力される。ＡＴＤ回路１０に
おいてはアドレス１０１または書込み／読出し信号１０
２が変化したのを検知してラッチパルスとプリチャージ
信号を生成する。セレクタ７は、このラッチパルスと入
力クロック１０５を入力し、選択信号１０６によってい
づれか一方をラッチパルスとしてラッチ回路３に送る。
ラッチ回路３に保持されたアドレスは、行アドレスデコ
ーダ４と列アドレスデコーダ５に送られ、該当するビッ
ト数に対応した信号数に変換される。
【００１２】一方セレクタ８では、ＡＴＤ回路１０で生
成されたプリチャージ信号と入力クロック１０５とを選
択信号１０６によっていづれか一方を選び、プリチャー
ジ信号としてゲート回路６ａ、６ｂ、…、６ｃおよびメ
モリセルアレイ１、ダミーセルブロック９に送ってい
る。
成されたプリチャージ信号と入力クロック１０５とを選
択信号１０６によっていづれか一方を選び、プリチャー
ジ信号としてゲート回路６ａ、６ｂ、…、６ｃおよびメ
モリセルアレイ１、ダミーセルブロック９に送ってい
る。
【００１３】メモリセルアレイ１とダミーセルブロック
９は、列アドレスデコーダ５の出力とセレクタ８のプリ
チャージ信号でゲートされた行アドレスデコーダ４の出
力およびセレクタ８のプリチャージ信号を受け、プリチ
ャージ信号のタイミングにより入出力コントロール部２
の状態で書込み動作または読出し動作を行う。
９は、列アドレスデコーダ５の出力とセレクタ８のプリ
チャージ信号でゲートされた行アドレスデコーダ４の出
力およびセレクタ８のプリチャージ信号を受け、プリチ
ャージ信号のタイミングにより入出力コントロール部２
の状態で書込み動作または読出し動作を行う。
【００１４】入出力コントロール部２は、セレクタ８の
プリチャージ信号でゲートされたラッチ回路３の出力の
書込み／読出し信号により書込み／読出しいづれか一方
の動作を選択し、書込み時には外部からの入力データ１
０４をメモリセルアレイ１へ送り、読出し時には、メモ
リセルアレイ１から外部へ出力データ１０３を送る。
プリチャージ信号でゲートされたラッチ回路３の出力の
書込み／読出し信号により書込み／読出しいづれか一方
の動作を選択し、書込み時には外部からの入力データ１
０４をメモリセルアレイ１へ送り、読出し時には、メモ
リセルアレイ１から外部へ出力データ１０３を送る。
【００１５】またダミーセルブロック９は、プリチャー
ジ信号によってメモリセルアレイ１がアクセスされたこ
とを疑似的に検知し、制御信号をＡＴＤ回路１０に送っ
てＡＴＤ回路１０で生成しているラッチパルス及びプリ
チャージ信号のパルス幅を制御する。
ジ信号によってメモリセルアレイ１がアクセスされたこ
とを疑似的に検知し、制御信号をＡＴＤ回路１０に送っ
てＡＴＤ回路１０で生成しているラッチパルス及びプリ
チャージ信号のパルス幅を制御する。
【００１６】以上の構成及び動作により、同期式の場合
には、セレクタ７、８の出力を選択信号１０６により入
力クロック１０５を選ばせ、非同期式の場合には、同セ
レクタ７、８出力を選択信号１０６によりＡＴＤ回路１
０の出力のラッチパルス及びプリチャージ信号を選ばせ
ることにより、同期式、非同期式の両方で同一ＲＡＭを
アクセスすることができる。
には、セレクタ７、８の出力を選択信号１０６により入
力クロック１０５を選ばせ、非同期式の場合には、同セ
レクタ７、８出力を選択信号１０６によりＡＴＤ回路１
０の出力のラッチパルス及びプリチャージ信号を選ばせ
ることにより、同期式、非同期式の両方で同一ＲＡＭを
アクセスすることができる。
【００１７】図２は本発明による第２の実施例を示すブ
ロック構成図である。
ロック構成図である。
【００１８】本第２の実施例では、アトレス１０１及び
書込み／読出し信号１０２の入力部にチップセレクト信
号１０７でゲートをかけ、本ＲＡＭのアクセスを制御可
能にしている。また、セレクタ８のプリチャージ信号に
は、切替ゲート信号１０８でゲートがかけられ選択信号
１０６による同期／非同期の切替時に生ずるメモリアク
セスを防止している。
書込み／読出し信号１０２の入力部にチップセレクト信
号１０７でゲートをかけ、本ＲＡＭのアクセスを制御可
能にしている。また、セレクタ８のプリチャージ信号に
は、切替ゲート信号１０８でゲートがかけられ選択信号
１０６による同期／非同期の切替時に生ずるメモリアク
セスを防止している。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
一つのＲＡＭを同期式、非同期式の両方でアクセス可能
としたので、非同期信号を扱う場合には非同期ＲＡＭと
しての最高動作周波数まで高速度での処理が可能とな
り、また同期信号を扱う場合には、ＲＡＭをアクセスす
るクロックが入力される前後のセットアップ時間、ホー
ルド時間でアドレス及び書込み／読出し信号を安定させ
ておけばよく、ＲＡＭアドレスと他のシステムのアドレ
スを時分割で変化させながら処理することが可能にな
り、より多様なシステムアップを構築できるという効果
が得られる。
一つのＲＡＭを同期式、非同期式の両方でアクセス可能
としたので、非同期信号を扱う場合には非同期ＲＡＭと
しての最高動作周波数まで高速度での処理が可能とな
り、また同期信号を扱う場合には、ＲＡＭをアクセスす
るクロックが入力される前後のセットアップ時間、ホー
ルド時間でアドレス及び書込み／読出し信号を安定させ
ておけばよく、ＲＡＭアドレスと他のシステムのアドレ
スを時分割で変化させながら処理することが可能にな
り、より多様なシステムアップを構築できるという効果
が得られる。
【図１】本発明による第１の実施例を示すブロック構成
図である。
図である。
【図２】本発明による第２の実施例を示すブロック構成
図である。
図である。
【図３】従来における同期式ＲＡＭのブロック図であ
る。
る。
【図４】従来における非同期式ＲＡＭのブロック図であ
る。
る。
１…メモリセルアレイ ２…入出力コントロール部 ３…ラッチ回路 ４…行アドレスデコーダ ５…列アドレスデコーダ ６ａ、６ｂ、…、６ｃ…ゲート回路 ７、８…セレクタ ９…ダミーセルブロック １０…ＡＴＤ回路 １１ａ、１１ｂ、１２ａ…ゲート回路
Claims (1)
- 【請求項１】 アドレス信号と書込み／読出し信号をラ
ッチパルスにより保持するラッチ回路と、保持したアド
レスをｍ×ｎビット（ここでｍ、ｎは１以上の整数）の
メモリセルアレイをアクセスするための信号に変換する
行アドレスデコーダおよび列アドレスデコーダと、後記
メモリセルアレイをアクセスするタイミングを与えるプ
リチャージ信号で前記行アドレスデコーダの出力および
保持した書込み／読出し信号にゲートをかけるゲート回
路と、書込み／読出し信号により入力データを後記メモ
リセルアレイに記憶させるか該メモリセルアレイから得
られたデータを出力データとして外部へ出力するかを制
御する入出力コントロール部と、デコードされたアドレ
ス信号とプリチャージ信号でアクセスするメモリセルア
レイおよびダミーセルブロックと、アドレス信号と書込
み／読出し信号のいづれかが変化したことを検知しラッ
チパルスとプリチャージ信号を発生し前記ダミーセルブ
ロックがアクセスしたことを知らせる信号を得て前記ラ
ッチパルスとプリチャージ信号を制御するＡＴＤ（Ａｄ
ｄｒｅｓｓ ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔ）回路
と、外部入力クロックと前記ＡＴＤ回路のラッチパルス
とを入力とする第１のセレクタと、前記入力クロックと
前記ＡＴＤ回路のプリチャージ信号とを入力とする第２
のセレクタとを有し、選択信号によって内部に供給する
ラッチパルスとプリチャージ信号を前記第１、第２のセ
レクタで切替えて供給することを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143923A JPH05342881A (ja) | 1992-06-04 | 1992-06-04 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143923A JPH05342881A (ja) | 1992-06-04 | 1992-06-04 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342881A true JPH05342881A (ja) | 1993-12-24 |
Family
ID=15350246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4143923A Pending JPH05342881A (ja) | 1992-06-04 | 1992-06-04 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342881A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784384A (en) * | 1995-09-05 | 1998-07-21 | Mitsubishi Denki Kabushiki Kaisha | Flip-flop circuit, scan path and storage circuit |
| KR100298078B1 (ko) * | 1996-03-28 | 2001-10-24 | 윤종용 | 반도체메모리장치 |
| US6590829B2 (en) | 2001-03-06 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2005302252A (ja) * | 2004-04-13 | 2005-10-27 | Hynix Semiconductor Inc | 同期および非同期併用ｍｒｓを含むｐｓｒａｍ |
| KR100695289B1 (ko) * | 2006-03-09 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법 |
| WO2013011848A1 (ja) * | 2011-07-15 | 2013-01-24 | 太陽誘電株式会社 | 半導体メモリ装置 |
-
1992
- 1992-06-04 JP JP4143923A patent/JPH05342881A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784384A (en) * | 1995-09-05 | 1998-07-21 | Mitsubishi Denki Kabushiki Kaisha | Flip-flop circuit, scan path and storage circuit |
| KR100298078B1 (ko) * | 1996-03-28 | 2001-10-24 | 윤종용 | 반도체메모리장치 |
| US6590829B2 (en) | 2001-03-06 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2005302252A (ja) * | 2004-04-13 | 2005-10-27 | Hynix Semiconductor Inc | 同期および非同期併用ｍｒｓを含むｐｓｒａｍ |
| KR100695289B1 (ko) * | 2006-03-09 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법 |
| WO2013011848A1 (ja) * | 2011-07-15 | 2013-01-24 | 太陽誘電株式会社 | 半導体メモリ装置 |
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