KR100298078B1 - 반도체메모리장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야: 본 발명은 반도체 메모리 장치에 관한 기술분야이다.

2. 발명이 해결하려고 하는 기술적 과제: 본 발명은 SDRAM과 ADRAM을 동일 칩상에서 구현하여 동기 및 비동기 각각의 동작 모드(mode)로의 전환을 쉽게 구현할 수 있는 반도체 메모리 장치를 제공한다.

3. 발명의 해결방법의 요지 : 본 발명은 데이타를 저장하기 위한 복수개의 메모리 셀과, 상기 메모리 쎌들이 매트릭스형태로 구성되어 형성된 복수개의 뱅크와, 시스템으로부티의 외부 클럭에 의해 동기화되거나, 소정신호에 의해 제어되어서 상기 데이타를 칩의 외부 또는 내부로 입출력하기 위한 회로군들을 포함하는 반도체 메모리 장치에 있어서, 상기 칩상에 배치되어 상기 외부 클럭에 의해 제어됨으로써, 상기 데이타를 외부와 입출력하는 동기모드에서 상기 메모리 쎌의 상기 데이타를 제어 및 입출력하기 위한 제1회로군과, 상기 칩상에 배치되어 상기 소정신호에 의해 제어됨으로써, 상기 데이타를 외부와 입출력하는 비동기모드에서 상기 메모리 쎌의 데이타를 제어 및 입출력하기 위한 제2회로군과, 상기 제1회로군과 제2회로군 각각을 내부전원변환기 및 외부전압단자와 접속시켜 각각 전원을 공급하여 각각 상기 동기모드 및 비동기모드로 동작시키기 위한 스위칭 회로를 특징으로 한다.

4. 발명의 중요한 용도 : 반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리장치

제1도는 본 발명의 실시예에 따른 반도체 메모리 어레이로 구성된 칩 구성도.

제2도는 본 발명의 실시예에 따른 전원 공급기의 구성 블럭도.

제3도는 본 발명의 실시예에 따른 동기모드에서의 독립뱅크 제어를 보여주는블럭도.

제4도는 본 발명의 실시예에 따른 비동기 모드에서의 연립뱅크 제어를 보여주는 블럭도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 하나의 칩내에 동기식과 비동기식을 겸용하는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치, 그 중에서 동기 다이나믹 램(Synchronous Dynamic Random Access Memory : 이하 SDRAM이라 칭함)은 시스템(System)으로부터의 공급되는 외부 클럭(clock)을 입력으로 함으로써 동작이 외부 클럭에 의해 동기된다. 반면에 일반(commodity) 다이나믹 램(Dynamic Random Access Memory : 이하 DRAM이라 칭함), 예를 들면, 비동기 다이나믹 램(Asynchronous Dynamic Random, Access Memory : 이하 ADRAM이라 칭함)은 로우 어드레스 스트로우브 신호(Row,Address Strobe Signal : 이하 RAS라 칭함) 또는 컬럼 어드레스 스트로우브 신호(Column, Address Strobe Signal : 이하 CAS라 칭함) 등의 고유한 제어신호의 입력에 의해 동작이 제어된다. 따라서 SDRAM과, ADRAM은 그 동작상의 차이 때문에 별도의 칩(chip)으로 설계되고 개발되어 왔다. 그러므로 서로 거의 동일한 메모리 어레이(Momory Array)를 가지면서도 칩의 설계를 별도로 수행하고 또한 생산을 함으로써 시장 상황의 급격한 변화에 따른 SDRAM과 ADRAM의 생산 조절이 여의치 않게 될 우려가 높아지고 있다. 그러나, 256메가(Mega) DRAM등과 같은 경우 SDRAM과 ADRAM간의 패드(Pad)배치 규격이 일부 패드를 제외하고 상당히 유사할 뿐더러, DRAM 칩내에서 점유하는 주변회로(periphery circuit)의 면적 부분이 40% 내외로 작아지게 되었으므로 SDRAM과 ADRAM을 동일 칩상에서 구현할 수 있는 가능성이 높아지게 되었다.

따라서, 본 발명의 목적은 SDRAM과 ADRAM을 동일 칩상에서 구현하여 동기 및 비동기 각각의 동작 모드(mode)로의 전환을 쉽게 구현할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 SDRAM과 ADRAM을 동일 칩상에 구현하여 생산 효율의 향상 및 개발 기간의 단축을 도모할 수 있는 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술직 사상은, 데이타를 저장하기 위한 복수개의 메모리 쎌과, 상기 메모리 쎌들이 매트릭스형태로 구성되어 형성된 복수개의 씽크와, 시스템으로부터 공급되는 외부 클럭에 의해 동기화되거나, 소정신호에 의해 제어되어서 상기 데이타를 칩의 외부 또는 내부로 입출력하기 위한 회로군들을 포함하는 반도체 메모리 장치에 있어서, 상기 칩상에 배치되며 상기 외부 클럭에 의해 제어됨으로써 상기 데이타를 외부와 입출력하는 동기모드에서 상기 메모리 쎌의 상기 데이타의 입출력을 제어하기 위한 제1회로군과, 상기 칩상에 배치되어 상기 소정신호에 의해 제어됨으로써 상기 데이타를 외부와 입출력하는 비동기모드에서 상기 메모리 쎌의 데이타 입출력을 제어하기 위한 제2회로군과, 상기 제1회로군과 제2회로군 각각을 내부전원변환기 및 외부전압단자와 접속시켜 각각 전윈을 공급하여 각각 상기 동기모드 및 비동기모드로 동작시키기 위한 스위칭 회로를 가지는데 있다.

이하 본 발명에 따른 바람직한 실시예의 동작을 첨부한 도면을 참조하여 상세하게 설명한다.

제1도는 본 발명에 따른 메모리 어레이의 칩 구성도이다. 제1도를 참조하면, 도면에 나타난 이와 같은 구조(architecture)는 다수의 메모리 쎌들이 매트릭스 형태로 접속된 메모리 쎌 어레이를 각각 가지는 뱅크 1, 2, 3 및 4와, 상기 뱅크 1, 2, 3 및 4들 각각의 행(Row)과 열(Column)을 제어하기 위한 로우 디코더(Row Decoder) 10, 20, 30, 40 및 컬럼 디코더(Column Decoder) 11, 13, 15, 17과, 상기 뱅크 1~4의 동작을 각각 비동기 및 동기 모드로 제어하기 위한 ADRAM 회로군들 100, 200 및 SDRAM 회로군들 300, 400을 각각 칩내의 별도의 영역에 배치한 구성으로 되어 있다. 상기 ADRAM 회로 100과 상기 SDRAM 회로군 400은 제1도에 도시된 바와 같이 뱅크 1과 뱅크 4의 사이의 공간에 배치되고, 또다른 ADRAM 회로 200과 상기 SDRAM 회로군 300은 뱅크 2과 뱅크 3의 사이의 공간에 배치된다.

상기와 같은 구성은 상기 다수의 뱅크 1~4의 동작을 각각 비동기 모드 혹은 동기 모드로 제어하기 위한 ADRAM 100, 200 및 동기 모드로 제어하기 위한 ADRAM 300, 400의 레이아웃(layout)이 용이하고, 각 회로간의 버싱(bussing)을 쉽게 처리할 수 있다는 장점이 있다. 또한 ADRAM 회로군들 300, 400과 ADRAM 회로군들 100, 200을 칩의 특정 부위에 배치하는 것이 성능 및 레이아웃 면적상 최적인 경우에 쉽게 대응할 수 있다. 예를 들어, 클럭 버퍼(Clock buffer)및 어드레스 버퍼(Addres buffer)와 같이 칩 가운데에 배치하는 것이 칩내의 신호 경로(signal path)를 균등하게 할 수 있는 경우, 이와 같이 별도의 영역에 배치함으로써 SDRAM과 ADRAM의 각 경우에 대하여 최적의 배치를 얻을 수 있다.

상기와 같은 칩 구조는 본 발명이 적용되는 경우의 한 실시예에 불과하며 본 발명의 기본 개념을 한정하는 것은 아니다. 상기 SDRAM 회로군들 100, 200과 ADRAM 회로군들 300, 400은 칩내의 적절한 위치에 존재하기만 하면 된다. 특히 외부와의 입출력을 위한 입력 및 출력 버퍼들은 SDRAM과 ADRAM에 각각 대응할 수 있도록 모두 칩내에 배치되어 있어야 한다. SDRAM과 ADRAM 각각의 어드레스와 데이타 입출력을 위한 버퍼들은 서로 유사하므로 공통으로 사용할 수 있으나 클럭에 관련된 입력 버퍼 예를 들면, 클럭 버퍼 또는 클럭 인에이블 버퍼(clock enable buffer)등은 ADRAM에서는 전혀 사용되지 않으나 SDRAM을 위해 미리 배치되어 있어야 한다.

각 모드(Mode) 예를 들면, 비동기 모드 및 동기 모드에서 어느 정도 유사한 기능을 갖는 회로들은 별도로 따로 구비할 필요 없이 두 가지 유사기능을 하나로 합치는 것도 가능하므로 하나의 칩으로 두 가지 기능들 모두 수행할 수 있는 효과가 있다. 이것은 금속층(Metal layer)을 이용하여 각각의 모드에서 불필요한 회로부분을 전기적으로 단락(Short)시킨다든지 전기적으로 개방(Open)시킨다든지 하여 해당 모드에서의 동작을 수행하도록 한다.

따라서 본 발명에서와 같이 SDRAM과, ADRAM을 단일 칩에 구현하는 경우에는 각각의 모드를 구별하기 위한 구조가 있어야 한다. 이를 위한 구조는 금속층 옵션(Option) 및 본딩 옵션(bonding option)등이 있다. 금속층 옵션(Metal layer option)은 각 모드에 따라 사용하는 금속층을 달리 함으로써 공정의 백 앤드(back end)에서 모드를 결정하는 방법이다.

금속층을 사용하면 각 모드별로 선택적으로 활성화되는 회로들간에 서로 다른 금속층으로 버싱을 할당할 수 있으므로 각 모드간의 버싱 대립을 최소화 할 수 있고, 버싱의 불필요한 로딩(Loading)을 최대한 억제할 수 있으므로 각 모드별 속도 저하가 최소화되는 효과가 있다. 노한 본딩 옵선은 금속 옵션과는 달리 두 모드를 구별하기 위해 별도의 마스크(mask)를 사용하는 것이 아니라, 특정 패드에 인가하는 전압(보통 전원전압 VDD 또는 접지전압 VSS)에 의해 제어 신호를 발생시킴으로써 각 모드에시 동작하는 회로들(주변회로)의 동작을 제어하는 것이다. 따라서 패키징(packaging)단계에서 동작 모드를 선택할 수 있으므로 무척 편리하다.

그러나 이 방법은 모든 회로들을 전기적으로 제어하여야 하므로 회로마다에 제어 신호를 입력하고 별도의 회로 소자들을 추가하여야 할 필요가 생기므로 레이아웃의 면적 소모를 야기할 수도 있다.

제2도는 본 발명에 따른 전원공급기의 구성 블럭도이다. 제2도를 참조하면, 비동기 모드시 주변회로와 연결되는 내부전압변환기 50과, 통기 모드시 외부전원전압을 공급하는 외부전원전압 EVDD 단자와, 비동기 모드시 상기 내부전압변환기 50및 동기 모드시 외부전원전압 EVDD에 연결되어 각각 제어되어 동작하는 주변회로 500으로 구성되어 있다. 여기서는 주변회로 500이 스위칭되어 비동기 모드시에는 상기 내부전압변환기 50으로부터 전원전압을 공급받아 동작되고, 동기 모드시에는 상기 외부전원전압 EVDD 단자로부터 외부전원전압을 공급받아 동작하게 된다. 반도체 장치의 기술분야에서 상기 내부전압 변환기 50은 외부전원전압 EVDD를 입력하여 이보다 더 낮은 레벨의 전압을 내부전원전압으로 변환하여 출력하는 것으로 알려져 있다.

제3도는 본 발명에 따른 동기모드에서의 독립뱅크 제어를 보여주는 블럭도이다. 제3도를 참조하면, 구성은 동기 신호 예를 들면, 시스템으로부터의 공급되는 외부 클럭에 동기되어 생성된 각각의 인에이블 신호 ENABLE1~ENABLEn 제어되는 센싱제어회로 31,33‥‥, 39와, 각각의 상기 센싱제어회로 31,33‥‥, 39에 의해 각각 제어되는 뱅크 1(41)∼뱅크n(49)으로 구성된다. 따라서, 뱅크 1(41)~뱅크 n(49) 각각이 독립적으로 각각의 인에이블 신호 ENABLE1~ENABLEn로서 제어되는 센싱제어회로를 각각 구비하여 제어된다.

제4도는 본 발명에 따른 비동기 모드에서의 연립뱅크 제어를 보여주는 블럭도이다. 제4도를 참조하면, 하나의 공통 인에이블 신호 ENABLE_ALL로서 제어되는 다수의 센싱제어회로 51,53, ‥, 59와, 각각의 상기 센싱제어회로 51,53, ‥‥, 59에 의해 각각 제어되는 뱅크 1(61)∼뱅크 n(69)으로 구성된다. 따라서, ADRAM의 경우 하나의 인에이블 신호로서 여러 개의 연립뱅크들을 제어하게 된다.

한편 SDRAM은 동작이 외부 클럭에 의하여 동기된다는 점 외에 멀티 뱅크 동작(Multi BANK operation)이 가능하다는 점이 ADRAM과 크게 구별된다. 칩내에 뱅크가 다수개 존재한다는 것은 각 뱅크를 독립적으로 활성화 및 프리차아지(activation/precharge)할 수 있다는 의미이다. 다시 말하면 각 뱅크에서 독립적으로 다른 뱅크의 활성화 및 프리차아지의 여부에 관계없이 센싱(Sensing)동작을 수행할 수 있다는 것이다. 따라서 SDRAM뱅크내의 센싱동작등을 독립적으로 제어 할 수 있는 회로들이 뱅크의 개수만큼 있어야 한다.

한편 ADRAM에서는 싱글 뱅크(single BANK)구조라고 볼 수 있으므로 이러한 제어 회로들이 하나씩(버퍼링을 위한 단순 분리 제외)만으로 충분하다. 그러므로, SDRAM 및 ADRAM을 단일 칩으로 구현하기 위해서는 이를 제어회로들을 추가로 구비하여야 한다. 또한 ADRAM에서는 이들 제어 회로들을 동시에 제어하는 방법을 사용한다. SDRAM의 경우에는 고대역폭(high bandwidth)으로 동작하여야 하므로 전력소모가 ADRAM에 비해 크다. 따라서, ADRAM에서 사용하는 상기 내부전압변환기로부터의 내부전원(IVC)을 사용할 수 없는 경우도 있다.

따라서, 본 발명에서는 ADRAM에서 사용하는 내부전원을 SDRAM에서는 디세이블(Disable)시켜야 하며 이때, 내부전원의 출력 버스(Pus)는 칩내의 외부 전원 버스와 단락시킨다. 즉 스위칭으로 선택하여 각각의 모드에서의 동작을 제어함으로서 단일 칩상에서 SDRAM과, ADRAM을 복합적으로 구비하여 동기 및 비동기 모드를 선택적으로 동작시킬 수 있다. 이에 따라 칩 면적을 늘리지 않고 또한 하나의 칩상에서 비동기 및 동기 모드동작을 가질 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 데이타를 저장하기 위한 복수개의 메모리 쎌들이 매트릭스형태로 구성되어 형성된 복수개의 뱅크와, 시스템으로부터의 외부 클럭에 의해 동기화되거나, 소정 신호에 의해 제어되어서 상기 데이타를 칩의 외부 또는 내부로 입출력하기 위한 회로군들을 포함하는 반도체 메모리 장치에 있어서, 상기 칩상에서 수평으로 이격 배치된 뱅크들의 상하부의 사이에 배치되며, 동기 모드에서 상기 외부 클럭에 의해 제어되어 상기 뱅크내의 메모리 쎌로 데이타를 입출력하기 위한 제1회로군들과, 상기 제1회로군들에서 수직방향으로 이격되어 배치되며, 비동기 모드에서 외부로부터 입력되는 스트로브 신호들에 의해 제어되어 상기 뱅크내의 메모리 쎌로 데이타를 입출력하기 위한 제2회로군들과, 외부전압단자로 입력되는 외부전원전압을 전압변환하여 낮은 레벨의 전원 전압으로 출력하는 내부전압변환기의 출력과 상기 외부전압단자로 입력되는 외부전원전압을 입력하며, 동기모드 및 비동기모드에 따라 상기 외부전원전압과 상기 내부전압변환기의 출력을 상기 제1회로군들과 상기 제2회로군들에 선택적으로 전원을 공급하는 스위칭회로를 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1회로군들은 다수의 버퍼들을 가지고 상기 메모리 쎌로 구성된 각각의 뱅크내에 각각 독립적으로 할당되며, 시스템으로부터의 공급되는 외부 클럭에 동기되어 생성된 각각의 인에이블 신호들에 의해 상기 뱅크들을 제어하는 제어신호를 각각 발생하는 복수개의 센싱제어회로를 포함함을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 제2회로군들은 하나의 공통 인에이블 신호에 의해 소정 제어 신호를 발생하여 상기 다수의 뱅크들을 공통으로 제어하는 센싱 제어 회로들을 포함함을 특징으로 하는 반도체 메모리 장치.