KR100214465B1 - 어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치 - Google Patents

어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 있어서, 어드레스 핀과 데이타 핀을 공유할 수 있게 하는 장치로서, 어드레스 핀의 갯수와 데이타 핀의 갯수 중에서 많은 핀의 갯수만큼의 공용핀을 설치하고 메모리 장치의 동작에 따라서 세가지의 동작, 즉 외부로 부터의 어드레스를 어드레스 블록으로 공급하는 한편, 데이타를 입출력 할 수 있게 하는 어드레스/데이타 멀티플렉서를 상기 공용핀과 어드레스 블록 및 데이타 블록사이를 연결함으로써 입출력 핀의 숫자를 어드레스 핀과 데이타 핀 중에서 많은 것으로 줄일 수 있게 하여 고집적도와 다비트화에 필요한 입출력핀의 숫자를 줄이고, 이에 따라 작은 패키지에서도 메모리 칩을 수용할 수 있게 되며, 칩 내부에서 서로다른 외부입력신호의 지연시간차를 최소화할 수 있는 LOC기술을 패키지에 사용할 수 있게 하였다.

Description

어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치
제1도는 종래 반도체 메모리 장치의 구성도.
제2도는 본 발명 어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치의 구성도.
제3도는 제2도의 어드레스/데이타 멀티플렉서의 상세 구성도.
제4도는 본 발명의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 어레이 2, 3 : X, Y-디코더
4 : 어드레스 블록 5 : 데이타 블록
6 : 어드레스/데이타 멀티플렉서 7 : 멀티플렉서 제어부
8 : 어드레스/데이타 공용핀
본 발명은 반도체 메모리 장치에 있어서, 특히 메모리 장치의 입출력 수가 많은 경우에 있어서 입출력 데이타 핀과 어드레스 핀을 공유할 수 있도록 함으로써 메모리 장치의 핀 수를 감소시켜 다(多)비트의 메모리 개발을 용이하게 할 수 있는 어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에 있어서, 입출력되는 데이타가 많아지면 그에 따라 필요로 하는 주소정보가 줄어들기 때문에 이와 같은 어드레스 핀과 데이타 핀의 상관관계로 인해 동일한 집적도의 메모리에서는 데이타 핀수가 많아 질수록 어드레스 핀의 수는 적어진다.
한편, 현재 메모리 집적도는 계속 증가되어 기존의 x1, x4(입출력 수)위주의 메모리 데이타 입출력 구조는 x8, x16, x32 등으로 계속 확대되어 다비트화 하는 추세에 있다. 시스템의 데이타 처리능력을 증가시키기 위하여 메모리 버스의 폭이 점차 넓어지고 고집적도의 반도체 메모리 장치가 등장함에 따라 기존의 x1, x4 형태를 여러개 사용하던 메모리 시스템이 보다 적은 수의 고집적/다입출력의 메모리 장치로 대체되어 가고 있다.
제1도는 종래 반도체 메모리 장치의 구성도로서, 이에 도시한 바와 같이 워드라인과 비트라인을 포함하여 다수개의 메모리 셀로 이루어진 메모리 어레이(1)와, 상기 메모리 어레이(1)의 워드라인을 선택하는 X-디코더(2)와, 상기 메모리 어레이(1)의 비트라인을 선택하는 Y-디코더(3)와, 상기 X,Y-디코더(2),(3)에 선택정보를 제공하는 어드레스 블록(4)과, 상기 X,Y-디코더(2),(3)에 의하여 선택된 메모리 어레이의 데이타를 외부로 출력시키거나, 또는 외부의 데이타를 상기 X,Y-디코더(2),(3)에 의하여 선택된 메모리 어레이로 입력시키는 데이타 블록(5)과, 외부와 상기 어드레스 블록(4)을 연결하는 어드레스 핀(A0~An-1)(6)과, 외부와 상기 데이타 블록(5)을 연결하는 데이타 핀(D0~Dm-1)(7)으로 구성된 것으로, 이와 같이 구성된 종래 반도체 메모리 기억장치의 동작을 설명하면 다음과 같다.
어드레스 핀(A0~An-1)(6)을 통하여 입력된 어드레스는 어드레스 블록(4)을 통하여 X-디코더(2)와 Y-디코더(3)에 어드레스 정보를 제공하고, 이에 따라 이 X-디코더(2)는 메모리 어레이(1)의 원하는 워드라인을 선택하며, Y-디코더(3)는 선택된 워드라인에 연결된 메모리 셀중 일부를 선택하고 메모리 셀의 데이타와 데이타 블록(5)을 연결시켜준다.
따라서, 상기 데이타 블록(5)은 입력 데이타를 입력으로 하여 메모리 셀에 쓰기 동작을 수행하거나, 선택된 메모리 셀에서 읽은 데이타를 데이타 핀(D0~Dn-1)(7)을 통하여 외부로 출력한다.
이때, 어드레스 핀의 경우, DRAM에서는 로우(ROW) 어드레스와 칼럼 어드레스를 동일한 어드레스 핀을 이용하여 입력하며 SRAM에서는 로우 어드레스와 칼럼 어드레스를 별도의 입력핀을 이용하여 입력한다.
주기억장치로 많이 사용되는 DRAM의 경우를 예를 들어 설명하면, 로우 어드레스와 칼럼 어드레스를 동일한 어드레스 핀을 사용하므로 데이타 핀이 4배로 늘어나면 어드레스 핀은 1개가 줄어든다.
즉, 4096 리프레쉬 사이클을 갖는 16M DRAM은 4096(=212)사이클을 만족시키기 위하여 12개의 어드레스 핀이 필요하며, 이러한 16M DRAM이 4Mx4의 구성을 갖는 경우에는 로우 어드레스는 리프레쉬 사이클에 의하여 12개, 칼럼 어드레스는 x4인 관계로 10개의 핀을 필요로 한다.
또한, DRAM은 로우 어드레스와 칼럼 어드레스를 같은 핀을 사용하므로 이 경우에는 로우 어드레스의 수와 같은 12개의 핀을 필요로 한다.
1Mx16의 구성을 갖는 16M DRAM은 입출력 데이타 핀이 16개 이므로 4Mx4에 비하여 어드레스의 숫자는 두개가 적게 필요하지만 리프레쉬 사이클이 같다면 상기 4Mx4와 동일한 12개가 필요하게 된다.
따라서, 어드레스 핀의 수가 n개인 메모리는 리프레쉬 사이클을 2ⁿ까지 지원할 수 있다.
또한, 64M DRAM의 x16 제품인 4Mx16의 경우에 어드레스 핀은 11개, 데이타 핀은 16개로서 이를 합하면 어드레스와 데이타 핀이 모두 27개가 필요하며, 2Mx32인 경우에는 어드레스 핀은 x16과 동일한 11개가 필요한 반면 데이타 핀은 32개가 필요하므로 모두 43개의 핀이 필요하게 된다.
이와 같은 종래 반도체 메모리 장치에서는 다비트 설계시 추가되는 데이타 핀에 의하여 다음과 같은 문제점들이 발생한다.
먼저, 공정기술의 진보에 의한 최소선폭이 지속적인 감소에도 불구하고 정전 방전(Electro-static Discharge)를 고려한 패드 구조와 최소선폭의 감소를 따르지 못하는 패키지용 본딩패드(Bonding Pad)의 크기등에 의하여 입출력 핀이 차지하는 칩상의 면적은 별로 줄어들지 않는다.
따라서 메모리 칩에 존재하는 패드(Pad)가 많아지면, 이로인하여 입출력 패드에 의하여 전체 칩의 크기가 증가하는 패드제한(Pad-Limitting) 현상이 발생하게 되어 칩의 크기가 증가된다.
두번째로, 상기 패드제한 현상에 의한 칩 크기의 증가는 반도체 메모리 장치의 공정상의 수율(Yield)을 저하시키는 요인이 될 수 있다.
세번째로, 많은 수의 입출력 패드를 수용하기 위해서는 기존에 많이 사용하는 패키지 기술, 즉 칩상의 각 입출력 핀간의 지연현상을 최소화시킬 수 있으며 칩크기와 패키지 크기와의 마진을 다른 기술에 비하여 상대적으로 확보할 수 있는 LOC(Lead On Chip)기술을 사용할 수 없다.
부언 설명하면, 상기 LOC기술은 칩의 가운데 부분에 일렬 또는 이열로 나란히 정렬된 패드 구조하에서만 사용될 수 있는데 입출력 패드가 많아지면 이들을 모두 칩의 중앙부에 모으기가 불가능하기 때문이다.
넷째로, 종래의 기술로 다비트화를 구현하기 위해서는 늘어나는 데이타 핀의 수를 가당하기 위하여, 어드레스 핀을 줄여야 하며, 특히 DRAM에 있어서 어드레스 핀의 감소는 리프레쉬 사이클의 감소를 의미한다.
이 리프레쉬 사이클의 감소는, 동시에 동작하는 메모리 장치내의 블록수를 증가시킴으로써 메모리 장치가 동작시에 많은 양의 피크전류를 소모시키며 이 피크전류는 시스템내의 전원선 및 메모리 장치 자체의 출력신호에 잡음을 인가시켜 각 소자의 잡음마진을 악화시킨다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여, 어드레스 핀의 갯수와 데이타 핀의 갯수 중에서 많은 핀의 갯수만큼의 공용핀을 설치하고 메모리 장치의 동작에 따라서 세가지의 동작, 즉 외부로 부터의 어드레스를 어드레스 블록으로 공급하는 한편, 데이타를 입출력 할 수 있게 하는 어드레스/데이타 멀티플렉서를 상기 공용핀과 어드레스 블록 및 데이타 블록사이를 연결함으로써 입출력 핀의 숫자를 어드레스 핀과 데이타 핀 중에서 많은 것으로 줄일 수 있게 하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명은, 제2도에 도시한 바와 같이, 워드라인과 비트라인을 포함하여 다수개의 메모리 셀로 이루어진 메모리 어레이(1)와; 상기 메모리 어레이(1)의 워드라인을 선택하는 X-디코더(2)와; 상기 메모리 어레이(1)의 비트라인을 선택하는 Y-디코더(3)와; 상기 X,Y-디코더(2),(3)에 선택정보를 제공하는 어드레스 블록(4)과; 상기 X,Y-디코더(2),(3)에 의하여 선택된 메모리 어레이(1)의 데이타를 외부로 출력시키거나, 또는 외부의 데이타를 상기 X,Y-디코더(2),(3)에 의하여 선택된 메모리 어레이(1)로 입력시키는 데이타 블록(5)과; 외부에서 입력되는 어드레스를 상기 어드레스 블록(4)으로 전달하고, 외부에서 입력되는 데이타를 상기 데이타 블록(5)에 입력시키거나, 상기 데이타 블록(5)의 데이타를 외부로 출력하는 어드레스/데이타 멀티플렉서(6)와; 외부 입력신호인 칩인에이블신호(CE), 칩선택신호(CS) 및 쓰기 인에이블신호(WE)를 입력받아 메모리 장치의 동작에 따라 3개의 인에이블 신호, 즉 데이타출력 인에이블 신호(DOE), 데이타입력 인에이블신호(DIE) 및 어드레스입력 인에이블신호(AIE)를 상기 어드레스/데이타 멀티플렉서(6)로 전달함으로써 상기 어드레스/데이타 멀티플렉서(6)의 기능을 어드레스 입력, 데이타 입력, 그리고 데이타 출력의 3가지로 구분하여 제어하는 멀티플렉서 제어부(7)와; 외부와 상기 어드레스/데이타 멀티플렉서(6)를 연결하는 어드레스/데이타 공용핀(8)으로 구성한다.
또한, 상기 어드레스/데이타 멀티플렉서(6)는 제3도에 도시한 바와 같이, 각각이 상기 멀티플렉서 제어부(7)에서 출력되는 인에이블 신호에 따라 어드레스를 입력하는 어드레스 입력버퍼(BUF1)와, 데이타를 입력하는 데이타 입력버퍼(BUF2)와, 데이타 출력을 위한 데이타 출력버퍼(BUF3)로 구성하며 상기 버퍼(BUF1), (BUF2), (BUF3)는 어드레스/데이타 공용핀(8)에 공통으로 연결되며, 이와 같이 구성한 본 발명의 작용 및 효과를 제4도를 참조하여 설명한다.
멀티플렉서 제어부(7)로 입력되는 외부 칩 인에이블신호(CE)가 '하이'이면 이 제어부(7)는 어드레스/데이타 멀티플렉서(6)로 출력하는 세개의 인에이블신호(AIE)(DIE)(DOE)를 모두 로우상태로 하여 메모리 장치는 대기상태에 있게 된다.
이후, 칩 인에이블신호(CE)가 로우상태가 됨에따라 메모리 장치가 인에이블되면 어드레스입력 인에이블신호(AIE)가 하이가 된다.
또한, 이 어드레스 입력 인에이블신호(AIE)는 칩선택신호(CS)가 하이이고 칩인에이블신호(CE)가 로우인 구간에서 하이를 유지하며 이 구간에서는 메모리 셀의 선택에 필요한 로우 어드레스와 칼럼 어드레스가 어드레스/데이타 공용 핀(AD0~ADn)을 통하여 입력된 후 어드레스/데이타 멀티플렉서(6)의 어드레스 입력버퍼(BUF1)를 통하여 메모리 장치의 어드레스 블록(4)으로 전달되고, 이 어드레스 블록(4)은 이를 X,Y-디코더(2),(3)로 각각 분배한다.
한편, 메모리 장치의 동작이 읽기 동작인 경우에는 칩선택신호(CS)가 로우로 변할 때 쓰기 인에이블신호(WE)는 하이를 유지하여야 한다. 이 경우에는 읽기동작으로 판단하여 상기 멀티플렉서 제어부(7)로부터 데이타출력 인에이블신호(DIE)를 하이로 출력하여 어드레스/데이타 멀티플렉서(6)의 데이타 출력버퍼(BUF3)가 인에이블되고, 이에 따라 데이타 블록(5)의 데이타가 어드레스/데이타 공용핀(AD0~ADn)을 통하여 외부로 출력된다.
만일, 쓰기 인에이블신호(WE)가 로우일 때 칩선택신호(CS)가 로우로 변하면 상기 멀티플렉서 제어부(7)는 메모리 장치의 동작상태를 씩동작으로 판단하여 데이타입력 인에이블신호(DIE)는 하이가 되고 이에 따라 데이타 입력버퍼(BUF2)가 인에이블된다.
따라서 어드레스/데이타 공용핀(AD0~ADn)의 기능은 데이타 입력 핀으로 전환된다.
상기와 같이 제어부(7)에서 외부입력신호(CS)(CE)(WE)를 기준으로 메모리장치의 동작을 판단하여 어드레스/데이타 공용핀(AD0~ADn)의 기능을 조절하게 됨에따라 종래의 어드레스 핀의 갯수와 데이타 핀의 갯수중에서 많은 핀의 갯수로 상기 어드레스/데이타 공용핀(AD0~ADn)의 갯수를 설정하게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 어드레스와 데이타 핀을 공유함에 따라 고집적도와 다비트화에 필요한 입출력핀의 숫자를 줄이고, 이에 따라 작은 패키지에서도 메모리 칩을 수용할 수 있게 되며, 칩 내부에서 서로다른 외부입력신호의 지연시간차를 최소화할 수 있는 LOC기술을 패키지에 사용할 수 있고, DRAM의 경우에는 리프레쉬 사이클이 감소하여 동작시의 피크전류가 많아져 잡음이 많이 발생하나 본 발명에서는 어드레스의 숫자를 데이타의 수만큼 늘릴 수 있게 되어 리프레쉬 사이클을 선정하기가 용이한 효과가 있다.

Claims (2)

  1. 외부에서 입력되는 어드레스를 반도체 메모리 장치의 어드레스 블록으로 전달하고, 외부에서 입력되는 데이타를 상기 반도체 메모리 장치의 데이타 블록에 입력시키거나, 상기 데이타 블록의 데이타를 외부로 출력하는 어드레스/데이타 멀티플렉서와; 외부 입력신호를 입력받아 상기 메모리 장치의 동작에 따라 상기 어드레스/데이타 멀티플렉서의 기능을 어드레스 입력, 데이타 입력, 그리고 데이타 출력의 3가지로 구분하여 제어하는 멀티플렉서 제어부와; 외부와 상기 어드레스/데이타 멀티플렉서를 연결하는 어드레스/데이타 공용핀으로 구성하여 된 것을 특징으로 하는 어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치.
  2. 제1항에 있어서, 어드레스/데이타 멀티플렉서는 각각 멀티플렉서 제어부에서 출력되는 인에이블 신호에 따라 어드레스를 입력하는 어드레스 입력버퍼와, 데이타를 입력하는 데이타 입력버퍼와, 데이타 출력을 위한 데이타 출력버퍼로 구성하여 된 것을 특징으로 하는 어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치.
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