JP3127906B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C—STATIC STORES
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- G11C—STATIC STORES
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に複数の基本ブロックを有し第一及び第二の選択
信号によりこれ等基本ブロックのうちの少なくとも一つ
を選択的に活性化するようにした半導体集積回路に関す
るものである。
し、特に複数の基本ブロックを有し第一及び第二の選択
信号によりこれ等基本ブロックのうちの少なくとも一つ
を選択的に活性化するようにした半導体集積回路に関す
るものである。
【０００２】
【従来の技術】図１０に示すように、アレー状に配置さ
れたＮ×Ｍ個の基本ブロック１０１の中から１または複
数個の基本ブロックが選択され、その基本ブロックのみ
に対してＬ個の制御信号が伝送される半導体集積回路に
ついて考える。伝送されるＬ個の制御信号は、基本ブロ
ック１０１を構成する構成ブロックを活性化したり非活
性化したりする順番や時間差を制御する。また、Ｎ×Ｍ
個の基本ブロックの中から、１または複数の基本ブロッ
クを選択するために、ブロック選択信号がＸとＹとの２
方向よりブロック選択デコーダ１０２，１０３により生
成されて伝送される。
れたＮ×Ｍ個の基本ブロック１０１の中から１または複
数個の基本ブロックが選択され、その基本ブロックのみ
に対してＬ個の制御信号が伝送される半導体集積回路に
ついて考える。伝送されるＬ個の制御信号は、基本ブロ
ック１０１を構成する構成ブロックを活性化したり非活
性化したりする順番や時間差を制御する。また、Ｎ×Ｍ
個の基本ブロックの中から、１または複数の基本ブロッ
クを選択するために、ブロック選択信号がＸとＹとの２
方向よりブロック選択デコーダ１０２，１０３により生
成されて伝送される。
【０００３】基本ブロック１０１においてはそれらのＡ
ＮＤ（論理積）論理を行い、ブロック選択信号が共に活
性化された基本ブロックのみに対して、制御信号発生回
路１０４よりＬ個の制御信号が伝送される。基本ブロッ
ク１０１に対して、制御信号の伝送が正確に行われるた
めには、制御信号とブロック選択信号との関係は、制御
信号の活性化されている時間を包括するようにブロック
選択信号を活性化することが必要となる。例えば、制御
信号が活性化される前にブロック選択信号を活性化し、
制御信号が非活性化された後にブロック選択信号を非活
性化する。
ＮＤ（論理積）論理を行い、ブロック選択信号が共に活
性化された基本ブロックのみに対して、制御信号発生回
路１０４よりＬ個の制御信号が伝送される。基本ブロッ
ク１０１に対して、制御信号の伝送が正確に行われるた
めには、制御信号とブロック選択信号との関係は、制御
信号の活性化されている時間を包括するようにブロック
選択信号を活性化することが必要となる。例えば、制御
信号が活性化される前にブロック選択信号を活性化し、
制御信号が非活性化された後にブロック選択信号を非活
性化する。
【０００４】図１１に、従来のＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）回路（ＪＳＳＣＣ、Ｖｏｌ．
２８、Ｎｏ．１１、ｐｐ．１０９２〜１０９８）の制御
信号の伝送方式を示す。尚、図１１において図１０と同
等部分は同一符号にて示している。図１１を参照する
と、基本ブロック１０１を動作させるためのＬ個の制御
信号の中で、例えばセンスアンプの活性化信号を伝送す
る場合は、Ｙ方向の選択信号出力回路１０３を用いて、
Ｙ方向のブロック選択を行う信号ＲＳＬ０，ＲＳＬ１
（配線１）の一方を予め活性化し、ある一定時間が経過
した後に、Ｘ方向の選択信号出力回路１０２を用いて、
信号ＳＳＬ０，ＳＳＬ１（配線２）の一方を活性化す
る。
ランダムアクセスメモリ）回路（ＪＳＳＣＣ、Ｖｏｌ．
２８、Ｎｏ．１１、ｐｐ．１０９２〜１０９８）の制御
信号の伝送方式を示す。尚、図１１において図１０と同
等部分は同一符号にて示している。図１１を参照する
と、基本ブロック１０１を動作させるためのＬ個の制御
信号の中で、例えばセンスアンプの活性化信号を伝送す
る場合は、Ｙ方向の選択信号出力回路１０３を用いて、
Ｙ方向のブロック選択を行う信号ＲＳＬ０，ＲＳＬ１
（配線１）の一方を予め活性化し、ある一定時間が経過
した後に、Ｘ方向の選択信号出力回路１０２を用いて、
信号ＳＳＬ０，ＳＳＬ１（配線２）の一方を活性化す
る。
【０００５】信号ＲＳＬ０，ＲＳＬ１と信号ＳＳＬ０，
ＳＳＬ１との間に与えるべきウェイト時間は、信号ＲＳ
Ｌ０，ＲＳＬ１の活性化が開始されてから全ての基本ブ
ロックにおいて活性化が完了するまでの時間により決定
される。信号ＳＳＬ０，ＳＳＬ１は、Ｘ方向のブロック
選択信号の情報とセンスアンプの制御信号の情報とを両
方含んでおり、回路１０２において、Ｘ方向のブロック
選択信号とセンスアンプの活性化を制御する信号とのＡ
ＮＤ論理を行った後の信号である。このように、制御信
号を一方のブロック選択信号と同時に伝送する理由は、
物理的な信号配線の本数だけでなく、信号の伝送による
電位の変動が生じる配線の本数を削減するためである。
ＳＳＬ１との間に与えるべきウェイト時間は、信号ＲＳ
Ｌ０，ＲＳＬ１の活性化が開始されてから全ての基本ブ
ロックにおいて活性化が完了するまでの時間により決定
される。信号ＳＳＬ０，ＳＳＬ１は、Ｘ方向のブロック
選択信号の情報とセンスアンプの制御信号の情報とを両
方含んでおり、回路１０２において、Ｘ方向のブロック
選択信号とセンスアンプの活性化を制御する信号とのＡ
ＮＤ論理を行った後の信号である。このように、制御信
号を一方のブロック選択信号と同時に伝送する理由は、
物理的な信号配線の本数だけでなく、信号の伝送による
電位の変動が生じる配線の本数を削減するためである。
【０００６】
【発明が解決しようとする課題】従来技術の問題点は、
予め与えなければならないウェイト時間が半導体集積回
路の大規模化に伴い増大し、同時に半導体集積回路のレ
イテンシやサイクル時間を増大させてしまう点である。
ウェイト時間によるレイテンシの増大について述べる。
時刻Ｔ0 に、Ｙ方向選択デコーダ１０３によりＹ方向の
ブロック選択信号が出力される。配線１の配線遅延Ｔ1
により、全ての基本ブロックに対するＹ方向のブロック
選択信号の伝送が完了する時刻はＴ0 ＋Ｔ1 となる。
予め与えなければならないウェイト時間が半導体集積回
路の大規模化に伴い増大し、同時に半導体集積回路のレ
イテンシやサイクル時間を増大させてしまう点である。
ウェイト時間によるレイテンシの増大について述べる。
時刻Ｔ0 に、Ｙ方向選択デコーダ１０３によりＹ方向の
ブロック選択信号が出力される。配線１の配線遅延Ｔ1
により、全ての基本ブロックに対するＹ方向のブロック
選択信号の伝送が完了する時刻はＴ0 ＋Ｔ1 となる。
【０００７】ここで、全ての基本ブロックにおいて、制
御信号が伝送される前にブロック選択信号の伝送を完了
するために、時刻Ｔ0 にウェイト時間Ｔ1 を加えた時刻
Ｔ0＋Ｔ1 に、Ｙ方向のブロック選択信号の情報を含む
基本ブロックの制御信号を回路１０３より出力する。配
線２の配線遅延Ｔ2 により、全ての基本ブロックに対し
て制御信号の伝送が完了する時刻は、Ｔ0 ＋Ｔ1 ＋Ｔ2
となる。時間Ｔ1 ，Ｔ2 は全体の規模に依存し、規模の
増大に伴って増大する。
御信号が伝送される前にブロック選択信号の伝送を完了
するために、時刻Ｔ0 にウェイト時間Ｔ1 を加えた時刻
Ｔ0＋Ｔ1 に、Ｙ方向のブロック選択信号の情報を含む
基本ブロックの制御信号を回路１０３より出力する。配
線２の配線遅延Ｔ2 により、全ての基本ブロックに対し
て制御信号の伝送が完了する時刻は、Ｔ0 ＋Ｔ1 ＋Ｔ2
となる。時間Ｔ1 ，Ｔ2 は全体の規模に依存し、規模の
増大に伴って増大する。
【０００８】次いで、ウェイト時間によるサイクル時間
の増大について述べる。Ｌ個の制御信号によって、基本
ブロックの活性化されている時間をＴ3 とする。回路１
０３において制御信号の活性化が開始された時刻はＴ0
＋Ｔ1 であるため、回路１０３において全ての制御信号
を非活性化する時刻は、Ｔ0 ＋Ｔ1 ＋Ｔ3 である。そし
て、全ての基本ブロックに対して非活性化された制御信
号の伝送が完了する時刻は、配線２の配線遅延Ｔ2 によ
りＴ0 ＋Ｔ1 ＋Ｔ2 ＋Ｔ3 となる。
の増大について述べる。Ｌ個の制御信号によって、基本
ブロックの活性化されている時間をＴ3 とする。回路１
０３において制御信号の活性化が開始された時刻はＴ0
＋Ｔ1 であるため、回路１０３において全ての制御信号
を非活性化する時刻は、Ｔ0 ＋Ｔ1 ＋Ｔ3 である。そし
て、全ての基本ブロックに対して非活性化された制御信
号の伝送が完了する時刻は、配線２の配線遅延Ｔ2 によ
りＴ0 ＋Ｔ1 ＋Ｔ2 ＋Ｔ3 となる。
【０００９】ここで、全ての基本ブロックにおいて、非
活性化された制御信号が伝送された後にブロック選択信
号を非活性化しなければならないため、全ての制御信号
が非活性化された時刻Ｔ0 ＋Ｔ1 ＋Ｔ3 に、ウェイト時
間Ｔ2 を加えた時刻Ｔ0 ＋Ｔ1 ＋Ｔ2 ＋Ｔ3 、Ｙ方向の
ブロック選択デコーダの出力信号であるＹ方向のブロッ
ク選択信号を非活性化する。
活性化された制御信号が伝送された後にブロック選択信
号を非活性化しなければならないため、全ての制御信号
が非活性化された時刻Ｔ0 ＋Ｔ1 ＋Ｔ3 に、ウェイト時
間Ｔ2 を加えた時刻Ｔ0 ＋Ｔ1 ＋Ｔ2 ＋Ｔ3 、Ｙ方向の
ブロック選択デコーダの出力信号であるＹ方向のブロッ
ク選択信号を非活性化する。
【００１０】次サイクルのＹ方向の選択信号は時刻Ｔ0
＋Ｔ1 ＋Ｔ2 ＋Ｔ3 以降であれば活性化してもよいた
め、最小のサイクル時間は、時間Ｔ1 ＋Ｔ2 ＋Ｔ3 であ
る。ウェイト時間Ｔ1 ，Ｔ2 は全体の規模に依存し、規
模の増大に伴って増大する。
＋Ｔ1 ＋Ｔ2 ＋Ｔ3 以降であれば活性化してもよいた
め、最小のサイクル時間は、時間Ｔ1 ＋Ｔ2 ＋Ｔ3 であ
る。ウェイト時間Ｔ1 ，Ｔ2 は全体の規模に依存し、規
模の増大に伴って増大する。
【００１１】本発明の目的は、ウェイト時間を全く必要
とせずに、結果的に高速動作可能な半導体集積回路を提
供することである。
とせずに、結果的に高速動作可能な半導体集積回路を提
供することである。
【００１２】
【課題を解決するための手段】本発明によれば、複数の
基本ブロックを有し第一及び第二の選択信号によりこれ
等基本ブロックのうちの少なくとも一つを選択的に活性
化するようにした半導体集積回路であって、前記第一及
び第二の選択信号に前記基本ブロックの動作制御のため
の同一の制御信号を含ませて生成する制御信号生成手段
と、前記基本ブロックの各々に設けられ前記第一及び第
二の選択信号に含まれた制御信号のうち遅れてきた方の
制御信号をそのまま導出する受信手段と、を含むことを
特徴とする半導体集積回路が得られる。
基本ブロックを有し第一及び第二の選択信号によりこれ
等基本ブロックのうちの少なくとも一つを選択的に活性
化するようにした半導体集積回路であって、前記第一及
び第二の選択信号に前記基本ブロックの動作制御のため
の同一の制御信号を含ませて生成する制御信号生成手段
と、前記基本ブロックの各々に設けられ前記第一及び第
二の選択信号に含まれた制御信号のうち遅れてきた方の
制御信号をそのまま導出する受信手段と、を含むことを
特徴とする半導体集積回路が得られる。
【００１３】そして、前記制御信号生成手段は、前記第
一及び第二の選択信号を夫々生成する手段と、前記制御
信号を生成する手段と、この制御信号と前記第一及び第
二の選択信号の各々との論理積演算を行って第一及び第
二の論理積演算出力を生成する手段とを有し、これ等第
一及び第二の論理積演算出力を前記受信手段へ入力する
ようにしたことを特徴とする。また、前記受信手段は、
前記第一及び第二の論理積演算出力が同一論理値の場合
には当該論理値と同一の値を出力し、前記第一及び第二
の論理積演算出力が互いに異なる論理値の場合には直前
の論理値を出力する論理回路を有することを特徴とす
る。
一及び第二の選択信号を夫々生成する手段と、前記制御
信号を生成する手段と、この制御信号と前記第一及び第
二の選択信号の各々との論理積演算を行って第一及び第
二の論理積演算出力を生成する手段とを有し、これ等第
一及び第二の論理積演算出力を前記受信手段へ入力する
ようにしたことを特徴とする。また、前記受信手段は、
前記第一及び第二の論理積演算出力が同一論理値の場合
には当該論理値と同一の値を出力し、前記第一及び第二
の論理積演算出力が互いに異なる論理値の場合には直前
の論理値を出力する論理回路を有することを特徴とす
る。
【００１４】そして、前記基本ブロックはマトリックス
状に配列されており、前記第一及び第二の選択信号は前
記マトリックのＸ，Ｙ方向選択信号であることを特徴と
し、また、前記第一及び第二の選択信号を夫々生成する
手段はＸ及びＹデコーダであることを特徴とする。更
に、前記基本ブロックは少なくともメモリセルアレーと
前記メモリセルアレーのデータを増幅するセンスアンプ
とを有し、前記制御信号はセンスアンプイネーブル信号
であることを特徴とする。
状に配列されており、前記第一及び第二の選択信号は前
記マトリックのＸ，Ｙ方向選択信号であることを特徴と
し、また、前記第一及び第二の選択信号を夫々生成する
手段はＸ及びＹデコーダであることを特徴とする。更
に、前記基本ブロックは少なくともメモリセルアレーと
前記メモリセルアレーのデータを増幅するセンスアンプ
とを有し、前記制御信号はセンスアンプイネーブル信号
であることを特徴とする。
【００１５】また、前記基本ブロックは前記センスアン
プからのリードデータを外部へ導出するデータ出力回
路、前記センスアンプへライトデータを供給するデータ
書込回路を有し、前記制御信号はリード及びライト制御
信号であることを特徴とする。更にはまた、前記基本ブ
ロックは前記メモリセルアレーのビット線のプリチャー
ジをなすプリチャージ回路を有し、前記制御信号はプリ
チャージ信号であることを特徴とする。
プからのリードデータを外部へ導出するデータ出力回
路、前記センスアンプへライトデータを供給するデータ
書込回路を有し、前記制御信号はリード及びライト制御
信号であることを特徴とする。更にはまた、前記基本ブ
ロックは前記メモリセルアレーのビット線のプリチャー
ジをなすプリチャージ回路を有し、前記制御信号はプリ
チャージ信号であることを特徴とする。
【００１６】本発明の作用を述べる。複数の基本ブロッ
クの活性選択のためのＸ及びＹブロック選択信号の各情
報を含む制御信号を夫々Ｘ方向及びＹ方向から伝送す
る。また、基本ブロックにおいては、Ｘ方向及びＹ方向
から伝送される制御信号のうち遅れてきた方の制御信号
をそのまま出力する受信回路を設ける。この受信回路は
制御信号がＸ方向及びＹ方向の一方からのみ伝送された
場合には、状態遷移を行わず、前の状態を維持する機能
を有する。これにより、ウェイト時間を全く必要とせず
に、結果的に高速動作可能な半導体集積回路が得られ
る。
クの活性選択のためのＸ及びＹブロック選択信号の各情
報を含む制御信号を夫々Ｘ方向及びＹ方向から伝送す
る。また、基本ブロックにおいては、Ｘ方向及びＹ方向
から伝送される制御信号のうち遅れてきた方の制御信号
をそのまま出力する受信回路を設ける。この受信回路は
制御信号がＸ方向及びＹ方向の一方からのみ伝送された
場合には、状態遷移を行わず、前の状態を維持する機能
を有する。これにより、ウェイト時間を全く必要とせず
に、結果的に高速動作可能な半導体集積回路が得られ
る。
【００１７】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態につき詳述する。図１は本発明の実施の形態
の概略ブロック図であり、Ｎ×Ｍ個（Ｎ，Ｍは２以上の
整数）の基本ブロック１がアレー状に配列された半導体
集積回路である。アレー状に配置されたＮ×Ｍ個の基本
ブロック１と、外部クロック信号ＣＬＫに同期してＭ個
の基本ブロック１の行から１個もしくは複数個の行を活
性化し、活性化された基本ブロックに対してＬ個（Ｌは
整数）の制御信号を伝送するＸ方向ブロック選択回路
（制御信号出力回路）２と、外部クロック信号ＣＬＫに
同期してＮ個の基本ブロック１の列から１個もしくは複
数個の列を活性化し、活性化された基本ブロックに対し
てＬ個の制御信号を伝送するＹ方向ブロック選択回路
（制御信号出力回路）３とにより構成される。
実施の形態につき詳述する。図１は本発明の実施の形態
の概略ブロック図であり、Ｎ×Ｍ個（Ｎ，Ｍは２以上の
整数）の基本ブロック１がアレー状に配列された半導体
集積回路である。アレー状に配置されたＮ×Ｍ個の基本
ブロック１と、外部クロック信号ＣＬＫに同期してＭ個
の基本ブロック１の行から１個もしくは複数個の行を活
性化し、活性化された基本ブロックに対してＬ個（Ｌは
整数）の制御信号を伝送するＸ方向ブロック選択回路
（制御信号出力回路）２と、外部クロック信号ＣＬＫに
同期してＮ個の基本ブロック１の列から１個もしくは複
数個の列を活性化し、活性化された基本ブロックに対し
てＬ個の制御信号を伝送するＹ方向ブロック選択回路
（制御信号出力回路）３とにより構成される。
【００１８】尚、本発明は、複数の制御信号がＸ，Ｙの
２方向より伝送される場合に限らず、３以上の方向より
伝送される場合にも適用される。
２方向より伝送される場合に限らず、３以上の方向より
伝送される場合にも適用される。
【００１９】図２は図１の基本ブロック１の一例を示す
図である。基本ブロック１は、Ｘ方向より伝送されるＬ
個の制御信号ＩＮX(i)と（ｉは１〜Ｌの整数）、Ｙ方向
より伝送されるＬ個の制御信号ＩＮY(i)とを入力とする
Ｌ個のフリップフロップ型レシーバ回路１ｉと、これら
レシーバ回路１ｉにより出力される各信号よって制御が
行われるその他の回路ブロック１０とからなる。尚、ｉ
が同一の制御信号ＩＮX(i)とＩＮY(i)とは同じ制御信号
であるものとする。
図である。基本ブロック１は、Ｘ方向より伝送されるＬ
個の制御信号ＩＮX(i)と（ｉは１〜Ｌの整数）、Ｙ方向
より伝送されるＬ個の制御信号ＩＮY(i)とを入力とする
Ｌ個のフリップフロップ型レシーバ回路１ｉと、これら
レシーバ回路１ｉにより出力される各信号よって制御が
行われるその他の回路ブロック１０とからなる。尚、ｉ
が同一の制御信号ＩＮX(i)とＩＮY(i)とは同じ制御信号
であるものとする。
【００２０】図３（Ａ）にフリップフロップ型レシーバ
回路１ｉの一例の回路図を示す。ＰチャネルＭＯＳトラ
ンジスタＴ１〜Ｔ４とＮチャネルＭＯＳトランジスタＴ
５〜Ｔ８とによる回路部と、ＰチャネルＭＯＳトランジ
スタＴ９，Ｔ１１とＮチャネルＭＯＳトランジスタＴ１
０，Ｔ１２とからなり前記の回路部の出力を保持する保
持部とを有する。もっとも、動的（ダイナミック）な値
の保持が可能ならば、図３（Ｂ）に示すように、保持部
のトランジスタＴ９，Ｔ１０を２個削減する形態も可能
である。
回路１ｉの一例の回路図を示す。ＰチャネルＭＯＳトラ
ンジスタＴ１〜Ｔ４とＮチャネルＭＯＳトランジスタＴ
５〜Ｔ８とによる回路部と、ＰチャネルＭＯＳトランジ
スタＴ９，Ｔ１１とＮチャネルＭＯＳトランジスタＴ１
０，Ｔ１２とからなり前記の回路部の出力を保持する保
持部とを有する。もっとも、動的（ダイナミック）な値
の保持が可能ならば、図３（Ｂ）に示すように、保持部
のトランジスタＴ９，Ｔ１０を２個削減する形態も可能
である。
【００２１】図４はこの図３に示したレシーバ回路の動
作を示す真理値表であり、図５はその動作例を示すため
のタイミング図である。図５（Ａ）はＸ，Ｙ方向の制御
信号共に遅れなく同一タイミングにてレシーバ回路へ入
力された場合のレシーバ回路の出力状態を示す。（Ｂ）
はＸ方向の制御信号に対してＹ方向の制御信号が遅れて
入力された場合のレシーバ回路の出力状態を示す。
（Ｃ）は逆にＸ方向の制御信号が遅れた場合のレシーバ
回路の出力状態を示す。これにより、同一の制御信号Ｉ
ＮX(i)とＩＮY(i)のうち遅れて入力された制御信号がそ
のまま出力されることが分かる。
作を示す真理値表であり、図５はその動作例を示すため
のタイミング図である。図５（Ａ）はＸ，Ｙ方向の制御
信号共に遅れなく同一タイミングにてレシーバ回路へ入
力された場合のレシーバ回路の出力状態を示す。（Ｂ）
はＸ方向の制御信号に対してＹ方向の制御信号が遅れて
入力された場合のレシーバ回路の出力状態を示す。
（Ｃ）は逆にＸ方向の制御信号が遅れた場合のレシーバ
回路の出力状態を示す。これにより、同一の制御信号Ｉ
ＮX(i)とＩＮY(i)のうち遅れて入力された制御信号がそ
のまま出力されることが分かる。
【００２２】図６は図１のＸ方向の制御信号出力回路２
の例を示す図である。この回路２は、外部信号ＣＬＫに
同期して動作するＸ方向のブロック選択デコーダ２１
と、外部信号ＣＬＫに同期してＬ個の制御信号を出力す
る制御信号発生回路２２と、回路２１の出力信号と回路
２２の出力信号とのＡＮＤ論理を行う論理積回路２３と
からなる。
の例を示す図である。この回路２は、外部信号ＣＬＫに
同期して動作するＸ方向のブロック選択デコーダ２１
と、外部信号ＣＬＫに同期してＬ個の制御信号を出力す
る制御信号発生回路２２と、回路２１の出力信号と回路
２２の出力信号とのＡＮＤ論理を行う論理積回路２３と
からなる。
【００２３】図７は図１のＹ方向の制御信号出力回路３
の例を示す図である。この回路３は、外部信号ＣＬＫに
同期して動作するＹ方向のブロック選択デコーダ３１
と、外部信号ＣＬＫに同期してＬ個の制御信号を出力す
る制御信号発生回路３２と、回路３１の出力信号と回路
３２の出力信号とのＡＮＤ論理を行う論理積回路３３か
とからなる。
の例を示す図である。この回路３は、外部信号ＣＬＫに
同期して動作するＹ方向のブロック選択デコーダ３１
と、外部信号ＣＬＫに同期してＬ個の制御信号を出力す
る制御信号発生回路３２と、回路３１の出力信号と回路
３２の出力信号とのＡＮＤ論理を行う論理積回路３３か
とからなる。
【００２４】図８は図１の制御信号出力回路２，３の他
の例を示す図であり、図６，７と同等部分は同一符号に
て示している。本例では、図６，７における制御信号発
生回路２２，３２が同一の制御信号を発生することか
ら、両者を共通化して回路の簡素化を図ったものであ
る。
の例を示す図であり、図６，７と同等部分は同一符号に
て示している。本例では、図６，７における制御信号発
生回路２２，３２が同一の制御信号を発生することか
ら、両者を共通化して回路の簡素化を図ったものであ
る。
【００２５】以上述べた本発明による半導体集積回路の
動作について説明する。図６，７に示したように、基本
ブロック１を正確に動作させるためのＬ個の制御信号を
発生する制御信号発生回路として、Ｘ方向ブロック選択
回路である制御信号出力回路２、Ｙ方向ブロック選択回
路である制御信号出力回路３の中にそれぞれ搭載する
か、若しくは、図８に示すように、制御信号発生回路４
の出力する制御信号をＸ方向ブロック選択回路（制御信
号出力回路）２、Ｙ方向ブロック選択回路（制御信号出
力回路）３に夫々入力する。これにより、選択的に活性
化される基本ブロック１に対して、ＸとＹの両方より基
本ブロックを選択する信号に対して同一の制御信号の情
報を含ませて伝送する。
動作について説明する。図６，７に示したように、基本
ブロック１を正確に動作させるためのＬ個の制御信号を
発生する制御信号発生回路として、Ｘ方向ブロック選択
回路である制御信号出力回路２、Ｙ方向ブロック選択回
路である制御信号出力回路３の中にそれぞれ搭載する
か、若しくは、図８に示すように、制御信号発生回路４
の出力する制御信号をＸ方向ブロック選択回路（制御信
号出力回路）２、Ｙ方向ブロック選択回路（制御信号出
力回路）３に夫々入力する。これにより、選択的に活性
化される基本ブロック１に対して、ＸとＹの両方より基
本ブロックを選択する信号に対して同一の制御信号の情
報を含ませて伝送する。
【００２６】ブロック選択の情報を含むＬ個の制御信号
が夫々Ｘ方向、Ｙ方向より伝送される。図２に示すよう
に、同一の制御信号の組をレシーバ回路１１〜１Ｌの入
力とする。従って、レシーバ回路は基本ブロック１に少
なくともＬ個用意されることになる。図３に示すレシー
バ回路は、先述した様に、図４及び図５に示した動作を
行うものであり、これにより、Ｘ，Ｙ方向から供給され
る同一の制御信号のうち遅れて入力された制御信号をそ
のまま出力する機能を有することになる。
が夫々Ｘ方向、Ｙ方向より伝送される。図２に示すよう
に、同一の制御信号の組をレシーバ回路１１〜１Ｌの入
力とする。従って、レシーバ回路は基本ブロック１に少
なくともＬ個用意されることになる。図３に示すレシー
バ回路は、先述した様に、図４及び図５に示した動作を
行うものであり、これにより、Ｘ，Ｙ方向から供給され
る同一の制御信号のうち遅れて入力された制御信号をそ
のまま出力する機能を有することになる。
【００２７】
【実施例】図９は本発明の実施例のブロック図であり、
図１と同等部分は同一符号により示す。本実施例では、
ＤＲＡＭの半導体集積回路に本発明を適用したものであ
り、Ｌ＝６の場合を示す。図１の基本部ブロック１の構
成要素である回路ブロック１０（図２参照）として、Ａ
×Ｂ個のメモリセルアレー１１１と、当該メモリセルア
レーのビット線のプリチャージをなすＢ個のプリチャー
ジ回路１１２と、メモリセルアレーの入出力データ用の
Ｂ個のセンスアンプ回路１１３と、Ｅ本の選択信号を入
力とするＢ個のＥto１（Ｅ本から１本を選択）のＹ選択
回路１１４と、メモリセルアレーのリードデータを読出
しＩ／Ｏ線を介して外部へ導出するためのＢ／Ｅ個のデ
ータ出力回路１１５と、書込Ｉ／Ｏ線からのライトデー
タを入力するためのＢ／Ｅ個のデータ書込回路１１６と
が設けられている。
図１と同等部分は同一符号により示す。本実施例では、
ＤＲＡＭの半導体集積回路に本発明を適用したものであ
り、Ｌ＝６の場合を示す。図１の基本部ブロック１の構
成要素である回路ブロック１０（図２参照）として、Ａ
×Ｂ個のメモリセルアレー１１１と、当該メモリセルア
レーのビット線のプリチャージをなすＢ個のプリチャー
ジ回路１１２と、メモリセルアレーの入出力データ用の
Ｂ個のセンスアンプ回路１１３と、Ｅ本の選択信号を入
力とするＢ個のＥto１（Ｅ本から１本を選択）のＹ選択
回路１１４と、メモリセルアレーのリードデータを読出
しＩ／Ｏ線を介して外部へ導出するためのＢ／Ｅ個のデ
ータ出力回路１１５と、書込Ｉ／Ｏ線からのライトデー
タを入力するためのＢ／Ｅ個のデータ書込回路１１６と
が設けられている。
【００２８】かかる構成の回路ブロック１０が複数個配
列されてＤＲＡＭ半導体集積回路装置が構成されるのが
一般的である。そして、本発明では、これ等回路１１１
〜１１６の各々に対応してレシーバ回路１１〜１６が夫
々設けられている。メモリセルアレー１１１に対応する
Ａ個のレシーバ回路１１の入力ＩＮX(1)，ＩＮY(1)に
は、Ｃ本とＤ本のワード線（デュアルワード線方式で
は、サブワードドライバ信号線）が夫々供給されてメモ
リセルアレー１１１へＡ本のサブワード信号として出力
される（Ａ＝Ｃ×Ｄとする）。
列されてＤＲＡＭ半導体集積回路装置が構成されるのが
一般的である。そして、本発明では、これ等回路１１１
〜１１６の各々に対応してレシーバ回路１１〜１６が夫
々設けられている。メモリセルアレー１１１に対応する
Ａ個のレシーバ回路１１の入力ＩＮX(1)，ＩＮY(1)に
は、Ｃ本とＤ本のワード線（デュアルワード線方式で
は、サブワードドライバ信号線）が夫々供給されてメモ
リセルアレー１１１へＡ本のサブワード信号として出力
される（Ａ＝Ｃ×Ｄとする）。
【００２９】プリチャージ回路１１２に対応するレシー
バ回路１２の入力ＩＮX(2)，ＩＮY(2)には、プリチャー
ジ信号線が供給され、センスアンプ回路１１３に対応す
るレシーバ回路１３の入力ＩＮX(3)，ＩＮY(3)には、セ
ンスアンプイネーブル信号線が供給されている。また、
Ｙ選択回路１１４に対応するＥ個のレシーバ回路１４の
入力ＩＮX(4)，ＩＮY(4)には、Ｆ本とＧ本（Ｅ＝Ｆ×Ｇ
とする）のプリチャージ信号線が夫々供給されている。
バ回路１２の入力ＩＮX(2)，ＩＮY(2)には、プリチャー
ジ信号線が供給され、センスアンプ回路１１３に対応す
るレシーバ回路１３の入力ＩＮX(3)，ＩＮY(3)には、セ
ンスアンプイネーブル信号線が供給されている。また、
Ｙ選択回路１１４に対応するＥ個のレシーバ回路１４の
入力ＩＮX(4)，ＩＮY(4)には、Ｆ本とＧ本（Ｅ＝Ｆ×Ｇ
とする）のプリチャージ信号線が夫々供給されている。
【００３０】データ出力回路１１５に対応するレシーバ
回路１５の入力ＩＮX(5)，ＩＮY(5)には、リード制御信
号線が供給され、またデータ書込回路１１６に対応する
レシーバ回路１６の入力ＩＮX(6)，ＩＮY(6)には、ライ
ト制御信号線が供給されている。尚、これ等Ｌ＝６組の
Ｘ，Ｙ方向の制御信号の各々には、前述した様に、Ｘ，
Ｙ方向選択信号が夫々、前述した様にＡＮＤ論理により
含まれているものとする。
回路１５の入力ＩＮX(5)，ＩＮY(5)には、リード制御信
号線が供給され、またデータ書込回路１１６に対応する
レシーバ回路１６の入力ＩＮX(6)，ＩＮY(6)には、ライ
ト制御信号線が供給されている。尚、これ等Ｌ＝６組の
Ｘ，Ｙ方向の制御信号の各々には、前述した様に、Ｘ，
Ｙ方向選択信号が夫々、前述した様にＡＮＤ論理により
含まれているものとする。
【００３１】かかる構成とすることにより、Ｘ，Ｙの両
方向から同一の制御信号が各レシーバ回路へ供給される
ことになるので、当該レシーバ回路の機能によって、同
一の制御信号のうち遅れてきたものがそのまま出力され
ることになるのである。
方向から同一の制御信号が各レシーバ回路へ供給される
ことになるので、当該レシーバ回路の機能によって、同
一の制御信号のうち遅れてきたものがそのまま出力され
ることになるのである。
【００３２】
【発明の効果】以上述べた様に、本発明によれば、Ｘ及
びＹの両方向から伝送される制御信号の中で必ず遅れて
伝送された制御信号が基本ブロックに対して入力される
ので、従来方式のように、ウェイト時間Ｔ1 ，Ｔ2 を全
く必要としなくなり、これにより、レイテンシでＴ1 、
最小のサイクル時間でＴ1 ＋Ｔ2 だけ高速化が可能とな
るという効果がある。
びＹの両方向から伝送される制御信号の中で必ず遅れて
伝送された制御信号が基本ブロックに対して入力される
ので、従来方式のように、ウェイト時間Ｔ1 ，Ｔ2 を全
く必要としなくなり、これにより、レイテンシでＴ1 、
最小のサイクル時間でＴ1 ＋Ｔ2 だけ高速化が可能とな
るという効果がある。
【図１】本発明の実施の形態を表すブロック図である。
【図２】図１の基本ブロックの構成を示す図である。
【図３】図２のレシーバ回路の一例を示す回路図であ
る。
る。
【図４】図３のレシーバ回路の動作を示す真理値図表で
ある。
ある。
【図５】図３のレシーバ回路の動作を示すタイミングチ
ャートの例である。
ャートの例である。
【図６】Ｘ方向のブロック選択回路としての制御信号出
力回路の構成を示す図である。
力回路の構成を示す図である。
【図７】Ｙ方向のブロック選択回路としての制御信号出
力回路の構成を示す図である。
力回路の構成を示す図である。
【図８】制御信号出力回路の他の例を示す図である。
【図９】本発明の実施例のブロック図である。
【図１０】従来方式の第１の例を表す図である。
【図１１】従来方式の第２の例を表す図である。
１ 基本ブロック ２ Ｘ方向制御信号出力回路 ３ Ｙ方向制御信号出力回路 ４，２２，３２ 制御信号発生回路 １０ 回路ブロック １１〜１Ｌ レシーバ回路 ２１ Ｘデコーダ ３１ Ｙデコーダ ２３，３３ ＡＮＤ回路 １１１ メモリセルアレー １１２ プリチャージ回路 １１３ センスアンプ回路 １１４ １〜ＥのＹ選択回路 １１５ データ出力回路 １１６ データ書込回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 G11C 11/401 H01L 21/822
Claims (8)
- 【請求項１】 複数の基本ブロックを有し第一及び第二
の選択信号によりこれ等基本ブロックのうちの少なくと
も一つを選択的に活性化するようにした半導体集積回路
であって、 前記第一及び第二の選択信号に前記基本ブロックの動作
制御のための同一の制御信号を含ませて生成する制御信
号生成手段と、 前記基本ブロックの各々に設けられ前記第一及び第二の
選択信号に含まれた制御信号のうち遅れてきた方の制御
信号をそのまま導出する受信手段と、を含むことを特徴
とする半導体集積回路。 - 【請求項２】 前記制御信号生成手段は、前記第一及び
第二の選択信号を夫々生成する手段と、前記制御信号を
生成する手段と、この制御信号と前記第一及び第二の選
択信号の各々との論理積演算を行って第一及び第二の論
理積演算出力を生成する手段とを有し、これ等第一及び
第二の論理積演算出力を前記受信手段へ入力するように
したことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記受信手段は、前記第一及び第二の論
理積演算出力が同一論理値の場合には当該論理値と同一
の値を出力し、前記第一及び第二の論理積演算出力が互
いに異なる論理値の場合には直前の論理値を出力する論
理回路を有することを特徴とする請求項３記載の半導体
集積回路。 - 【請求項４】 前記基本ブロックはマトリックス状に配
列されており、前記第一及び第二の選択信号は前記マト
リックのＸ，Ｙ方向選択信号であることを特徴とする請
求項１〜３いずれか記載の半導体集積回路。 - 【請求項５】 前記第一及び第二の選択信号を夫々生成
する手段はＸ及びＹデコーダであることを特徴とする請
求項４記載の半導体集積回路。 - 【請求項６】 前記基本ブロックは少なくともメモリセ
ルアレーと前記メモリセルアレーのデータを増幅するセ
ンスアンプとを有し、前記制御信号はセンスアンプイネ
ーブル信号であることを特徴とする請求項５記載の半導
体集積回路。 - 【請求項７】 前記基本ブロックは前記センスアンプか
らのリードデータを外部へ導出するデータ出力回路、前
記センスアンプへライトデータを供給するデータ書込回
路を更に有し、前記制御信号はリード及びライト制御信
号であることを特徴とする請求項６記載の半導体集積回
路。 - 【請求項８】 前記基本ブロックは前記メモリセルアレ
ーのビット線のプリチャージをなすプリチャージ回路を
更に有し、前記制御信号はプリチャージ信号であること
を特徴とする請求項６または７記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309287A JP3127906B2 (ja) | 1998-10-30 | 1998-10-30 | 半導体集積回路 |
| KR10-1999-0047114A KR100367157B1 (ko) | 1998-10-30 | 1999-10-28 | 반도체 집적회로 |
| US09/429,481 US6288968B1 (en) | 1998-10-30 | 1999-10-29 | Semiconductor integrated circuit exhibiting improved high speed performance without wait time in operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309287A JP3127906B2 (ja) | 1998-10-30 | 1998-10-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138345A JP2000138345A (ja) | 2000-05-16 |
| JP3127906B2 true JP3127906B2 (ja) | 2001-01-29 |
Family
ID=17991188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10309287A Expired - Fee Related JP3127906B2 (ja) | 1998-10-30 | 1998-10-30 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6288968B1 (ja) |
| JP (1) | JP3127906B2 (ja) |
| KR (1) | KR100367157B1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3192081B2 (ja) * | 1996-02-28 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| JPH10269765A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1166841A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1998
- 1998-10-30 JP JP10309287A patent/JP3127906B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-28 KR KR10-1999-0047114A patent/KR100367157B1/ko not_active IP Right Cessation
- 1999-10-29 US US09/429,481 patent/US6288968B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000029381A (ko) | 2000-05-25 |
| JP2000138345A (ja) | 2000-05-16 |
| KR100367157B1 (ko) | 2003-01-06 |
| US6288968B1 (en) | 2001-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |