KR100367157B1 - 반도체 집적회로 - Google Patents

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KR100367157B1 KR10-1999-0047114A KR19990047114A KR100367157B1 KR 100367157 B1 KR100367157 B1 KR 100367157B1 KR 19990047114 A KR19990047114 A KR 19990047114A KR 100367157 B1 KR100367157 B1 KR 100367157B1
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Abstract

본 발명은 대기 시간을 전혀 필요로 하지 않고, 결과적으로 고속 동작이 가능한 반도체 집적회로를 제공한다. 복수의 기본 블록을 구성하는 회로블록(10)의 활성 선택을 위한 X 및 Y 블록 선택신호의 각 정보를 포함하는 제어신호를 각각 X 방향 및 Y 방향으로 전송한다. 그리고, X 방향 및 Y 방향으로 전송되는 제어신호 중 늦게 온 쪽의 제어신호를 그대로 출력하는 수신회로(11 내지 16)를 포함한다. 수신회로는 제어신호가 X 방향 및 Y 방향의 한쪽으로부터만 전송된 경우에는 상태천이를 하지 않고, 앞의 상태를 유지하는 기능을 갖는다. 이로 인하여, 대기 시간을 전혀 필요로 하지 않고, 결과적으로 고속 동작이 가능한 반도체 집적회로가 얻어진다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 복수의 기본 블록을 가지며 제 1 및 제 2 선택신호에 의해 이들 기본 블록중 적어도 하나를 선택적으로 활성화되도록 한 반도체 집적회로에 관한 것이다.
도 10에 도시한 바와 같이, 어레이 형상으로 배치된 N×M개의 기본 블록(101) 중에서 1 또는 복수개의 기본 블록이 선택되고, 그 기본 블록만에 대하여 L개의 제어신호가 전송되는 반도체 집적회로에 관하여 고려한다. 전송되는 L개의 제어신호는 기본 블록(101)을 구성하는 구성 블록을 활성화하거나 비활성화하거나 하는 순서나 시간차이를 제어한다. 또한, N×M개의 기본 블록중에서 1 또는 복수의 기본 블록을 선택하기 위하여, 블록 선택신호가 X 및 Y의 2방향으로 블록 선택 디코더(102, 103)에 의해 생성되어 전송된다.
기본 블록(101)에 있어서는 그들의 AND(논리곱)논리를 행하여, 블록 선택신호가 모두 활성화된 기본 블록만에 대하여, 제어신호 발생회로(104)로부터 L개의 제어신호가 전송된다. 기본 블록(101)에 대하여, 제어신호의 전송이 정확하게 행하여지기 위해서는, 제어신호와 블록 선택신호와의 관계는 제어신호가 활성화되어 있는 시간을 포괄하도록 블록 선택신호를 활성화할 필요가 있다. 예를 들면, 제어신호가 활성화되기 전에 블록 선택신호를 활성화하고, 제어신호가 비활성화된 후에 블록 선택신호를 비활성화한다.
도 11에, 종래의 DRAM(Dynamic Random Access Memory)회로 (JSSCC, Vo1.28, No.11, pp.1092 내지 1098)의 제어신호의 전송방식을 도시한다. 또한, 도 11에 있어서 도 10과 동등한 부분은 동일 부호로 도시하였다. 도 11을 참조하면, 기본블록(101)을 동작시키기 위하여 L개의 제어신호 중에서, 예를 들면, 센스 증폭기의 활성화 신호를 전송하는 경우는 Y 방향의 선택신호 출력회로(103)를 사용하며, Y 방향의 블록 선택을 하는 신호(RSL0, RSL1)(배선(1))의 한쪽을 미리 활성화되고, 어느 일정시간이 경과한 후에 X 방향의 선택신호 출력회로(102)를 사용하여 신호(SSLO, SSL1)(배선(2))의 한쪽을 활성화한다.
신호(RSL0, RSL1)와 신호(SSLO, SSL1)와의 사이에 주어야 할 대기 시간은 신호(RSL0, RSL1)의 활성화가 시작되고 나서 모든 기본 블록에 있어서 활성화가 완료되기까지의 시간에 의해 결정된다. 신호(SSLO, SSL1)는 X 방향의 블록 선택신호의 정보와 센스 증폭기의 제어신호의 정보를 양쪽 포함하고 있고, 회로(102)에 있어서, X 방향의 블록 선택신호와 센스 증폭기의 활성화를 제어하는 신호와의 AND논리를 행한 후의 신호이다. 이와 같이, 제어신호를 한쪽의 블록 선택신호와 동시에 전송하는 이유는, 물리적인 신호 배선의 개수뿐만 아니라, 신호의 전송에 의한 전위의 변동이 생기는 배선의 개수를 삭감하기 위해서이다.
본 발명의 목적은 대기 시간을 전혀 필요로 하지 않고, 결과적으로 고속 동작이 가능한 반도체 집적회로를 제공하는 데 있다.
도 1은 본 발명의 실시 형태를 도시한 블록도.
도 2는 도 1의 기본 블록의 구성을 도시한 도면.
도 3은 도 2의 리시버 회로의 일례를 도시한 회로도.
도 4는 도 3의 리시버 회로의 동작을 도시한 진리값 도표.
도 5는 도 3의 리시버 회로의 동작을 도시한 타이밍 챠트의 예.
도 6은 X 방향의 블록 선택회로로서의 제어신호 출력회로의 구성을 도시한 도면.
도 7은 Y 방향의 블록 선택회로로서의 제어신호 출력회로의 구성을 도시한 도면.
도 8은 제어신호 출력회로의 다른 예를 도시한 도면.
도 9는 본 발명 실시예의 블록도.
도 10은 종래 기술의 제 1 예를 도시한 도면.
도 11은 종래 기술의 제 2 예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기본 블록 2 : X 방향 제어신호 출력회로
3 : Y 방향 제어신호 출력회로 4, 22, 32 : 제어신호 발생회로
10 : 회로블록 11 내지 1L : 리시버 회로
21 : X디코더 31 : Y디코더
23, 33 : AND회로 111 : 메모리셀 어레이
112 : 프리차지 회로 113 : 센스 증폭기 회로
114 : 1 내지 E의 Y선택회로 115 : 데이터 출력회로
116 : 데이터 기록회로
<발명의 실시 형태>
이하, 도면을 참조하면서 본 발명의 실시 형태에 관하여 상술한다. 도 1은 본 발명의 실시 형태의 개략 블록도이며, N×M개(N, M은 2 이상의 정수)의 기본 블록(1)이 어레이 형상으로 배열된 반도체 집적회로이다. 어레이 형상으로 배치된 N×M개의 기본 블록(1)과, 외부 클록신호(CLK)에 동기하여 M개의 기본 블록(1)의 행으로부터 1개 또는 복수개의 행을 활성화시키고, 활성화된 기본 블록에 대하여 L개(L은 정수)의 제어신호를 전송하는 X 방향 블록 선택회로(제어신호 출력회로)(2)와, 외부 클록신호(CLK)에 동기하여 N개의 기본 블록(1)의 열에서 1개 또는 복수개의 열을 활성화시키고, 활성화된 기본 블록에 대하여 L개의 제어신호를 전송하는 Y 방향 블록 선택회로(제어신호 출력회로)(3)에 의해 구성된다.
또한, 본 발명은 복수의 제어신호가 X, Y의 2 방향으로 전송되는 경우에 한하지 않고, 3 이상의 방향으로 전송되는 경우에도 적용된다.
도 2는 도 1의 기본 블록(1)의 일례를 도시한 도면이다. 기본 블록(1)은 X 방향에서 전송되는 L개의 제어신호(INX(i))(i는 1 내지 L의 정수)와, Y 방향에서 전송되는 L개의 제어신호(INY(i))를 입력으로 하는 L개의 플립플롭형 리시버 회로(1i)와, 이들 리시버 회로(1i)에 의해 출력되는 각 신호에 의하여 제어가 행하여지는 그 밖의 회로 블록(10)으로 이루어진다. 또한, i가 동일한 제어신호(INX(i)와 INY(i))는 동일한 제어신호인 것으로 한다.
도 3(A)에 플립플롭형 리시버 회로(1i)의 일례를 도시한 회로도이다. P채널 MOS트랜지스터(T1 내지 T4)와 N채널 MOS트랜지스터(T5 내지 T8)에 의한 회로부와, P채널 MOS트랜지스터(T9, T11)와 N채널 MOS트랜지스터(T10, T12)로 이루어지며 상기 회로부의 출력을 유지하는 유지부를 갖는다. 가장, 동적(Dynamic)인 값의 유지가 가능하다면, 도 3(B)에 도시한 바와 같이, 유지부의 트랜지스터(T9, T10)를 2개 삭감하는 형태도 가능하다.
도 4는 도 3에 도시한 리시버 회로의 동작을 도시한 진리값 표이며, 도 5는 그 동작 예를 도시하기 위한 타이밍도이다. 도 5(A)는 X, Y 방향의 제어신호가 모두 늦지 않고 동일 타이밍으로 리시버 회로에 입력된 경우의 리시버 회로의 출력상태를 도시한다. (B)는 X 방향의 제어신호에 대하여 Y 방향의 제어신호가 늦게 입력된 경우의 리시버 회로의 출력상태를 도시한다. (C)는 반대로 X 방향의 제어신호가 늦은 경우의 리시버 회로의 출력상태를 도시한다. 이로 인하여, 동일한 제어신호(INX(i)와 INY(i))중 늦게 입력된 제어신호가 그대로 출력되는 것을 알 수 있다.
도 6은 도 1의 X 방향의 제어신호 출력회로(2)의 예를 도시한 도면이다. 이 회로(2)는 외부신호(CLK)에 동기하여 동작하는 X 방향의 블록 선택 디코더(21)와, 외부신호(CLK)에 동기하여 L개의 제어신호를 출력하는 제어신호 발생회로(22)와, 회로(21)의출력신호와 회로(22)의 출력신호와의 AND논리를 행하는 논리곱 회로(23)로 이루어진다.
도 7은 도 1의 Y 방향의 제어신호 출력회로(3)의 예를 도시한 도면이다. 이 회로(3)는 외부신호(CLK)에 동기하여 동작하는 Y 방향의 블록 선택 디코더(31)와, 외부신호(CLK)에 동기하여 L개의 제어신호를 출력하는 제어신호 발생회로(32)와, 회로(31)의 출력신호와 회로(32)의 출력신호와의 AND논리를 행하는 논리곱 회로(33)로 이루어진다.
도 8은 도 1의 제어신호 출력회로(2, 3)의 다른 예를 도시한 도면이며, 도 6, 7과 동등한 부분은 동일부호로 도시하고 있다. 본 예에서는 도 6, 7에 있어서의 제어신호 발생회로(22, 32)가 동일한 제어신호를 발생하기 때문에, 양자를 공통화하여 회로의 간소화를 꾀한 것이다.
이상 언급한 본 발명에 의한 반도체 집적회로의 동작에 관해서 설명한다. 도 6, 7에 도시한 바와 같이, 기본 블록(1)을 정확하게 동작시키기 위한 L개의 제어신호를 발생하는 제어신호 발생회로로서, X 방향 블록 선택회로인 제어신호 출력회로(2), Y 방향 블록 선택회로인 제어신호 출력회로(3) 중 각각 탑재하거나, 혹은, 도 8에 도시한 바와 같이, 제어신호 발생회로(4)의 출력하는 제어신호를 X 방향 블록 선택회로(제어신호 출력회로)(2), Y 방향 블록 선택회로(제어신호 출력회로)(3)에 각각 입력한다. 이로 인해, 선택적으로 활성화되는 기본 블록(1)에 대하여, X와 Y의 양쪽에서 기본 블록을 선택하는 신호에 대하여 동일한 제어신호의 정보를 포함하여 전송한다.
블록 선택의 정보를 포함하는 L개의 제어신호가 각각 X 방향, Y 방향에서 전송된다. 도 2에 도시한 바와 같이, 동일한 제어신호의 세트를 리시버 회로(11 내지 1L)의 입력으로 한다. 따라서, 리시버 회로는 기본 블록(1)에 적어도 L개 준비하게 된다. 도 3에 도시한 리시버 회로는 앞에서 언급한 바와 같이, 도 4 및 도 5에 도시한 동작을 행하는 것이며, 이로 인하여 X, Y 방향에서 공급되는 동일한 제어신호중 늦게 입력된 제어신호를 그대로 출력하는 기능을 갖게 된다.
<실시예>
도 9는 본 발명의 실시예의 블록도이며, 도 1과 동등한 부분은 동일 부호에 의해 도시한다. 본 실시예에서는 DRAM의 반도체 집적회로에 본 발명을 적용한 것이며, L=6인 경우를 도시한다. 도 1의 기본부 블록(1)의 구성 요소인 회로 블록(10)(도 2 참조)으로서, A×B개의 메모리 셀 어레이((111))와, 해당 메모리 셀 어레이의 비트선의 프리차지를 하는 B개의 프리차지 회로(112)와, 메모리 셀 어레이의 입출력 데이터용의 B개의 센스 증폭기 회로(113)와, E개의 선택신호를 입력으로 하는 B개의 Etol(E개에서 1개를 선택)의 Y 선택회로(114)와, 메모리 셀 어레이의 리드 데이터를 판독하고 I/O 선을 개재시켜 외부에 도출하기 위한 B/E개의 데이터 출력회로(115)와, 기록 I/O선으로부터의 라이트 데이터를 입력하기 위한 B/E개의 데이터 기록회로(116)가 설치되어 있다.
이러한 구성의 회로블록(10)이 복수개 배열되어 DRAM 반도체 집적회로 장치가 구성되는 것이 일반적이다. 그리고, 본 발명에서는 이들 회로(111 내지 116)의 각각에 대응하여 리시버 회로(11 내지 16)가 각각 설치되어 있다. 메모리 셀 어레이(111)에 대응하는 A개의 리시버 회로(11)의 입력(INX(1), INY(1))에는 C개와 D개의 워드선(듀얼 워드선 방식에서는, 서브 워드 드라이버 신호선)이 각각 공급되어 메모리 셀 어레이(111)에 A개의 서브 워드 신호로서 출력된다(A=C×D로 한다).
프리차지 회로(112)에 대응하는 리시버 회로(12)의 입력(INX(2), INY(2))에는 프리차지 신호선이 공급되고, 센스 증폭기회로(113)에 대응하는 리시버 회로(13)의 입력(INX(3), INY(3))에는 센스 증폭기 인에이블 신호선이 공급되고 있다. 또한, Y선택회로(114)에 대응하는 E개의 리시버 회로(14)의 입력(INX(4), INY(4))에는 F개와 G개 (E=F×G로 한다)의 프리차지 신호선이 각각 공급되어 있다.
데이터 출력회로(115)에 대응하는 리시버 회로(15)의 입력(INX(5), INY(5))에는 리드 제어 신호선이 공급되고, 또한 데이터 기록회로(116)에 대응하는 리시버 회로(16)의 입력(INX(6), INY(6))에는 라이트 제어 신호선이 공급되어 있다. 또한, 이들 L=6 세트의 X, Y 방향의 제어신호의 각각에는 위에서 언급한 바와 같이, X, Y 방향 선택신호가 각각, 위에서 언급한 바와 같이 AND논리에 의해 포함되어 있는 것으로 한다.
이러한 구성으로 함으로써, X, Y의 양방향에서 동일한 제어신호가 각 리시버 회로에 공급되기 때문에, 해당 리시버 회로의 기능에 의해 동일한 제어신호중 늦게 온 것이 그대로 출력되도록 이루어진 것이다.
위에서 언급한 바와 같이, 본 발명에 의하면, X 및 Y의 양방향에서 전송되는 제어신호 중에서 반드시 늦게 전송된 제어신호가 기본 블록에 대하여 입력됨으로, 종래 방식과 같이 대기 시간(T1, T2)을 전혀 필요로 하지 않게 되며, 이로 인해, 대기 시간에서 T1, 최소의 사이클 시간으로서 T1+T2만 고속화가 가능해진다는 효과가 있다.

Claims (8)

  1. 회로블록에 접속된 적어도 하나의 수신기회로와 적어도 하나의 회로 블록을 각각 가지며, 제 1 및 제 2의 선택신호에 의해 적어도 하나를 선택적으로 활성화하도록 한 복수의 기본 블록과,
    활성화된 상기 하나의 기본 블록내의 상기 수신기 회로에 적어도 두가지 종류의 선택 신호를 전송하기 위하여 동일한 활성 레벨을 가지는 제어 신호를 포함하며 상기 제 1 및 제 2의 선택신호를 생성하기 위하여 상기 복수의 기본 블록에 접속된 적어도 하나의 제어신호 생성수단을 구비한 반도체 집적회로에 있어서,
    상기 제어 신호를 개별적으로 포함하는 상기 적어도 두 종류의 선택신호가 다른 타이밍으로 상기 수신기 회로에 입력되면, 상기 수신기 회로는 나중에 상기 레벨로 변하는 적어도 두 종류의 선택 신호 중의 하나의 신호를 포함하는 상기 제어 신호 레벨과 동일한 레벨을 유지하는 출력 신호를 생성하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제어신호 생성수단은 상기 제 1 및 제 2의 선택신호를 각각 생성하는 수단과, 상기 제어신호를 생성하는 수단과, 상기 제어신호와 상기 제 1 및 제 2의 선택신호의 각각의 논리곱 연산을 하여 제 1 및 제 2의 논리곱 연산 출력을 생성하는 수단을 가지며, 제 1 및 제 2의 논리곱 연산 출력을 상기 수신수단에 입력하도록 한 것을 특징으로 하는 반도체 집적회로.
  3. 제 3 항에 있어서,
    상기 수신 회로는 상기 제 1 및 제 2의 논리곱 연산 출력이 동일 논리값인 경우에는 해당 논리값과 동일한 값을 출력하고, 상기 제 1 및 제 2의 논리곱 연산 출력이 서로 다른 논리값인 경우에는 직전의 논리값을 출력하는 논리회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 기본 블록은 매트릭스 형상으로 배열되어 있고, 상기 제 1 및 제 2의 선택신호는 상기 매트릭스의 X, Y 방향 선택신호인 것을 특징으로 하는 반도체 집적회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2의 선택신호를 각각 생성하는 수단은 X 및 Y 디코더인 것을 특징으로 하는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 기본 블록은 적어도 메모리 셀 어레이와 상기 메모리 셀 어레이의 데이터를 증폭하는 센스 증폭기를 가지며, 상기 제어신호는 센스 증폭기 인에이블 신호인 것을 특징으로 하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 기본 블록은 상기 센스 증폭기로부터의 리드 데이터를 외부로 도출하는 데이터 출력회로, 상기 센스 증폭기에 라이트 데이터를 제공하는 데이터 기록회로를 더 가지며, 상기 제어신호는 리드 및 라이트 제어신호인 것을 특징으로 하는 반도체 집적회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 기본 블록은 상기 메모리 셀 어레이의 비트선의 프리차지를 하는 프리차지 회로를 더 가지며, 상기 제어신호는 프리차지 신호인 것을 특징으로 하는 반도체 집적회로.
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