KR910003382B1 - 레지스터를 구비한 반도체 메모리 장치 - Google Patents

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Abstract

내용 없음.

Description

레지스터를 구비한 반도체 메모리 장치
제 1 도는 본 발명에 대한 바람직한 실시예의 블록도.
제 2 도는 제 2a 도 내지 2c 도의 결합방식을 나타내는 도면.
제 2a 도 내지 2c 도는 제 1도 에 나타난 실시예의 회로도.
제 3 도는 제 1도 및 2a 도에 나타난 모드 판별 회로도.
제 4 도는 제 1도 및 2a 도에 나타난 센스 증폭기의 접속/차단과 입력/출력 게이트 제어 회로도.
제 5 도는 제 2a 도에 나타난 1/4열 어드레스 디코더 회로.
제 6 도는 열 디코더와 데이터 버스 간의 연결을 나타내는 도면.
제 7 도는 열 디코더 및 센스 증폭기 및 입력/출력 게이트에 대한 회로도.
제 8 도는 실시예에 사용된 신호들의 신호상태를 나티내는 도면.
제 9a 도 내지 9(i) 도는 실시예에서 레지스터 동작에 사용된 신호파형도.
제 10a 도 내지 10(i) 도는 실시예에서 정상동작에 사용된 신호파형도.
제 11a 도 내지 11(g) 도는 실시예에서 블록동작모드에 사용된 신호 파형도,및
제 12a 도 내지 12(g) 도는 실시예에서 판독전송모드와 기입전송모드의 신호 파형도.
본 발명은 일반적으로 반도체 메모리 장치에 관한 것이며, 특히 메모리셀과 함께 레지스터를 구비하는 반도체 메모리 장치에 관한 것이다. 특히, 본 발명은 영상처리용 메모리로서 사용하기에 적합한 레지스터를 구비한 랜덤 억세스 메모리에 관한 것이다.
일반적으로, 종래의 랜덤 억섹스 메모리 장치의 메모리셀에 관한 데이터 기입 및 판독 동작은 예를들면 1.4 또는 8비트로 구성되는 소정데이타 단위로 실행된다. 그러나 그러한 동작은 고객의 다양한 요구를 충족할 수 없다. 특히, 영상처리 부분에서는, 매우 큰 기억용량을 가지고 고속으로 데이터를 전송할 수 있는 RAM장치의 사용이 요구된다. 현재, 상기 요구를 만족시킬수 있는 RAM장치가 제안되고 있다. 예를 들어, 영상처리용으로 독점개발된 64Kbit 및 256Kbit 다이나믹 랜덤 억섹스 메모리가 입수가능하다. 하나의 반도체 장치에 대한 메모리 용량이 증가함에 따라, 고속으로 데이터를 전송하고 또한 영상처리를 더욱 간단하게 수행할수 있는 고급 랜덤 억섹스 메모리에 대한 또다른 요구가 있다. 이런 관점에서, 현재 메모리셀과 함께 레지스터를 내장함으로써 특수기능을 부여한 RAM장치의 개발이 매우 활발헤지고 있다. 예를 들어, 내장 레지스터는 마스크 레지스터로 사용될 수도 있어, 일 비트 단위로 메모리셀에 기입되도록 데이터를 제어할 수있다. 더우기, 내장 레지스터의 사용은, 일 기준 사이클내에서, RAM장치의 입력핀수를 초과하는 비트의 조정수로 조합된 데이터를 갱신하는 것이 가능하다. 이러한 특수기능을 갖는 RAM장치는 복잡한 영상처리를 고속으로 수행할수 있다. 그러나, 내장 레지스터에 기억된 데이터를 외부회로로 전송하고 내장 레지스터의 내용을 즉시 인식하는 것은 불가능하다는 것을 주의하라.
그러므로, RAM장치의 동작을 유효하게 하는 것은 매우 복잡하다.
예를 들어, 잘못된 동작이 내장 레지스터 또는 데이터 자체에서 발생하였는지를 발견하기가 어렵다. 이런 불이익은 RAM장치 개발 기간이 증가, 더욱 복잡해진 검사과정, 및 단가의 상승을 가져온다. 따라서, 본 발명의 통상적인 목적은 종래 반도체의 불이익이 제거된 레지스터를 구비하는 새롭고 유용한 반도체 메모리장치를 제공하기 위함이다.
본 발명의 더욱 특수한 목적은 데이터를 기입 레지스터에 기입 및 판독할수 있는 레지스터를 구비한 반도체 메모리장치를 제공하기 위함이다.
그러므로, DRAM장치의 동작에 대한 유효검사는 쉽게 수행될 수 있다.
게다가, RAM장치 개발기간을 줄일수 있고, 공급 검사에서의 효율을 개선할 수 있다.
본 발명의 상기 목적들은 일련의 메모리셀을 갖는 메모리셀 어레이 : 데이터 버스 : 메모리셀 어레이와 대응 데이터 버스간에 제공된 입력/출력회로 : 소정데이터를 기억하는 레지스터 : 및 데이터 버스와 레지스터 간에 연결된 전송게이트로 구성된 레지스터를 갖는 것을 특징으로 하는 메모리 장치에 의해 이루어질수 있다.
그 장치는 또한 데이터 버스상에서 데이터를 외부회로에 전송하는 제1데이타 버퍼 : 및 외부회로로부터 공급된 데이터 버스로 전송하는 제 2데이터 버퍼를 포함한다.
상기 소자들에 덧붙여, 그 장치는 데이터 버스로부터 입력/출력회로를 차단하고 제 1동작모드에서 전송게이트를 오픈시키는 제어회로와 데이터버스로부터 입력/출력회로를 연결하고 제 2동작모드에서 전송게이트를 온 시키는 제어회로를 포함한다.
제 1동작모드에서, 데이터 판독 또는 기입동작은 데이터 버스 및 제 1, 제 2버퍼중의 하나를 통하여 메모리셀 어레이와 외부회로 사이에서 수행된다.
선택적으로 제 2동작모드에서는, 데이터 판독 또는 기입 동작이 전송게이트, 데이터 버스 및 제 1, 제 2버퍼중 하나를 통하여 레지스터와 외부회로 사이에서 수행된다.
본 발명의 다른 목적, 특징 및 이점은 첨부된 도면과 관련된, 이후의 상세한 설명에서 명백헤 질 것이다.
제 1 도는 본 발명의 바람직한 실시예의 블록도이다. 설명된 구성은 영상처리용으로 개발된 4비트 구조의 RAM장치이다.
제 1 도를 참조하면, RAM장치는 4메모리셀 어레이(1 내지 4)를 포함하며, 그것의 각각은 256Kbit의 메모리용량을 갖는다. RAM장치는 또한 어드레스 비트(AO내지 AN)(설명된 실시예에서는 N-7 이다)로 이루어진 어드레스 신호를 기입하는 어드레스 버퍼(5), 행 어드레스 디코더(6), 열 어드레스 디코더(7), 센스 증폭기와 입력/출력게이트(I/O게이트)를 각각 포함하는 블록으로 구성된다.
열어드레스 디코더(7 내지 10) 및 블록(11 내지 14)은 메모리셀 어레이와 각각 결합된다.
데이터레지스터(15 내지 18)는 메모리셀 어레이(1 내지 4)로부터 출력된 병렬 데이터를 1행마다 대응하는 직렬 데이터로 변환된다.
포인터(19 내지 22)는 데이터가 데이터 레지스터로부터 직렬형태로 판독될 때 제공할수 있다.
직렬 입력/출력 버퍼(23 내지 26)는 메모리셀 어레이(1 내지 4)로부터 데이터 판독과 일행단위로 데이터를 기입하도록 사용된다. 직렬 입력/출력 버퍼(23 내지 26)는 전송제어기(27)로부터 공급되는 직렬 포인트 인에이블 신호
Figure kpo00001
와 타이밍 신호(TIM)에 의해 제어된다. 부재번호(SDO내지 SDⅠ)는 직렬데이터를 표시한다. 전송 제어기(27)는 스크 모드 인에이블/출력 인에이블
Figure kpo00002
와 전송 인에이블/출력 인에이블신호
Figure kpo00003
를 입력하며, 두 신호는 중앙처리장치처럼 메모리 제어회로(도시되지 않음)로부터 공급된다. 전송제어기는(27)는 메모리셀 어레이(1 내지 4)와 데이터 레지스터(15 내지 18)간에 각각 테이타 전송동작을 제어한다. 더우기 전송제어기(27)는 직렬 입력/출력 버퍼의 입력 및 출력 동작을 제어한다.
기입 클록 발생기(28)는 마스크 모드 인에이블/출력 인에이블신호
Figure kpo00004
를 입력하며 기입클록신호를 발생하며, 기입클록신호는 입력/출력 버퍼에 공급된다.
클록발생기(29)는 메모리 제어회로로부터 공급된 행 어드레스 스트로우브 신호
Figure kpo00005
와 열 어드레스 스트로우브 신호
Figure kpo00006
를 입력하며, 수신된 신호로부터 내부 클록신호(ψA및 ψB) 를 발생한다. 리프레시 어드레스 카운터(30)는 클록 발생기(29)로부터 공급된 카운트 신호를 계수하고, 카운터내에 데이터를 유지하기 위하여 메모리셀 어레이(1 내지 4)를 리프레시하는 어드레스 신호를 어드레스 버퍼(5)에 공급한다.
선택기(31 내지 34)는 칼라데이터 레지스터(30 및 40)로부터 공급된 데이터와 외부회로에서 공급된데이타(DQ0내지 DQ3)로부터 일 데이터를 선택하도록 사용된다.
입력/출력 버퍼(35 내지 38)는 정상동작모드/블록동작모드 스위칭 신호(B) 및 레지스터 동작모드 세팅신호(R)후에 기술됨, 전송 인에이블/출력 인에이블 신호, 및 기입 클록 발생기(28)로부터 공급된 기입 클록 신호에 의하여 제어된다.
칼라 데이터 레지스터(39(#1) 및 40(#2)들은 영상처리 동안 연속적으로 사용되는 칼라 데이터를 기억하는데 사용된다. 마스크 레지스터(41)은 외부회로(도시되지 않음)에서 공급된 데이터(DQ 내지 DQ3)에 관한, 일 비트 단위당, 기입동작을 금지하는 기능을 갖는다.
제어회로(42)는 본 발명의 [실시예]에 따라 RAM장치에 제공된다. 제어회로(42)는 칼라 데이터 레지스터(39 및 40)와 마스크 레지스터(41)를 구성하는 내장 레지스터에 기억된 데이터를 외부회로로 판독되도록 하며 외부회로에서 내장 레지스터에 공급되는 데이터를 기입하는 기능을 갖는다.
제어회로(42)는 메모리 제어회로부터 공급되는 특정기능신호(SF)와 로우액티브 판독 인에이블 신호
Figure kpo00007
로 공급된다. 제어회로(42)는 또한 로우어드레스 신호의 일부인 로우어드레스 비트(RA0,RA1)가 구비되어 있다. 제어회로(42)는 클록 발생기(29)로부터 발생된 클록신호(ψA및 ψB) 로 더 공급된다. 제어회로(42)는 레지스터 동작모드 세팅신호(R)와 특정기능신호(SF) 및 기입 인에이블 신호
Figure kpo00008
로부터 정상동작모드/블록동작모드 스위칭신호를 발생하며, 클록신호(ψA및 ψB)와 동기하여 그 신호들을 출력한다. 레지스터 동작모드 세팅신호(R)와 정상동작모드/블록동작모드 스위칭 신호(B)는 열 디코더(7)에 공급되고, 또한 타이밍 조정회로를 통하여 입력/출력 버퍼(35 내지 38)로 공급된다.
레지스터 동작모드 세팅신호(R)가 하이레벨로 유지될 때(이후에 간단히 "H"로 언급됨), 기입동작 또는 판독동작은 레지스터(39, 40 및 41)와 외부회로 사이에서 수행될수 있다.
정상동작모드/블록동작모드 스위칭 신호(B)는 데이터를 메모리셀 어레이(1 내지 4)로 기입하거나 또는 데이터를 그들로부터 판독하는 시간에서 선택되도록 모드를 결정한다.
본 발명의 실시예에서, 정상동작모드/블록동작모드 스위칭 신호에 의해 선택될수 있는 두 개의 모드가 있는데 그 하나는 정상모드이고 다른 하나는 블록기입모드이다.
이 모드들은 이후에 상세히 설명될 것이다. 이 제어회로(42)는 또한 레지스터 선택신호(a1,a2, 및 a3)를 발생하는데 그 신호들은 레지스터(39, 40 및 41)와 각각 결합된 전송게이트(T1, T2및 T3)에 공급된다.
레지스터 동작모드가 선택될 때, 레지스터(39, 40 및 41)중의 하나는 래지스터 선택신호(a1,a2, 및 a3)에 의해 선택된다. 제 2a 도 내지 2c 도는 제 1 도에 나타난 구성을 보여주는 상세한 블록도이다. 우선 제 2a 도를 참조하면, 선택기(31)는 4-비트 데이터(DQ0내지 DQ3)중에서 제 1 데이타 비트(DQ0)에 설치된다.
선택기(31)는 선택기(S1)의 출력, 칼라 레지스터(39)의 최하위 디지트 비트(C10), 및 칼라 레지스터(40)의 최하위 디지트 비트(C20)사이에서 한 개의 신호를 선택한다.
선택기(32, 33 및 34)는 4-비트 데이터(DQ0내지 DQ3)의 제 2, 제 3 및 제 4데이타 비트에 설치된다. 선택기(32, 33 및 34)는 선택기(31)와 유사한 기능을 갖는다. 레지스터 디코더(D2)는 제 1데이타 비트(DQ0)값에 의하여 입력신호중 어느하나가 선택되는지를 결정한다. 레지스터 디코더(D2)는 레지스터 동작모드 세팅신호(R)가 "H'에 세트될 때 활성화된다.센스 버퍼(351) 및 기입증폭기(352)는 칼라 레지스터의 최하위 디지트 비트(C10및 C20)에 설치된다.
제 1 도에는 나타난 입력/출력 버퍼(35)는 센스버퍼(351)와 기입 증폭기(352)로 구성된다. 유사하게, 입력/출력 버퍼는(36, 37 및 38)는 센스버퍼(351, 371 및 381) 및 기입 증폭기로 각각 구성된다. 기입증폭기(352, 362, 372 및 382)의 인에이블/디스에이블 상태는 정상동작모드/블록동작모드 스위칭 신호(B)로 이루어지는 인에이블/디스에이블 제어신호(T)와 소정시간만큼 레지스터 동작모드 세팅신호(R)를 지연시키는 타이밍 조정회로(TA0)의 출력에 의해 제어된다. 기입 증폭기(352, 362, 372 및 382)는 타이밍 조정회로(TA4)를 통하여 4-비트 마스크 레지스터(41)의 최하위 비트 디지트(M0)에 설치된다. 디지트(M0)가 0일 때 기입증폭기(352, 362, 372 및 382)의 출력은 마스크된다. 기입증폭기(352, 362, 372 및 382)의 출력단자는 제 2a 도에서 처럼 메모리셀 어레이(1)에 의해 버스(DB1)에 연결된다. 센스버퍼(352, 361, 371 및 381)의 인에이블/디스에이블 상태는 레지스터 동작모드 세팅신호(R)를 소정시간만큼 지연시키는 타이밍 조정회로(TA2)의 추력신호에 의해 제어된다. 게다가, 센스버퍼(351)의 인에이블/디스에이블 상태는 정상동작모드/블록동작모드 세팅신호(B)를 지연시키는 타이밍 조정회로(TA1)의 출력에 의해 제어된다. 센스버퍼(361, 371 및 381)는 제 2a 도에 도시된 것처럼 데이터 버스(DB1)에 접속된다. 센스버퍼(351)는 선택기(S5)를 경유하여 데이터 버스(DB1)에 접속되고, 선택기(S5)는 1/4어드레스,디코더(D1)에 의해 제어된다(이것은 간소화를 위해 제 1 도 에서 제외됐다).
4비트 구조를 가진 각 칼라 레지스터(39 및 40)는 각각 전송게이트(T1및 T2)를 통하여 데이터 버스(DB1)에 접속된다. 전송게이트(T1및 T2)는 각각 레지스터 선택신호(a1및 a2)에 의하여 제어된다.
칼라레지스터(39 및 40)의 최하위 디지트 비트(C10및 C20)는 메모리셀 어레이(1)에 관하여 선택기(31 내지 34)에 공급된다. 칼라 레지스터(39 및 40)의 제 2하위 디지트 비트(C11및 C21)는 제 2b 도에 도시된 것처럼, 메모리셀 어레이(2)에 관하여 선택기(131 내지 134)에 공급된다.
칼라 레지스터(39 및 40)의 제 3 하상위 디지트비트(C12및 C22)는 제 2b 도에 도시된것처럼 선택기(231 내지 234)에 공급된다. 칼라 레지스터(39 및 40)의 최상위 디지트 비트(C13및 C23)는 제 2c 도에 도시된것처럼 선택기(331 내지 334)에 공급된다.
제 2b 도에 도시된 것처럼, 기입증폭기(452, 462, 472, 482), 센스증폭기(451) 및 선택기(S6)는 데이타 버스(DB2)와 결합된 메모리셀 어레이(2)에 구비된다. 데이터 버스(DB3)와 결합된 메모리셀 어레이(3)에 기입증폭기(552, 562,572 및 582), 센스증폭기(551) 및 선택기(S7)가 구비된다. 제 2c 도에서 도시된 것처럼, 데이터 버스(DB4)와 결합된 메모리셀 어레이(4)에 기입증폭기(652, 662, 672 및 682), 센스증폭기(651) 및 선택기(S8)가 구비된다.
제 2a 도를 참조하면, 마스크 레지스터(41)는 전송게이트(T3)를 통하여 데이타 버스(DB1)에 접속되고, 전송게이트(T3)는 레지스터 선택신호(a3)에 의하여 제어된다. 마스크 레지스터의 최하위 디지트 비트(M0)는 제 2a 도에 도시된 것처럼 타이밍 조정회로(TA4)를 경유하여 메모리셀 어레이(1)에 관하여 기입 증폭기(352, 362, 372 및 382)에 공급된다. 마스크 레지스터(41)의 제 2 하위 디지트(M1)는 제 2b 도에 된 것처럼 타이밍 조정회로(TA5)를 경유하여 메모리셀 어레이(2)에 관하여 기입 증폭기(452, 462, 472 및 482)에 공급된다. 마스크 레지스터(41)의 제 3 하위 디지트(M2)는 제 2b 도에 도시된 것처럼 타이밍 조정회로(TA6)를 경유하여 메모리셀 어레이(3)에 관하여 기입 증폭기(552, 562, 572 및 582)에 공급된다. 마스크 레지스터(41)의 최상위 디지트(M3)는 제 2c 도에 도시된 것처럼, 타이밍 조정회로(TA7)를 경유하여 메모리셀 어레이(4)에 관하여 기입증폭기(652, 662, 672 및 682)에 공급된다. 그것에 의하여 기입 동작은 각 디지트 비트에 대하여 금지 될 수 있다.
제어회로(42)는 레지스터 디코더(421) 및 모드 판별회로(422)로 구성된다. 레지스터 디코더(421)는 행 어드레스 신호와의 2개의 비트(RA0및 RA1)에 의존하는 레지스터 선택신호(a1, a2및 a3)의 레벨을 결정한다. 예를 들면, 비트(RA0)가 "L"에 있고 비트(RA1)가 "L"에 있을 때 레지스터 선택신호(a3)는 "H"에 세트되고 다른신호(a1및 a2)는 "I"에 세트된다.
제 3 도는 모드 판별회로(422)의 회로다이어그램이다. 모드 판별회로(422)는 래치 회로(422a 및 422b), 인버터(421c 및 421d) 및 AND게이트(421e, 421f 및 421g)를 포함한다. 래치 회로(421a 및 421b)는 클록발생기(29)로부터 공급된 클록(OCA)에 응하여 특정기능 신호(SF) 및 기입인에이블 신호(WE)를 입력으로 한다. 래치회로(421a 및 421b)의 출력은 AND게이트(421e 및 421f)와 또한 인버터 (421c 및 421d)의 입력에 각각 공급된다. 인버터(421c)의 출력은 AND게이트(421f 및 421g)에 공급된다. 인버터(421d)의 출력은 AND게이트(421g)에 공급된다. 클록 발생기(29)로 부터 공급된 클록 신호(ψB)는 AND게이트(421e, 421f 및 421g)에 공급된다. AND게이트(421e)의 출력은 레지스터 동작모드 세팅신호(R)이다. AND게이트(421f)의 출력은 정상동작모드 세팅신호(BN)이고, AND게이트(421g)의 출력은 블록동작모드 세팅신호(BB)이다. 정상동작모드/블록동작모드 스위칭신호는 신호(BN및 BB)로 구성된다. 모드판별 회로(422)의 입력과 출력사이의 관계는 테이블 1에 도시된다.
[테이블 1]
Figure kpo00009
다음에 상세히 기술될것처럼, RAM 장치가 레지스터 동작모드에 세트될 때. 센스증폭기 및 I/O게이트(11)는 데이터 버스(DB1)으로부터 차단된다. 이것은 버스접속/차단제어회로(45)에 의하여 성취된다(이것은 간략화를 위해 제 1 도에서 제외되었다).
제 4 도는 버스접속/차단제어회로(45)의 회로다이어그램이다. 도시된 것처럼, 회로(45)는 인버터(45a) 및 AND게이트(45b)로 구성된다. 인버터의 입력은 레지스터 모든 세팅 신호(R)로 공급되고, 그것의 출력은 AND게이트(45b)에 공급된다. AND게이트(45)는 또한 정상동작모드/블록동작모드 스위칭신호(B)로 공급되고, 정상동작모드/블록동작모드 스위칭신호(B)는 정상동작모드 세팅신호(BN) 및 블록동작모드 세팅신호(BB)가 제 2a 도에 도시된 OR게이트에 의한 OR동작에 종속됨으로서 획득된다(이것은 간략화를 위해 제 1 도에서 제외되었다). RAM장치가 레지스터 동작모드에 세트될때, 열 디코더(7)의 각 열에 공급된 AND게이트의 출력(ψCA)은 "L"에 유지된다. 제 7 도에 도시된 것처럼, 열 디코더(7)는 각 열에 대하여 AND게이트(71a,72a,73a,…)를 포함한다. 그러므로 레지스터 동작모드동안, AND게이트(71a,72a,73a,…)는 접속되고 그것에 의해 센스증폭기 및 I/O게이트(11)는 데이터 버스(DB1)로부터 차단된다. 따라서, 칼라래지스터(39 및 40)와 외부 회로사이에서 기입 동작 및 판독 동작은 성취될 수 있다.
제 5 도는 제 2 도에 도시된 1/4어드레스 디코더(D1) 의 회로 다이어그램이다. 1/4어드레스 디코더(D1) 는 인버터(51a 및 51b), AND게이트(52a 내지 52f), OR게이트(53a 내지 53d)로 구성된다. 정상동작모드 세팅신호(BN)는 인버터(51a) 및 AND게이트(52a)에 공급되고, 블록동작모드 세팅신호(BB)는 인버터(51b) 및 AND게이트(52b)에 공급된다. 인버터(51a 및 51b)의 출력은 각각 AND게이트(52b 및 52a)에 인가된 다. AND게이트(52a)의 출력은 AND게이트(52c 내지 52f)에 공급되고, AND게이트(52b)의 출력은 OR게이트(53a 내지 53d)에 공급된다. 열 어드레스 신호의 어드레스 비트(A0) 및 그것의 인버트 된 비트
Figure kpo00010
는 AND게이트(52c 및 52d)에 각각 공급되고, 어드레스 비트(A1) 및 그것의 인버트된 비트
Figure kpo00011
는 각각 AND게이트(52e 및 52f)에 공급된다. AND게이트(52c 내지 52f)의 출력은 OR게이트(53a 내지 53d)에 공급된다. RAM장치는 신호(BN)가 "H"에 세트되고 신호(BB)가 "L"에 세트된 정상동작모드에서 세트될 때, AND게이트(52c 내지 52f)의 모든 게이트는 개방되고, 그러므로 어드레스 비트
Figure kpo00012
는 그것을 통하여 통과된다. 이때, AND게이트(52b)의 출력은 "L"에 유지되므로, 앞의 어드레스 비트는 OR게이트(53a 내지 53d)를 통하여 또한 통과된다. 결국, 열은 어드레스 비트의 값에 의존하여 선택될 것이다.
한편, RAM정치는 신호(BN)가 "L"에 세트되고 신호(BB)가 "H"에 세트된 블록동작모드에서 세트될 때, AND게이트(52b)의 출력은 "H"에 세트된다. 그러므로, 모든 출력된 어드레스 비트
Figure kpo00013
는 "H"에 유지되고, 결론적으로 4개의 열이 한번에 선택될 수 있다. 제 5 도에서, 다른 어드레스 비트(A2-AN)(제 1 도의 예제에서 n=7)는 열 어드러스 디코더(7)에 직접적으로 공급된다. 이것은 차후에 상세히 기술될 것이다.
제 6 도는 데이터 버스(DB1)와 열 어드레스 디코더 셀(7)에 나있는 각 열사이의 접속을 도시했다. 도시된 것처럼, 각 열은 8비트 데이터 버스(DB1)와의 2개의 비트에 접속된다.
제 7 도는 열 어드레스 디코더(7) 및 센스증폭기 및 I/O게이트(11)의 회로 구성을 도시했다. 도시된것처럼, 열 어드레스 디코더(7)는 각 열들에 대하여 1개의 AND게이트(71a)에 의해 구성되어있다. 센스증폭기 및 I/O게이트(11)는 각 열에 대하여 공급된 2개의 MOS 전송게이트(72a 및 72b) 및 1개의 센스 증폭기(SA)에 의해 구성된다. 제 7 도에서, 기호(MC)는 메모리셀이다.
실시예 동작의 타이밍 챠트인 제 9 내지 12 도뿐만 아니라 동작 진리 테이블을 도시하는 제 8 도를 참조하여 앞에 기술된 구조를 가진 실시예의 동작에 대해 설명된다. 실시예의 동작모드는 주로 레지스터 동작모드, 정상동작모드 및 블록동작모드로 분류될 수 있다. 동작의 설명은 이 다음에 제시된다.
제 9(a) 및 9(e)에 도시된 것처럼, 행 어드레스 스트로우브 신호
Figure kpo00014
가 "L"에 스위치될 때, 행 어드레스는 메모리셀 어레이(1 내지 4)로 들어간다. 이때 제 9(D)도의 전송 인에이블/출력 인에이블 신호
Figure kpo00015
와 특정기능신호(SF)는 각각 "H"와"L"에 유지된다. 이때 제 9(b)도의 열 어드레스 스트로우브 신호
Figure kpo00016
는 "H"에 유지된다. 그때, 제 9(h) 도에 도시된것처럼, 로우-액티브 신호인 기입 인에이블 신호
Figure kpo00017
는 "L"에 유지된다. 그러므로, 모드 판별회로(422)는 "H"에 세트된 레지스터 동작모드 세팅신호(R)를 출력한다. 이때, 정상동작모드 세팅신호(BN) 및 블록동작모드 세팅신호(BB)는 "L"에 유지된다. 레지스터 동작모드 세팅신호(R)가 "H"에 세트되기 때문에 레지스터 디코더(421)는 인에이블이 된다.
한편, 센스 증폭기 및 I/O게이트(11)는 데이터 버스(DB1)로부터 차단되고 따라서, 메모리셀 어레이(1)는 그것으로부터 차단된다. 이것은 레지스터 동작모드 세팅신호(R)가 "H"에 세트되기 때문이며 따라서 제 4 도에 도시된 AND게이트(45b)는 "L"에 세트된 제어신호(ψCA)를 발생한다. 기입 인에이블 신호(WE)가 "L"에 유지되기 때문에, 내부제어신호(W)는 "H"에 유지되고 따라서 타이밍 조정회로(TA3)는 동작된다. 결국, 레지스터 동작모드 세팅신호(R)는 타이밍 조정회로(TA3)를 경유하여 기입 증폭기352, 362,372 및 382)에 인가되도록 한다. 그것에 의하여, 기입 증폭기(352, 362, 372 및 382)는 인에이블된다. 한편 기입 인에이블 신호
Figure kpo00018
가 "L"에 세트될 때, 로우-액티브 신호인 내부 제어신호(W)는 "L"에 세트된다. 그것에 의하여, 레지스터 동작모드 세팅신호(R)는 타이밍 조정회로(TA2)에 의하여 전송되는것이 방지되고, 모든 센스증폭기(351, 361, 371 및 381)는 동작 불능이 된다. 타이밍 조정회로(TA2및 TA3)는 메모리셀 어레이(1)가 데이터 버스(DB1)으로부터 완전히 차단된 후 인에이블 상태에 있는 센스 증폭기 및 기입증폭기(351, 361, 371 및 381) 및 기입증폭기(352, 362, 372 및 382)를 세트하기 위하여 제공된다.
선택기(31 내지 34)는 각각 선택기(S1내지 S4)의 출력을 선택한다. 왜냐하면, 선택기들은 "H"에 세트되어있는 딜레이된 레지스터 동작모드 세팅신호(R)로 공급되기 때문이다. 이때, 선택기(S1내지 S4)는 각각 데이터(DQ0내지 DQ3)를 선택한다. 왜냐하면, 선택기들은 "H"에 세트되어있는 딜레이된 레지스터 동작모드 세팅신호(R)로 공급되기 때문이다.
제 9(h) 도의 기입 인에이블 신호
Figure kpo00019
가 "L"에 스위치되기전에, 제 9a 도에 도시된 것처럼 행 어드레스 스트로우브 신호(RAS)의 하강과 동기하여 행 어드레스 디코더(6)로부터 공급된 행 어드레스 메모리셀 어레이(1)내로 들어간다. 이때 행 어드레스 신호외의 2개 어드레스 비트(RA0내지 R1)는 레지스터(39, 40 및 41)중의 어떤 한 개를 선택하기 위하여 사용된다.
예를들면 어드레르 비트(RA0)가 "L"에 세트되고 어드레스 비트(RA1)가 "L"에 세트될때 레지스터 실내신호(a3)는 "H"에 세트되고 그것에 의하여 전송게이트(T3)는 온으로 된다. 결국, 마스크 레지스터(41)는 데이터 버스(DB1) 및 전송 게이트(T3)를 경유하여 마스크 레지스터(41)의 최하위 디지트 비트(M0)로 기입된다. 마찬가지로, 데이타(DQ1내지 DQ3)는 마스크 레지스터(41)의 영역(M1내지 M3)으로 기입된다.
제 9(a) 내지 9(e) 에 도시된 것처럼, 메모리 제어회로로부터 공급된 행어드레스 스트로우브 신호
Figure kpo00020
의 하강 시간에, 특정기능신호(SF)는 "H"에 세트된다. 이때, 제 9(b) 도의 열 어드레스 스트로우브 신호
Figure kpo00021
및 제 9(d) 도의 전송 인에이블/출력 인에이블 신호
Figure kpo00022
는 "H"에 유지된다. 제 9(h) 도에 도시된 것처럼, 그때, 기입 인에이블 신호
Figure kpo00023
는 "H"에 유지된다.
그로므로 모드 판별회로(422)는 앞에 기술한 기입 동작의 경우에처럼 "H"에 세트되어있는 레지스터 동작모드 세팅신호(R)를 출력한다. 이때 정상동작모드 세팅신호(BN) 및 블록동작모드 세팅신호(BB)는 "L"에 유지된다.
레지스터 동작모드 세팅신호(R)가 "H"에 세트되었기 때문에, 레지스터 디코더(421)는 동작된다. 한편 센스 증폭기 및 I/O게이트(11)는 데이터 버스(DB1)로부터 차단되고 따라서 메모리셀 어레이(1)는 차단된다. 이것을 레지스터 동작모드 세팅신호(R)가 "H"에세트되기 때문이며, 따라서 제 4 도에 도시된 AND게이트(45b)는 "L"에 세트된 제어신호(ψCA)를 발생한다. 기입 인에이블 신호
Figure kpo00024
는 "H"에 유지되고 그것에 의하여 내부제어신호(W)는 "L"에 유지된다 그러므로 타이밍 조정회로(TA3)는 동작불능이며, 따라서 기입 증폭기(352, 362, 372 및 382)는 또한 동작불능이 된다. 한편, 로우-액티브 내부 제어신호
Figure kpo00025
는 인에이블신호(WE)가 "H"에 세트될때, "H"에 세트된다. 그것에 의하여, 레지스터 동작모드 세팅신호(R)는 타이밍 조정회로(TA2)를 통과된다. 결론적으로, 모든 센스증폭기(351, 361, 371 및 381)는 동작된다.
제 6 도에 도시된 것 처럼, 선택기(S5)는 1/4어드레스 디코더(D1)의 출력에 응하여 데이터 버스(DB1)의 최상의 순서 데이터 라인에 위치한 오직 데이터 라인(DB1a)을 선택한다. 그것에 의하여 센스 버퍼(351)는 선상위 순서 데이터 라인에 위치한 오직 데이터 라인을 선택한다. 그것에 의하여 센스 버퍼(351)는 선택기(S5)를 통하여 비트라인(DB1a)에 접속된다. 이 방법에서, 마스크 레지스터(41)의 영역(MO)에 기억된 데이터는 선택기(S5)를 통하여 센스버퍼(351)에 인가된다. 그리고 마스크 레지스터(41)의 영역(M1내지 M3)에 기억된 데이타는 각각 센스 버퍼(361, 371 및 381)에 인가된다, 결국, 마스크 레지스터(41)에 기억된 데이터는 데이터(DQ0및 DQ3)로서 외부회로에 전송될 수 있다.
칼라 레지스터(39 또는 40)에 관한 레지스터 동작모드는 마스크 레지스터에 관한 동작과 같다.
행 어드레스 스트로우브 신호
Figure kpo00026
가 제 10(a) 도에 도시된 것처럼 "L"에 유지된다. 이때 제 10(b) 도의 열 어드레스 스트로우브 신호
Figure kpo00027
및 제 10(d) 도의 전송 인에이블/출력 인에이블 신호
Figure kpo00028
는 "H"에 유지된다. 정상동작모드의 기입 동작에서, 기입 인에이블 신호(WE)는 "L"로 스위치된다. 그러므로, 모드판별회로(422)는 "L"에 세트되어있는 레지스터 동작모드 세팅신호(R)를 발생한다. 그것에 의하여, 레지스터 디코더(421)는 동작불능이 되며 모든 레지스터 선택신호 (a1내지 a3)는 "L"에 세트된다. 따라서 모든 전송게이트(T1내지 T3)는 오프되고 칼라 레지스터(39 및 40) 및 마스크 레지스터(41)는 데이터 버스(DB1)로부터 차단된다. 한편, 제 2a 도에 도시된 OR게이트(44)에 의해 동작된 OR동작의 결과인 정상동작모드/블록동작모드 스위칭신호(B)는 "H"에 유지되고 레지스터 동작모드 세팅신호(R)는 "L"에 유지된다. 결국, 제 4 도에 도시된 AND게이트는 "H"에 유지되고 레지스터 동작모드 세팅신호(R)는 "L"에 유지된다. 결국 제 4 도에 도시된 AND게이트는 "H"에서 출력(ψCA)을 세하며 따라서 열 디코더(7)는 동작불능이 된다. 그러므로, 메모리셀 어레이(1)는 데이터 버스(DB1)에 접속된다. 마찬가지로, 열 디코더(8, 9 및 10)는 제 4 도에 도시된 AND게이트(45b)로부터 유래된 "H"에 제어신호(ψCA)를 세트시킴으로서 인에이블된다. 그러므로 그들은 데이터 버스(DB2, DB3및DB4)에 접속된다.
제 10(h) 도의 기입 인에이블 신호
Figure kpo00029
가 "L"로 스위치될때, 내부 제어신호
Figure kpo00030
는 각각 "H" 및 "L"에 세트된다. 그러므로 타이밍 조정회로(TA2및 TA3)는 각각 동작불능 및 인에이블되고 그것에 의하여 센스버퍼(351, 361, 371 및 381)는 동작불능이며 한편 기입증폭기(352, 362, 372 및 382)는 인에이블된다. 이때, 선택기(S1)는 데이타(DQ0)의 출력을 선택하고 선택기(31)는 선택기(S1)의 출력을 선택한다. 그때, 제 10(b) 도의 열 어드레스 스트로우브 신호
Figure kpo00031
의 하강에 응하여, 열 어드레스는 메모리셀 어레이(1 내지 4)에 공급된다. 그때 데이타(DQ0)는 선택기(S1내지 S4), 선택기(31 내지 34), 기입증폭기(352, 362, 372 및 382), 데이터 버스(DB1) 및 열 디코더(7)을 차례로 경유하여 4비트 단위당 메모리셀 어레이(1)로 기입된다. 마찬가지로, 데이타(DQ2내지 DQ4)는 4비트단위당 메모리셀 어레이(2 내지 4)로 기입된다.
행 어드레스 스트로우브 신호
Figure kpo00032
가 제 10(a) 도에 도시된 것처럼 "L"에 스위치될때 행어드레스는 메모리셀 어레이(1 내지 4)에 공급된다. 이때, 특정 기능신호(SF)는 제 10(e) 도에 도시된 것처럼 "L"에 유지된다. 이때 제 10(b) 도의 열 어드레스 스트로우브 신호
Figure kpo00033
및 제 10(d) 도의 전송 인에이블/출력 인에이블 신호
Figure kpo00034
는 "H"에 유지된다. 정상동작모드의 판독 동작에서, 기입 인에이블 신호
Figure kpo00035
는 "H"로 스위치된다. 이때, 모드판별회로(422)는 전에 기술된 정상동작모드의 기입동작의 경우에서처럼 "L"에 세트되어 있는 레지스터 동작모드 세팅신호(R)를 발생한다. 따라서 모든 전송 게이트(T1내지 T3)는 오프되고, 칼라 레지스터(39 및 40) 및 마스크 레지스터(41)는 정상동작모드의 기입동작의 경우처럼 데이터 버스(DB1)로부터 차단된다. 한편, 제 2a 도에 도시된 OR게이트(44)에 의해 동작된 OR동작의 결과인 정상동작모드/블록동작모드 스위칭신호(B)는 "H"에 유지되고 한편 레지스터 동작모드 세팅신호(R)는 "L"에 유지된다.
결국 제 4 도에 도시된 AND게이트(45b)는 "H"에서 출력(ψCA)을 세트하며 따라서 열 디코더(7)는 인에이블된다. 그러므로, 메모리셀 어레이(1)는 데이터 버스(DB1)에 접속된다. 마찬가지로, 열 디코더(8, 9 및 10)는 제 4 도에 도시된 AND게이트로부터 유래된 "H"에 제어신호(ψCA)를 세트시킴으로서 인에이블된다. 따라서 그들은 데이터 버스(DB2, DB3및 DB4)에 접속된다. 기입 인에이블 신호
Figure kpo00036
는 제 10(f) 도에 도시된 것처럼 "H"에 유지되기 때문에 내부제어 신호
Figure kpo00037
는 각각 "L" 및 "H"에 세트된다. 그러므로 타이밍 조정회로(TA2및 TA3)는 각각 인에이블 및 동작불능이 되며, 그것에 의하여 센스 버퍼(351, 361, 371 및 381)는 인에이블되고 기입 증폭기(352, 362, 372 및 382)는 동작 불능이 된다. 이때, 4비트 단위당 데이터 버스(DB1)에서 출력되는 데이타는 어드레스 비트
Figure kpo00038
로 구성된 열 어드레스 (CA0)의 값 및 어드레스 비트
Figure kpo00039
로 구성된 CA1의 값에 의존하는 선택기(S5)에 의하여 선택된다. 선택된 데이터는 센스버퍼(351)를 경유하여 DQ0로서 출력된다. 마찬가지로, 선택된 데이터는 각각 데이터(DQ1내지 DQ3)로서 메모리셀 어레이(2 내지 4)로부터 판독된다.
이 동작모드에서, 4개의 상호 인접한 열은 동시에 선택될 수 있다. 이것은 종래의 다이나믹 랜덤 억세스 메모리의 니블 비트와 일치한다. 다음 설명에서, 셀에 기입된 데이타는 칼라 레지스터(39 또는 40)에 기억된 내용이라 가정한다. 그러므로 칼라 레지스터(39 또는 40)에 기억된 데이터는 임의의 4개의 칼라 레지스터에 일치하는 단위블록당 메모리셀에 동시에 기입될 수 있다. 예를들면, 칼라 레지스터가 4비트로 구성된 경우에, 데이타는 16비트단위당 메모리셀에 기입될 수 있다. 칼라 레지스터(39 및 40)중의 하나는 입력 데이터(DQ0내지 DQ3)의 레벨 상태에 의존하여 선택된다. 예를들면, 데이터(DQ3)가 "L"에 세트된 경우에, 칼라 레지스터(40)의 내용은 열 어드레스 신호에 의해 선택된 4개의 셀 블록의 제 1 열(4열당 4비트에 일치하는)의 메모리셀에 기입된 데이타이다. 한편 DQ0는 "H"에 세트되는 경우에 칼라 레지스터(39)에 기억된 데이타는 4개의 메모리셀 블록의 제 1 열의 메모리셀에 기입된 데이타이다. 데이타(DQ1)가 "H"에 유지된 경우에, 칼라 레지스터(39)의 내용은 선택된 셀블록의 제 2 열의 메모리셀에 기입된 데이타이다. 대신에, 데이타(DQ1)가 "L"에 유지된 경우에, 칼라 레지스터(40)의 내용은 선택된 메모리셀 블록의 제 2 열의 메모리셀에 기입된 데이터이다. 마찬가지로, 데이타(DQ2)는 칼라 레지스터(39 및 40)중의 하나가 메모리셀 블록의 제 3 열의 메모리셀에 기입되도록 선택되어야한다는 명령의 데이터로서 사용된다. 그리고 데이타(DQ3)는 칼라 레지스터(39 및 40)중의 하나가 메모리셀 블록의 제 4 열의 메모리셀에 기입되도록 선택되어야한다는 명령의 데이타로서 사용된다. 예를들면, 모든 데이타(DQ1내지 DQ3)가 "L"에 세트될때 칼라 레지스터(40)에 기억된 내용은 하나의 메모리셀 어레이의 4열 전부의 메모리셀에 기입된다.
블록동작모드는 제 11(a) 내지 11(g) 도를 참조로 또한 기술된다. 도시된 것처럼, 행 어드레스 스트로우브신호
Figure kpo00040
가 하강할때, 열 어드레스 스트로우브 신호
Figure kpo00041
및 전송 인에이블 신호
Figure kpo00042
는 "H"에 유지된다. 그리고, 이때 특정기능신호(SF) 및 기입 인에이블 신호
Figure kpo00043
는 "L"에 유지된다. 그때 행 어드레스는 메모리셀 어레이(1 내지 4)에 들어간다. 그다음, 열 어드레스 스트로우브 신호
Figure kpo00044
가 하강하고 기입 인에이블 신호
Figure kpo00045
가 "L"에 유지될 때, 이 데이타는 메모리셀 어레이(1 내지 4)의 열에 기입된다. 블록동작모드에서 데이터는 4비트단위당 메모리셀에 기입된다. 그러므로 제 5 도를 참조하여 전에 기술한것처럼, 4개의 열 어드레스 비트
Figure kpo00046
는 1에 세트되고 단위블록당 선택된 열 어드레스는 열 어드레스비트
Figure kpo00047
에 부가된 다른 열 비트에 의해 결정된다.
이것은 12(a) 내지 12(g)도에 참조로 기술된다. 열 어드레스 스트로우브 신호
Figure kpo00048
및 기입 인에이블 신호
Figure kpo00049
가 행 어드레스 스트로우브 신호
Figure kpo00050
의 하강시간에 "L"에 세트될 때 각 메모리셀 어레이(1 내지 4)의 하나의 행에 관한 데이타는 고속으로 하나의 행단위당 데이타 레지스터(15 내지 18)에 전송될 수 있다. 한편 열 어드레스 스트로우브신호
Figure kpo00051
및 기입 인에이블 신호
Figure kpo00052
가 행 어드레스 스트로우브 신호
Figure kpo00053
의 하강시간에 "H" 및 "L"에 세트될 때 데이타는 고속으로 각 메모리셀 어레이(1 내지 4)의 하나의 행에 관하여 메모리셀에 전송될 수 있다.
앞에 기술된것처럼, 본 발명에 따라, 레지스터와 같이 내장 레지스터의 내용은 임의로 판독 및 외부회로에 전송될 수 있고, 또한 외부회로로부터 공급된 데이타는 내장 레지스터에 기입될 수 있다. 그러므로, 항상, 내장, 레지스터의 내용을 직접 알수 있다.
이것은 RAM 장치의 동작 유효시험의 향상된 결과이다. 덧붙여, 예를 들면 잘못된 동작이 내장 레지스터에 관한 잘못에 의한것인지 아닌지를 확인하는 것처럼, RAM장치의 잘못된 동작의 원인을 쉽게 확인할 수 있다. 본 발명은 실시예에 제한되지 않으며 변화와 수정은 본 발명의 범위를 벗어나지 않고 가능할 것이다.

Claims (17)

  1. 메모리셀을 갖는 메모리셀 어레이 : 데이터 버스 : 메모리셀 어레이와 대응 데이터 버스사이에 구비된 입/출력 수단 : 소정의 데이터를 기억하는 레지스터 수단 : 데이터 버스와 레지스터 수단사이에 접속된 전송 게이트 수단 : 데이터 버스상의 데이터를 외부회로에 전송하는 제 1 데이타 버퍼 수단 : 외부 회로로부터 공급된 데이터를 데이터 버스에 전송하는 제 2 데이타 버스 수단 : 입/출력 수단을 데이터 버스를 차단하고 제 1 동작모드에서 전송게이트 수단을 오프시키며, 입/출력 수단을 데이타 버스에 에 접속하고 제 2 동작모드에서 전송게이트 수단을 온시키는 제어수단으로 구성되는 레지스터를 구비하며, 제 1 동작모드에서 데이터 판독 혹은 기입 동작이 데이터 버스 및 제 1 및 제 2 버퍼 수단의 어느 하나를 경유하여 메모리셀 어레이와 외부회로간에 수행되며, 제 2 동작모드에서는 데이터 판독 혹은 기입동작이 전송 게이트 수단, 데이터 버스 및 제 1 및 제 2 버퍼 수단의 어느 하나는 경유하여 레지스터 수단과 외부회로가 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 레지스터 수단은 메모리셀 어레이어 기입될 칼라 데이터를 기억하는 레지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 레지스터 수단은 메모리셀 어레이에 기입될 칼라 데이터를 기억하는 레지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 레지스터 수단은 다수위 레지스터로 구성되며 전송게이트 수단은 다수의 레지스터 각각에 제공되며, 다수의 레지스터의 어느 하나는 메모리셀 어레이어 공급될 어드레스의 일부분에 응하여 대응 전송 게이트 수단을 온 시켜서 데이터 버스에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 레지스터 수단은 외부회로로부터 공급된 소정신호에 응하며 제 1 동작모드의 세팅을 명령하는 제 1 동작모드 세팅신호 및 제 2 동작모드의 세팅을 명령하는 제 2 동작모드 세팅신호를 발생하기 위한 모드 판별수단, 메모리셀 어레이에 공급될 어드레스의 일부분에 응하여 전송 게이트수단의 온/오프를 제어하는 사용되는 제어신호를 발생하기위한 레지스터 디코더 수단, 및 모드 판별 수단에 의해 발생된 제 2 동작모드 세팅신호 및 제 1 동작모드 세팅신호에 응하여 입/출력 수단과 데이터 버스간의 접속 및 차단을 제어하기 위한 수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 접속 및 차단을 제어하기 위한 수단은 제 1 동작모드 및 제 2 동작모드의 어느것이 선택되는가에 따라 다른 제어신호를 발생하며, 입/출력 수단은 데이터 버스에 접속되어 메모리셀 어레이어에 관하여 어드레스 디코터의 기능을 하는 AND게이트로 구성되며, 접속 및 차단을 제어하기 위한 수단은 제어신호를 발생하여 제 2 동작모드가 선택될 때 AND게이트를 동작 불능하게 하며, 접속 및 차단을 제어하기 위한 수단은 제어신호를 발생하여 제 1 동작모드가 선택될 때 AND게이트를 동작가능 하는 것을 특징으로 하는반도체 메모리 장치.
  7. 제 1 항에 있어서, 레지스터 수단은 다수의 비트로 구성된 데이터를 기억하며, 제 2 데이타 버퍼 수단은 선택된 동작모드에 따라서 외부회로로부터 공급된 데이터 및 레지스터 수단으로부터 공급된 데이터중의 하나를 선택하기 위한 다수의 선택기, 및 각각 각 선택기에 구비되며 대응 선택기의 출력 신호를 증폭하기 위하여 데이터 버스에 접속되는 기입 증폭기로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 선택기는 제 2 동작모드에서 레지스터 수단으로부터 공급된 데이터를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 각각 메모리셀을 갖는 다수의 메모리셀 : 각 메모리셀 어레이에 각각 구비된 다수의 데이터 버스 : 각 메모리셀 어레이와 각 데이터 버스사이에 각각 구비된 다수의 입/출력 수단 : 소정의 데이터를 기억하기 위하여 다수의 데이터 버스의 어느 하나에 접속된 레지스터 수단 : 레지스터 수단과 레지스터 수단이 접속될 데이터 버스간에 접속되는 전송 게이트 수단 : 각 버스상의 데이터를 외부 회로에 전송하기 위하여 각 모리셀 어레이에 각각 구비된 다수의 제 1 데이타 버퍼 수단 : 외부 회로로부터 공급된 데이터를 각 데이터 버스에 전송하기 위하여 각 메모리셀 어레이에 구비된 다수의 제 2 데이타 버퍼 수단 : 및 전송게이트 수단이 접속된 데이터 버스로부터 입/출력 수단을 차단하고 제 1 동작모드에서 전송 게이트 수단을 오프시키며, 데이터 버스에 입/출력 수단을 접속하고 제 2 동작모드에서 전송 게이트 수단을 온시키는 제어수단으로 구성되는 레지스터를 구비하며, 제 1 동작모드에서 데이터 판독 혹은 기입 동작은 메모리셀 어레이와 외부 회로간에 수행되며, 제 2 동작모드에서 데이터 판독 혹은 기입 동작은 레지스터 수단과 외부 회로간에 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 래지스터 수단은 소정수의 비트를 각각 기억하는 다수의 레지스터로 구성되며, 전송 게이트 수단은 각 레지스터에 구비된 다수의 전송게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 10 항에 있어서, 다수의 제 2버퍼 수단의 각각은 외부 회로로부터 공급된 데이터에 포함된 소정의 데이터 비트 및 각 레지스터에 기억된 데이터에 포함된 소정의 데이터 비트중에서 일 데이터 비트를 선택하는 다수의 선택기, 및 각 선택기에 구비되며 대응 선택기의 출력 신호를 증폭하기 위하여 각 데이터 버스에 접속된 기입 증폭기로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 각 선택기는 레지스터부터 공급된 데이터 비트중 하나의 데이터 비트를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 각 선택기는 외부회로로부터 공급되고 각 선택기에 공급된 데이터 비트의 값에 따라 레지스터로부터 공급된 데이터 비트중에서 하나의 데이터 비트를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서, 다수의 데이터 비트는 소정수의 마스크 데이터 비트를 기억하는 마스크 레지스터를 포함하며, 마스크 레지스터 기억된 마스크 데이터 비트는 다수의 제 2 데이타 버퍼 수단의 각각에 구비된 대응 기입 증폭기에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 9 항에 있어서, 제어수단은 외부회로로부터의 소정의 신호에 응하여 제 1동작보드의 세팅을 명령하는 제 1 동작모드 세팅신호 및 제 2 동작모드의 세팅을 명령하는 제 2 동작모드 세팅신호를 발생하는 모드 판별 수단, 메모리셀 어레이에 공급될 어드레스의 일부분에 응하여 전송게이트 수단의 온/오프를 제어하는데 사용되는 제어 신호를 발생하는 레지스터 디코더 수단, 및 모드 판별 수단에 의해 발생되는 제 2 동작모드세팅신호 및 제 1 동작모드 세팅신호에 응하여 입/출력 수단과 데이터 버스간의 접속 및 차단을 제어하는 수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 접속 및 차단을 제어하는 수단은 제 1 동작모드와, 제 2 동작모드의 어느것이 선택되는가에 따라 다른 제어 신호를 발생하며, 입/출력 수단은 데이터 버스에 접속되고 메모리셀 어레이에 관하여 어드레스 디코더의 기능을 하는 AND게이트로 구성되며, 접속 및 차단을 제어하는 수단은 제어 신호를 발생하여 제 1 동작모드 신호가 선택될 때 AND게이트를 동작가능하게 하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 9 항에 있어서, 메모리 장치는 영상처리를 위한 메모리장치인 것을 특징으로 하는 반도체 메모리 장치.
KR1019880007727A 1987-06-25 1988-06-25 레지스터를 구비한 반도체 메모리 장치 KR910003382B1 (ko)

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