DE3883865T2

DE3883865T2 - Halbleiterspeicheranordnung mit einem Register.

Info

Publication number: DE3883865T2
Application number: DE88110117T
Authority: DE
Inventors: Fumio Baba; Seiji Enomoto; Kazuya Kobayashi; Hiroaki Ogawa
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1987-06-25
Filing date: 1988-06-24
Publication date: 1994-04-21
Anticipated expiration: 2008-06-25
Also published as: KR890001085A; JPH0760594B2; KR910003382B1; DE3883865D1; JPS643897A; US4899310A; EP0296615A2; EP0296615B1; EP0296615A3

Description

Die vorliegende Erfindung betrifft allgemein ein Halbleiter-Speicherbauelement und insbesondere ein Halbleiter-Speicherbauelement, welches zusätzlich zu den Speicherzellen ein Register aufweist. Uns insbesondere betrifft die vorliegende Erfindung ein Random-Access-Memory mit einem Register, der geeignet ist zur Benutzung als Speicher für Bildverarbeitung, wie in EP-A-0 198 673 beschrieben ist.
Im allgemeinen werden Datenschreib- und Datenlesevorgänge in Bezug auf eine Speicherzelle eines konventionellen Random-Access-Memory-Bauelements (im folgenden einfach als RAM-Bauelement bezeichnet) mit einer vorbestimmten Dateneinheit von z. B. 1, 4 oder 8 Bits ausgeführt. Jedoch können solche Vorgänge die verschiedenen Kundenbedürfnisse nicht hinreichend befriedigen. Insbesondere auf dem Gebiet der Bildverarbeitung ist es erforderlich, ein RAM-Bauelement einzusetzen, welches eine sehr große Speicherkapazität aufweist und Daten mit hoher Geschwindigkeit übertragen kann. Kürzlich wurde ein RAM-Bauelement vorgeschlagen, das in der Inge ist, die oben beschriebenen Anforderungen zu erfüllen. Z.B. sind dynamische 64 kbit- und 256 kbit-RAM-Bauelemente erhältlich, die ausschließlich für die Bildverarbeitung entworfen sind.
So wie die Speicherkapazität pro einzelnem Halbleiter-Bauelement ansteigt, besteht eine andere Anforderung für einen höher entwickelten RAM, der in der Lage ist, Daten mit einer höheren Geschwindigkeit zu übertragen und auch die Bildverarbeitung einfacher durchzuführen. Unter diesen Gesichtspunkt gab es jüngst eine bemerkenswerte Aktivität in der Entwicklung eines RAM-Bauelements mit einem eingebauten Register zusätzlich zu den Speicherzellen, um damit spezielle Funktionen zu erfüllen. Z.B. kann das eingebaute Register als Maskenregister benutzt werden, das Daten, die auf eine Speicherzelle geschrieben werden sollen, bitweise steuert. Weiterhin macht es die Benutzung des eingebauten Registers möglich, innerhalb eines Referenzzyklus Daten zu aktualisieren, die aus einer vorbestimmten Anzahl von Bits bestehen, die eine Anzahl von Eingangsanschlüssen des RAM-Bauelements übersteigt. Das RAM-Bauelement mit diesen speziellen Funktionen kann komplexe Bildverarbeitung mit hoher Geschwindigkeit ausführen. Jedoch muß festgehalten werden, daß es nicht möglich ist, im eingebauten Register gespeicherte Daten zu einer externen Schaltung zu transferieren und direkt den Inhalt des eingebauten Registers zu kennen. So wird die Validierung des Betriebs des RAM-Bauelements sehr kompliziert. So ist es z. B. sehr schwierig, herauszufinden, ob ein fehlerhafter Vorgang vom eingebauten Register oder den Daten selbst verursacht ist. Dieser Nachteil führt zu einer Zunahme der zur Entwicklung des RAM-Bauelements notwendigen Zeit, einer komplizierteren Testprozedur und einem Anstieg der Kosten.
Entsprechend ist es eine allgemeine Aufgabe der vorliegenden Erfindung, ein neues und brauchbares Halbleiter-Speicher-Bauelement mit Register zu liefern, bei dem die Nachteile eines Konventionellen beseitigt sind.
Eine speziellere Aufgabe der vorliegenden Erfindung ist es, ein Halbleiter- Speicherbauelement mit einem eingebauten Register zu liefern, das in der Lage ist, Daten in das eingebaute Register zu schreiben und Daten daraus aus dem Register zu lesen. Dabei kann der Validitätstest der Funktion des DRAM-Bauelements mit Leichtigkeit ausgeführt werden. Zusätzlich kann die Zeit zur Entwicklung des RAM- Bauelements vermindert werden und die Effizienz der Auslieferungsprüfung kann verbessert werden.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Halbleiter- Speicherbauelement mit einem eingebauten Register zu liefern, das auf das eingebaute Register zugreifen kann, während es auf die Speicherzellen zu greift.
Die oben beschriebenen Aufgaben der vorliegenden Erfindung können gelöst werden durch ein wie es in Anspruch 1 beschriebenes Speicherbauelement.
Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen deutlich, wobei
Fig. 1 ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung ist;
Fig. 2 eine Ansicht ist, die zeigt, wie die Fig. 2A bis 2C kombiniert werden;
Fig. 2A bis 2C Schaltpläne des in Fig. 1 gezeigten Ausführungsbeispiels sind;
Fig. 3 ein Schaltplan einer Modenunterscheidungsschaltung ist, die in den Fig. 1 und 2A gezeigt ist;
Fig. 4 ein Schaltplan einer Schaltung zur Steuerung der Verbindung eines Leseverstärkers und eines Eingangs/Ausgangs-Gates ist, das in den Fig. 1 und 2A gezeigt ist;
Fig. 5 ein Schaltplan eines 1/4-Spalten-Adressendecoders ist, der in Fig. 2(A) gezeigt ist;
Fig. 6 eine Ansicht ist, die die Verbindungen zwischen einem Spaltendecoder und einem Datenbus zeigt;
Fig. 7 ein Schaltplan eines Spaltenadressendecoders und des Leseverstärkers und des Eingangs/Ausgangs-Gates ist;
Fig. 8 eine Ansicht ist, welche die Signal-Zustände, welche im Ausführungsbeispiel benutzt werden, zeigt;
Fig. 9A bis 9I Wellenformen von Signalen zeigen, die in einem Registerarbeitsmodus des Ausführungsbeispiels benutzt werden;
Fig. 10A bis 10I Wellenformen von Signalen zeigen, die in einem normalen Arbeitsmodus des Ausführungsbeispiels benutzt werden;
Fig. 11A bis 11G Wellenformen von Signalen zeigen, die in einem Blockarbeitsmodus des Ausführungsbeispiels benutzt werden; und
Fig. 12A bis 12G Wellenformen von Signalen in einem Lese-Übertragungsmodus und einem Schreibe-Übertragungsmodus des Ausführungsbeispiels zeigen.
Fig. 1 ist ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung. Die dargestellte Konfiguration ist ein RAM-Bauelement mit einer 4-Bit- Struktur entworfen für die Bildverarbeitung. In Bezug auf Fig. 1 enthält das RAM- Bauelement 4 Speicherzellenfelder 1 bis 4, von denen jedes eine Speicherkapazität von 256 kbits aufweist. Das RAM-Bauelement enthält außerdem einen Adressenpuffer 5, der ein Adressensignal bestehend aus den Adressenbits A&sub0; bis AN (N = 7 im dargestellten Ausführungsbeispiel) eingibt, einen Zeilenadressendecoder 6, Spaltenadressendecoder 7 bis 10 und Blöcke 11 bis 14, die jeweils einen Leseverstärker und ein Eingabe/Ausgabe-Gate (ein E/A-Gate) enthalten. Die Spaltenadressendecoder 7 bis 10 und die Blöcke 11 bis 14 stehen jeweils mit den Speicherzellenfeldern 1 bis 4 in Verbindung. Die Datenregister 15 bis 18 wandeln parallele Daten, die von den Speicherzellfeldern 1 bis 4 zeilenweise ausgegeben werden, in entsprechende serielle Daten um. Die Zeiger oder Pointer 19 bis 22 wählen die jeweiligen Anfangsbits der Daten aus, wenn die Daten in serieller Form von den Datenregistern 15 bis 18 ausgelesen werden. Die Benutzung der Pointer 19 bis 22 erlaubt eine einfachere Scroll- Prozedur. Die seriellen Eingangs/Ausgangspuffer 23 bis 26 werden zum zeilenweisen Auslesen und Beschreiben der Speicherzellfelder 1 bis 4 benutzt. Die seriellen Eingangs/Ausgangspuffer 23 bis 26 werden durch ein serielles Port-enable-Signal (SE) und ein Zeitsteuersignal (TIM), die von einer Transfer-Steuerung 27 geliefert werden, gesteuert. Bezugszeichen SD&sub0; bis SD&sub3; repräsentieren serielle Daten.
Die Transfer-Steuerung 27 gibt ein Maskenmodusfreigabe/Schreibefreigabe-Signal (ME/WE) und ein Transferfreigabe/Ausgabefreigabe-Signal ( ), die beide von einer Speichersteuerschaltung (nicht gezeigt) wie einer Zentralrechnereinheit geliefert werden. Die Transfer-Steuerung 27 steuert einen Datentransfervorgang zwischen den Speicherzellfeldern 1 bis 4 und den jeweiligen Datenregistern 15 bis 18. Weiterhin steuert die Transfer-Steuerung 27 Eingabe- und Ausgabevorgänge der seriellen Eingabe/Ausgabepuffer 23 bis 26. Ein Schreibetaktgenerator 28 empfängt das Maskenmodusfreigabe/Ausgabefreigabe-Signal TR/WE und erzeugt ein Schreibetaktsignal, das dann den Eingabe/Ausgabepuffern 35 bis 38 zugeführt wird. Ein Taktgenerator 29 empfängt ein Zeilenadressenmarkierungssignal (RAS) und ein Spaltenadressenmarkierungssignal ( ), die von der Speichersteuerschaltung geliefert werden und erzeugt innere Taktsignale ΦA und ΦB aus dem erhaltenen Signal. Der Taktgenerator 29 versorgt auch einen Aktualisierungsadressenzähler 30 mit einem Zählsignal. Der Aktualisierungsadressenzähler 30 zählt die Zählsignale des Taktgenerators 29 und liefert dem Adressenpuffer 5 ein Adressensignal, um die Speicherzellfelder 1 bis 4 zu aktualisieren, um die darin enthaltenen Daten zu erhalten.
Auswahlelemente 31 bis 34 werden benutzt, um ein Datenelement auszuwählen aus den Daten, die von den Farbdatenregistern 39 und 40 und aus Daten DQ&sub0; bis DQ&sub3;, die von
einer externen Schaltung geliefert werden. Die Eingabe/Ausgabepuffer 35 bis 38 werden gesteuert durch ein Normalarbeitsmodus-/Blockarbeitsmodus-Schaltsignal B und ein Registerarbeitsmodus-Einstellsignal R (später beschrieben), das Transferfreigabe- Ausgabefreigabe-Signal und das Schreibetaktsignal, welches vom Schreibetaktgenerator 28 abgeleitet ist. Die Farbdatenregister 39 (#1) und 40 (#2) werden zur Speicherung von Farbdaten, die während der Bildverarbeitung häufig gebraucht werden, benutzt. Ein Maskenregister 41 hat die Funktion, den Schreibevorgang in Bezug auf die Daten DQ&sub0; bis DQ&sub3;, die von einer externen
Schaltung geliefert werden (nicht gezeigt), für ein Bit zu unterbinden.
Eine Steuerschaltung 42 ist bei dem RAM-Bauelement entsprechend des Ausführungsbeispiels der vorliegenden Erfindung vorgesehen. Die Steuerschaltung 42 hat die Funktion, Daten, die in den eingebauten Registern gespeichert sind, welche die Farbdatenregister 39 und 40 und das Maskenregister 41 umfassen, auszulesen und der externen Steuerung zuzuführen und in die eingebauten Register Daten, die von der externen Schaltung geliefert werden, einzuschreiben. Der Steuerschaltung 42 wird ein Spezialfunktionssignal (SF) und ein Niedrigpegel-Schreibefreigabe-Signal (WE) zugeführt, die von der Speichersteuerschaltung geliefert werden. Der Steuerschaltung 42 werden außerdem die Zeilenadressenbits RA&sub0; und RA&sub1;, die Teil des Zeilenadressensignals sind, zugeführt. Der Steuerschaltung 42 werden weiterhin die Taktsignale ΦA und ΦB, die vom Taktgenerator 29 abgeleitet sind, zugeführt. Die Steuerschaltung 42 erzeugt ein Registerarbeitsmodus-Einstellsignal R und das Normalarbeitsmodus/Blockarbeitsmodus-Schaltsignal B aus dem Spezialfunktionssignal SF und dem Schreibefreigabe-Signal und gibt diese synchron mit den Taktsignalen ΦA und ΦB aus. Das Registerarbeitsmodus-Einstellsignal R und das Normalarbeitsmodus/Blockarbeitsmodus-Schaltsignal B werden dem Spaltendecoder 7 und auch den Eingabe/Ausgabepuffern (E/A-Puffern) 35 bis 38 über eine Zeitsteuereinstellschaltung 43 zugeführt. Wenn das Registerarbeitsmodus-Einstellsignal R auf einem hohen Pegel (anschließend einfach "H" bezeichnet) gehalten wird, kann ein Einschreibevorgang oder ein Auslesevorgang zwischen den Registern 39, 40 und 41 und der externen Schaltung ausgeführt werden. Das
Normalarbeitsmodus/Blockarbeitsmodus-Schaltsignal B bestimmt den Modus, der dann gewählt werden muß, wenn die Speicherzellenfelder 1 bis 4 mit Daten beschrieben werden oder Daten daraus ausgelesen werden. Im vorliegenden Ausführungsbeispiel können zwei Modi in Abhängigkeit des Normalarbeitsmodus/Blockarbeitsmodus- Schaltsignals gewählt werden; einer davon ist der Normalmodus und der andere ist der Blockschreibemodus. Diese Modi werden später im Detail beschrieben. Die Steuerschaltung 142 erzeugt auch Registerauswahlsignale a&sub1;, a&sub2; und a&sub3;, die den Transfer-Gates T&sub1;, T&sub2; und T&sub3; in Verbindung mit den Registern 39, 40 und 41 jeweils zugeführt werden. Wenn der Registerarbeitsmodus gewählt ist, wird einer der Register 39, 40 und 41 durch die Registerauswahlsignale a&sub1;, a&sub2; und a&sub3; ausgewählt.
Die Fig. 2A bis 2C sind detaillierte Blockdiagramme, die die in Fig. 1 gezeigte Konfiguration zeigen. Zunächst wird in Bezug auf Fig. 2A, dem Auswahlelement 31 mit Bezug auf das erste Datenbit DQ&sub0; der 4-Bit-Daten DQ&sub0; bis DQ&sub3; geliefert. Das Auswahlelement 31 wählt ein Signal aus dem Ausgangssignal eines Auswahlelementes S&sub1;, einem Bit C&sub1;&sub0; der niedrigsten Stelle aus dem Farbregister 39 und einem Bit C&sub2;&sub0; der niedrigstens Stelle aus dem Farbregister 40 aus. Den Auswahlelementen 32, 33 und 34 wird jeweils das zweite, dritte und vierte Daten-Bit der 4-Bit-Daten DQ&sub0; bis DQ&sub3; geliefert. Die Auswahlelemente 32, 33 und 34 besitzen Funktionen ähnlich denen des Auswahlelements 31. Ein Registerdecoder D&sub2; bestimmt in Abhängigkeit des Werts des ersten Daten-Bits DQ&sub0;, welches der Eingangssignale ausgewählt werden soll. Der Registerdecoder D&sub2; ist aktiviert, wenn das Registerarbeitsmodus-Einstellsignal R auf "H" gestellt ist. Einen Lesepuffer 351 und einen Schreibeverstärker 352 werden jeweils die Bits C&sub1;&sub0; und C&sub2;&sub0; der niedrigsten Stellen der Farbregister 39 und 40 geliefert. Der
Eingabe/Ausgabepuffer 35, der in Fig. 1 gezeigt ist, besteht aus einem Lesepuffer 351 und einem Schreibeverstärker 352. Ähnlich bestehen die Eingabe/Ausgabepuffer 36, 37 und 38 jeweils aus Lesepuffern 361, 371 und 381 und Schreibeverstärkern 362, 372 und 382. Die Freigabe/Sperr-Zustände der Schreibeverstärker 352, 362, 372 und 382 werden gesteuert durch ein Freigabe/Sperr-Steuersignal T, das sich zusammensetzt aus dem Normalarbeitsmodus/Blockarbeitsmodus-Schaltsignal B und einem Ausgangssignal einer Zeitsteuereinstellschaltung TA&sub3;, die das Registerarbeitsmodus-Einstellsignal R um eine vorbestimmte Zeit verzögert. Dem Schreibeverstärker 352, 362, 372 und 382 wird das Bit M&sub0; der niedrigsten Stelle des 4-Bit-Maskenregisters 41 über die Zeitsteuereinstellschaltung TA&sub4; geliefert. Wenn die Ziffer M&sub0; gleich null ist, sind die Ausgänge der Schreibeverstärker 352, 362, 372 und 382 abgedeckt. Die Ausgangsanschlüsse der Schreibeverstärker 352, 362, 372 und 382 sind über einen Datenbus DB&sub1; mit den Speicherzellenfeld 1 verbunden, wie in Fig. 2A gezeigt ist. Die Freigabe/Sperr-Zustände der Lesepuffer 351, 361, 371 und 381 werden gesteuert durch ein Ausgangssignal einer Zeitsteuereinstellschaltung TA&sub2;, welche das Registerarbeitsmodus-Einstellsignal R um eine vorbestimmte Zeit verzögert. Zusätzlich ist der Freigabe/Sperr-Zustand des Lesepuffers 351 gesteuert durch ein Ausgangssignal einer Zeitsteuereinstellschaltung TA&sub1;, die das Normalarbeitsmodus/Blockarbeitsmodus- Einstellsignal B verzögert. Die Lesepuffer 361 , 371 und 381 sind mit dem Datenbus DB&sub1; verbunden, wie in Fig. 2A gezeigt ist. Der Lesepuffer 351 ist mit dem Datenbus DB&sub1; über ein Auswahlelement S&sub5; verbunden, das durch einen 1/4-Adressendecoder D&sub1; (in Fig. 1 aus Gründen der Einfachheit weggelassen) gesteuert ist.
Die Farbregister 39 und 40 weisen jeweils eine 4-Bit-Struktur auf und sind mit dem Datenbus DB&sub1; über jeweils die Transfer-Gates T&sub1; und T&sub2; verbunden. Die Transfer- Gates T&sub1; und T&sub2; werden von den jeweiligen Registerauswahlsignalen a&sub1; und a&sub2; gesteuert. Die Bits C&sub1;&sub0; und C&sub2;&sub0; an den niedrigsten Stellen der Farbregister 39 und 40 werden den Auswahlelementen 31 bis 34 in Bezug auf das Speicherzellenfeld 1 zugeführt. Die Bits C&sub1;&sub1; und C&sub2;&sub1; an den zweitniedrigsten Stellen der Farbregister 39 und 40 werden den Auswahlelementen 131 bis 134 bezüglich des Speicherzellenfeldes 2 zugeführt, wie in Fig. 2B zu sehen ist. Die Bits C&sub1;&sub2; und C&sub2;&sub2; an den drittniedrigsten Stellen der Farbregister 39 und 40 werden den Auswahlelementen 231 bis 234 zugeführt, wie in Fig. 2B zu sehen ist. Die Bits C&sub1;&sub3; und C&sub2;&sub3; an den höchsten Stellen der Farbregister 39 und 40 werden den Auswahlelementen 331 bis 334 zugeführt, wie in Fig. 2C zu sehen ist. Wie in Fig. 2B gezeigt ist, wird Schreibeverstärker 452, 462, 472 und 482, ein Leseverstärker 451 und ein Auswahlelement S&sub6; in Bezug auf das Speicherzellenfeld 2 vorgesehen, die mit dem Datenbus DB&sub2; verbunden sind. Bezüglich des mit dem Datenbus DB&sub3; verbundenen Speicherzellenfeldes 3 sind Schreibeverstärker 552, 562, 572 und 582, ein Leseverstärker 551 und ein Auswahlelement 57 vorgesehen.
Wie in Fig. 2C gezeigt ist, sind Schreibeverstärker 652, 662, 672 und 682, ein Leseverstärker 651 und ein Auswahlelement S&sub8; bezüglich des Speicherzellenfeldes 4 vorgesehen, das mit dem Datenbus DB&sub4; verbunden ist.
Auf Fig. 2A zurückkehrend wird das Maskenregister 41 mit dem Datenbus DB&sub1; über das Transfer-Gate T&sub3; verbunden, das durch das Registerauswahlsignal a&sub3; gesteuert ist. Das Bit M&sub0; an der niedrigsten Stelle des Maskenregisters 41 wird den Schreibeverstärkern 352, 362, 372 und 382 bezüglich des Speicherzellenfeldes 1 über die Zeitsteuereinstellschaltung TA&sub4; zugeführt, wie in Fig. 2A gezeigt ist. Das Bit M&sub1; an der zweitniedrigsten Stelle des Maskenregisters 41 wird den Schreibeverstärkern 452, 462, 472 und 482 bezüglich des Speicherzellenfeldes 2 über eine Zeitsteuereinstellschaltung TA&sub5; zugeführt, wie in Fig. 2B gezeigt ist. Die drittniedrigste Stelle M&sub2; des Maskenregisters 41 wird den Schreibeverstärkern 552, 562, 572 und 582 bezüglich des Speicherzellenfeldes 3 über die Zeitsteuereinstellschaltung TA&sub6; zugeführt, wie in Fig. 2B gezeigt ist. Die höchste Stelle M&sub3; des Maskenregisters 41 wird den Schreibeverstärkern 652, 662, 672 und 682 bezüglich des Speicherzellenfeldes 4 über eine Zeitsteuereinstellschaltung TA&sub7; zugeführt, wie in Fig. 2C gezeigt ist. So kann der Schreibevorgang für jede Bit-Stelle unterbunden werden.
Die Steuerschaltung 42 besteht aus einem Registerdecoder 421 und einer Modusunterscheidungsschaltung 422. Der Registerdecoder 421 bestimmt die Werte der Registerauswahlsignale a&sub1;, a&sub2; und a&sub3; in Abhängigkeit der beiden Bits RA&sub0; und RA&sub1; aus dem Zeilenadressensignal. Wenn z. B. das Bit RA&sub0; auf "L" steht und das Bit RA&sub1; auf "L" steht, wird das Registerauswahlsignal a&sub3; auf "H" gesetzt und die anderen Signale a&sub1; und a&sub2; werden auf "L" gesetzt.
Fig. 3 ist ein Schaltbild der Modusunterscheidungsschaltung 422. Die Modusunterscheidungsschaltung 422 enthält Verriegelungsschaltungen 422a und 422b, Inverter 421c und 421d und UND-Glieder 421e, 421f und 421g. Die Verriegelungsschaltungen 421a und 421b empfangen das Spezialfunktionssignal SF und das Schreibefreigabe-Signal WE in Abhängigkeit des Taktes ΦA abgeleitet vom Taktgenerator 29. Die Ausgangssignale der Verriegelungsschaltungen 421a und 421b werden den UND-Gliedern 421e und 421f und auch den Eingängen der Inverter 421c und 421d jeweils zugeführt. Das Ausgangssignal des Inverters 421c wird den UND- Gliedern 421f und 421g zugeführt. Das Ausgangssignal des Inverters 421d wird dem UND-Glied 421g zugeführt. Das Taktsignal ΦB, abgeleitet vom Taktgenerator 29, wird den UND-Gliedern 421e, 421f und 421g zugeführt. Das Ausgangssignal des UND- Gliedes 421e ist das Registerarbeitsmodus-Einstellsignal R. Das Ausgangssignal des UND-Gliedes 421f ist das Normalarbeitsmodus-Einstellsignal BN und das Ausgangssignal des UND-Gliedes 421g ist das Blockarbeitsmodus-Einstellsignal BB. Die Beziehung zwischen dem Eingangs- und dem Ausgangssignal der Modusunterscheidungsschaltung 422 ist in Tabelle 1 gezeigt. Tabelle 1 Beim Abfall des Signals RAS Modus Registermodus (R) (lesen) Registermodus (R) (schreiben) Normalmodus (BN) Blockschreibemodus (BB)
Wenn, wie im einzelnen später beschrieben wird, das RAM-Bauelement in den Registerarbeitsmodus gesetzt wird, sind der Verstärker und das Eingabe/Ausgabe-Gate 11 vom Datenbus DB&sub1; getrennt. Dies wird erreicht durch eine Schaltung 45 zur Steuerung der Datenbusverbindung/-abtrennung (dies ist in Fig. 1 aus Gründen der Einfachheit weggelassen).
Fig. 4 ist ein Schaltplan der Schaltung 45 zur Steuerung der Datenbusverbindung/abtrennung. Wie gezeigt besteht die Schaltung 45 aus einem Inverter 45a und einem UND-Glied 45b. Ein Eingangssignal des Inverters 45a wird mit dem Registermodus- Einstellsignal R versorgt, und ein Ausgangssignal davon dem UND-Glied 45b zugeführt. Dem UND-Glied 45b wird auch das Normalarbeitsmodus/Blockarbeitsmodus-Schaltsignal B zugeführt, das dadurch erhalten wird, daß das Normalarbeitsmodus-Einstellsignal BN und das Blockarbeitsmodus- Einstellsignal BB einer ODER-Verknüpfung durch ein ODER-Glied 44, das in Fig. 2A gezeigt ist (welches in Fig. 1 aus Gründen der Einfachheit weggelassen ist) unterworfen wird. Wenn das RAM-Bauelement in den Registerarbeitsmodus gesetzt wird, wird das Ausgangssignal (ΦCA) der UND-Glieder 45b, das jeder Spalte des Spaltendecoders 7 zugeführt wird, auf "L" gehalten. Der Spaltendecoder 7 enthält, wie in Fig. 7 gezeigt ist, für jede Spalte ein UND-Glied 71a, 72a, 73a, . . . Daher sind während des Registerarbeitsmodus die UND-Glieder 71a, 72a, 73a, . . . gesperrt und sind so der Leseverstärker und das Eingabe/Ausgabe-Gate 11 vom Datenbus DB&sub1; getrennt. Somit können die Schreibvorgänge und Lesevorgänge zwischen den Farbregistern 39 und 40 und der externen Schaltung erzielt werden.
Fig. 5 ist ein Schaltplan des 1/4-Adressendecoders D&sub1;, der in Fig. 2 gezeigt ist. Der 1/4-Adressendecoder D&sub1; besteht aus Invertern 51a und 51b, UND-Gliedern 52a bis 52f und ODER-Gliedern 53a bis 53d. Das Normalarbeitsmodus-Einstellsignal BN wird dem Inverter 51a und dem UND-Glied 52a zugeführt und das Blockarbeitsmodus- Einstellsignal BB wird dem Inverter 51b und dem UND-Glied 52b zugeführt. Die Ausgangssignale der Inverter 51a und 51b werden den jeweiligen UND-Gliedern 52b und 52a zugeführt. Ein Ausgangssignal des UND-Gliedes 52a wird den UND-Gliedern 52c bis 52f zugeführt, und ein Ausgangssignal des UND-Gliedes 52b wird den ODER- Gliedern 53a bis 53d zugeführt. Ein Adressenbit A&sub0; des Spaltenadressensignals und sein invertiertes Bit werden jeweils den UND-Gliedern 52c und 52d zugeführt und ein Adressenbit A&sub1; und sein invertiertes Bit werden jeweils den UND-Gliedern 52e und 52f zugeführt. Die Ausgangssignale der UND-Glieder 52c bis 52f werden den ODER- Gliedern 53a bis 53d zugeführt. Wenn das RAM-Bauelement in den Normalarbeitsmodus gesetzt ist, wobei das Signal BN auf "H" gesetzt ist und das Signal BB auf "L" gesetzt ist, sind alle Gates der UND-Glieder 52c bis 52f offen, und daher ist es den Adressenbits A&sub0;, , A&sub1; und erlaubt, durchzutreten. Gleichzeitig ist, da das Ausgangssignal des UND-Gliedes 52b auf "L" gesetzt ist, der Durchgang der obigen Adressenbits durch die ODER-Glieder 53a bis 53d auch erlaubt. Als Resultat kann eine Spalte in Abhängigkeit der Werte der Adressenbits ausgewählt werden. Andererseits ist, wenn das RAM-Bauelement in den Blockarbeitsmodus gesetzt ist, wobei das Signal BN auf "L" gesetzt ist und das Signal BB auf "H" gesetzt ist, das Ausgangssignal des UND-Gliedes 52b auf "H" gesetzt. Daher werden alle ausgegebenen Adressenbits A&sub0;*, , A&sub1;* und auf "H" gehalten und deshalb können vier Spalten auf einmal ausgewählt werden. In Fig. 5 werden die anderen Adressenbits A&sub2;-An (n = 7 im Ausführungsbeispiel von Fig. 1) direkt dem Spaltenadressendecoder zugeführt. Dies wird im einzelnen später beschrieben.
Fig. 6 zeigt die Verbindungen zwischen dem Datenbus DB&sub1; und jeder Spalte in der Spaltenadressendecoderzelle 7. Wie gezeigt ist jede Spalte mit zwei Bits aus dem 8-Bit- Datenbus DB&sub1; verbunden. Fig. 7 zeigt die Schaltungsanordnung des Spaltenadressendecoders 7 und des Leseverstärkers und des Eingabe/Ausgabe-Gates 11. Wie dargestellt besteht der Spaltenadressendecoder 7 aus einem UND-Glied 71a für jede der Spalten. Der Leseverstärker und das Eingabe/Ausgabe-Gate 11 besteht aus zwei MOS-Transfer-Gates 72a und 72b und einem Leseverstärker SA für jede Spalte. In Fig. 7 bezeichnet das Symbol MC eine Speicherzelle.
Nun wird der Betrieb des Ausführungsbeispiels mit dem oben beschriebenen Aufbau beschrieben mit Bezug auf Fig. 8, die eine Wahrheitstabelle der Vorgänge ist und auch mit Bezug auf die Fig. 9 bis 12, die Zeitdiagramme des Betriebs des Ausführungsbeispiels sind. Der Arbeitsmodus des Ausführungsbeispiels kann hauptsächlich klassifiziert werden in den Registerarbeitsmodus, den Normalarbeitsmodus und den Blockarbeitsmodus. Eine Beschreibung der Arbeitsweise wird in dieser Reihenfolge gegeben.

REGISTERARBEITSMODUS (SCHREIBEN)

Wenn, wie in den Fig. 9(A) und 9(E) gezeigt ist, das Zeilenadressenmarkierungssignal RAS auf "L" geschaltet wird, gelangt die Zeilenadresse in die Speicherzellenfelder 1 bis 4. Gleichzeitig werden das Transferfreigabe/Ausgabefreigabe-Signal von Fig. 9(D) und das Spezialfunktionssignal SF auf "H" bzw. "L" gehalten. Gleichzeitig wird das Spaltenadressenmarkierungssignal von Fig. 9(B) auf "H" gehalten. Dann wird, wie in Fig. 9(H) gezeigt ist, das Schreibefreigabe-Signal , das ein Niedrigpegelsignal ist, auf "L" gehalten. Daher gibt die Modusunterscheidungsschaltung 422 das Registeroperationsmodus-Einstellsignal R aus, das auf "H" gesetzt ist. Gleichzeitig werden das Normalarbeitsmodus-Einstellsignal BN und das Blockarbeitsmodus-Einstellsignal BB auf "L" gehalten. Weil das Registerarbeitsmodus-Einstellsignal R auf "H" gesetzt ist, ist der Registerdecoder 421 aktiviert. Andererseits ist der Leseverstärker und das Eingabe/Ausgabe-Gate 11 vom Datenbus DB&sub1; getrennt, und daher ist das Speicherzellenfeld 1 davon getrennt. Dies ist der Fall, da das Registerarbeitsmodus-Einstellsignal R auf "H" gesetzt ist und daher das UND-Glied 45b, das in Fig. 4 gezeigt ist, das Steuersignal ΦCA erzeugt, das auf "L" gesetzt ist. Da das Schreibefreigabe-Signal WE auf "L" gehalten wird, wird ein inneres Steuersignal W auf "H" gehalten und daher ist die Zeitsteuereinstellschaltung TA&sub3; aktiviert. Als Ergebnis kann das Registerarbeitsmodus-Einstellsignal R auf die Schreibeverstärker 352, 362, 372 und 382 über die Zeitsteuereinstellschaltung TA&sub3; angewendet werden. Dabei sind alle Schreibeverstärker 352, 362, 372 und 382 betriebsbereit. Auf der anderen Seite ist ein inneres Steuersignal W, das ein Niedrigpegelsignal ist, auf "L" gesetzt, wenn das Schreibefreigabe-Signal WE auf "L" gesetzt ist. Dadurch wird vermieden, daß das Registerarbeitsmodus-Einstellsignal R durch die Zeitsteuereinstellschaltung TA&sub2; übertragen wird, und alle Leseverstärker 351, 361, 371 und 381 sind außer Betrieb. Die Zeitsteuereinstellschaltungen TA&sub2; und TA&sub3; sind vorgesehen, um die Leseverstärker 351, 361, 371 und 381 und die Schreibeverstärker 352, 362, 372 und 382 in den betriebsbereiten Zustand zu versetzen, nachdem das Speicherzellenfeld 1 vollständig vom Datenbus DB&sub1; getrennt ist.
Die Auswahlelemente 31 bis 34 wählen die Ausgangssignale der jeweiligen Auswahlelemente S&sub1; bis S&sub4; aus, weil ihnen das verzögerte Registerarbeitsmodus- Einstellsignal R zugeführt wird, das auf "H" gesetzt ist. Gleichzeitig wählen die Auswahlelemente S&sub1; bis S&sub4; die jeweiligen Daten DQ&sub0; bis DQ&sub3; aus, weil ihnen das verzögerte Registerarbeitsmodus-Einstellsignal R zugeführt wird, welches auf "H" gesetzt ist. Bevor das Schreibefreigabe-Signal von Fig. 9(A) synchron mit dem Abfall des Zeilenadressenmarkierungssignals RAS auf "L" geschaltet wird, wie in Fig. 9(H) gezeigt ist, gelangt die Zeilenadresse, die vom Zeilenadressendecoder 6 abgeleitet ist, in das Speicherzellenfeld 1. Gleichzeitig werden zwei Adressenbits RA&sub0; und RA&sub1; aus dem Zeilenadressensignal zur Auswahl eines der Register 39, 40 und 41 benutzt. Wenn z. B. das Adressenbit RA&sub0; auf "L" gesetzt ist und das Adressenbit RA&sub1; auf "L" gesetzt ist, wird das Registerauswahlsignal a&sub3; auf "H" gesetzt und dabei das Transfer- Gate T&sub3; eingeschaltet. Als Ergebnis wird das Maskenregister 41 mit dem Datenbus DB&sub1; verbunden. Auf diese Art werden die Daten DQ&sub0; auf die niedrigste Stelle M&sub0; des Maskenregisters 41 über das Auswahlelement S&sub1;, das Auswahlelement 31, den Schreibeverstarker 352, den Datenbus DB&sub1; und das Transfer-Gate T&sub3; geschrieben. Ähnlich werden die Bereiche M&sub1; bis M&sub3; des Maskenregisters 41 mit den Daten DQ&sub1; bis DQ&sub3; beschrieben.

REGISTERARBEITSMODUS (LESEN)

Wie in den Fig. 9(A) und 9(E) gezeigt ist, wird gleichzeitig mit dem Abfall des Zeilenadressenmarkierungssignals RAS, das von der Speichersteuerschaltung geliefert wird, das Spezialfunktionssignal SF auf "H" gesetzt. Gleichzeitig werden das Spaltenadressenmarkierungssignal CAS von Fig. 9(B) und das Transferfreigabe/Ausgabefreigabe-Signal TR/OE von Fig. 9(D) auf "H" gehalten. Dann wird, wie in Fig. 9(H) gezeigt ist, das Schreibefreigabe-Signal auf "H" gehalten.
Daher gibt die Modusunterscheidungsschaltung 422 das Registerarbeitsmodus- Einstellsignal R aus, welches auf "H" gesetzt wird, wie im Fall der vorher beschriebenen Schreibeoperation. Gleichzeitig verbleiben das Normalarbeitsmodus- Einstellsignal BN und das Blockarbeitsmodus-Einstellsignal BB auf "L". Weil das Registerarbeitsmodus-Einstellsignal R auf "H" gesetzt ist, ist der Registerdecoder 421 aktiviert. Andererseits ist der Leseverstärker und das Eingabe/Ausgabe-Gate 11 von dem Datenbus DB&sub1; getrennt und daher ist das Speicherzellenfeld 1 davon getrennt. Das ist der Fall, da das Registerarbeitsmodus-Einstellsignal R auf "H" gesetzt ist und daher das UND-Glied 45b, das in Fig. 4 gezeigt ist, ein Steuersignal ΦCA erzeugt, das auf "L" gesetzt ist. Das Schreibefreigabe-Signal wird auf "H" gehalten und daher wird das innere Steuersignal W auf "L" gehalten. Daher ist die Zeitsteuereinstellschaltung TA&sub3; gesperrt, so daß die Schreibeverstärker 352, 362, 372 und 382 auch inaktiviert sind. Andererseits ist das innere Niedrigpegel-Kontrollsignal auf "H" gesetzt, wenn das Schreibefreigabe-Signal auf "H" gesetzt ist. Daher kann das Registerabreitsmodus-Einstellsignal R die Zeitsteuereinstellschaltung TA&sub2; passieren.
Daraufhin sind alle Leseverstärker 351, 361, 371 und 381 aktiviert.
Wie in Fig. 6 gezeigt ist, wählt das Auswahlelement 55 nur eine Datenleitung DB1a, welche an der höchsten Position der Datenleitungen des Datenbusses DB&sub1; gelegen ist, in Abhängigkeit des Ausgangssignals des 1/4-Adressendecoders D&sub1; aus. Somit wird der Lesepuffer 351 mit den Datenverbindungen DB1a über das Auswahlelement S&sub5; verbunden. Auf diese Weise werden die in dem Bereich M&sub0; des Maskenregisters 41 gespeicherten Daten dem Lesepuffer 351 über das Auswahlelement S&sub5; zugeführt. Und die in den Bereichen M&sub1; bis M&sub3; des Maskenregisters 41 gespeicherten Daten werden den jeweiligen Lesepuffern 361, 371 und 381 zugeführt. Als Ergebnis können die in den Maskenregistern 41 gespeicherten Daten als Daten DQ&sub0; und DQ&sub3; zu der externen Schaltung übertragen werden.
Der Registerarbeitsmodus in Bezug auf die Farbregister 39 oder 40 ist derselbe wie der Arbeitsmodus in Bezug auf das Maskenregister 41.

NORMALARBEITSMODUS (SCHREIBEN)

Wenn, wie in Fig. 10(A) gezeigt ist, das Zeilenadressenmarkierungssignal auf "L" geschaltet wird, wird die Zeilenadresse den Speicherzellenfeldern 1 bis 4 zugeführt. Gleichzeitig wird, wie in Fig. 10(E) gezeigt ist, das Spezialfunktionssignal SF auf "L" gehalten. Gleichzeitig verbleiben das Spaltenadressenmarkierungssignal von Fig.
10(B) und das Transferfreigabe/Ausgabefreigabe-Signal von Fig. 10(D) auf "H". Beim Schreibvorgang des Normalarbeitsmodus wird das Schreibefreigabe-Signal auf "L" geschaltet. Somit erzeugt die Modusunterscheidungsschaltung 422 das Registerarbeitsmodus-Einstellsignal R, das auf "L" gesetzt wird. Somit ist der Registerdecoder 421 inaktiviert und alle Registerauswahlsignale a&sub1; bis a&sub3; sind auf "L" gesetzt. So sind alle Transfer-Gates T&sub1; bis T&sub3; ausgeschaltet und die Farbregister 39 und 40 und das Maskenregister 41 sind vom Datenbus DB&sub1; getrennt. Andererseits wird das Normalarbeitsmodus/Blockarbeitsmodus-Schaltsignal B, das ein Ergebnis der ODER- Verknüpfung, die im ODER-Glied 44, das in Fig. 2A gezeigt ist, ausgeführt wird, auf "H" gehalten, und das Registerarbeitsmodus-Einstellsignal R wird auf "L" gehalten. Als Ergebnis setzt das UND-Glied, das in Fig. 4 gezeigt ist, das Ausgangssignal ΦCA auf "H", so daß der Spaltendecoder 7 betriebsbereit ist. Somit ist das Speicherzellenfeld 1 mit dem Datenbus DB&sub1; verbunden. Ähnlich sind die Spaltendecoder 8, 9 und 10 betriebsbereit durch Anwendung des Steuersignals ΦCA, das auf "H" gesetzt ist und vom UND-Glied 45b aus Fig. 4 abgeleitet wird, so daß sie mit den Datenbussen DB2, DB3 und DB4 verbunden sind. Die inneren Steuersignale W und sind auf "H" bzw. "L" gesetzt, wenn das Schreibefreigabe-Signal aus Fig. 10(H) auf "L" geschaltet wird. Somit sind die Zeitsteuereinstellschaltungen TA&sub2; und TA&sub3; inaktiviert bzw. betriebsbereit und damit sind die Lesepuffer 351, 361, 371 und 381 inaktiviert, während die Schreibeverstärker 352, 362, 372 und 382 betriebsbereit sind. Gleichzeitig wählt das Auswahlelement S&sub1; das Ausgangssignal der Daten DQ&sub0; und das Auswahlelement 31 das Ausgangssignal des Auswahlelements S&sub1; aus. Dann wird in Abhängigkeit des Abfalls des Spaltenadressenmarkierungssignals aus Fig. 10(B) die Spaltenadresse den Speicherzellenfeldern 1 bis 4 zugeführt. Dann wird das Speicherzellenfeld 1 in vier Bit-Einheiten mit den Daten DQ&sub0; beschrieben über die Auswahlelemente S&sub1; bis S&sub4;, die Auswahlelemente 31 bis 34, die Schreibeverstärker 352, 362, 372 und 382, den Datenbus DB&sub1; und den Spaltendecoder 7 in dieser Reihenfolge. Ähnlich werden die Speicherzellenfelder 2 bis 4 in Vier-Bit-Einheiten mit den Daten DQ&sub2; bis DQ&sub4; beschrieben.

NORMALARBEITSMODUS (LESEN)

Wenn, wie in Fig. 10(A) gezeigt ist, das Zeilenadressenmarkierungssignal auf "L" geschaltet wird, wird die Zeilenadresse den Speicherzellenfeldern 1 bis 4 zugeführt. Gleichzeitig wird das Spezial-Funktionssignal SF auf "L" gehalten, wie in Fig. 10(B) gezeigt ist. Gleichzeitig wird das Spaltenadressenmarkierungssignal aus Fig. 10(B) und das Transferfreigabe/Ausgabefreigabe-Signal aus Fig. 10(D) auf "H" belassen. Bei dem Lesevorgang des Normalarbeitsmodus wird das Schreibefreigabe- Signal auf "H" geschaltet. Gleichzeitig erzeugt die Modusunterscheidungsschaltung 422 das Registerarbeitsmodus-Einstellsignal R, welches auf "L" gesetzt wird, wie im Falle des Schreibevorgangs des vorher beschriebenen Normalarbeitsmodus. So sind alle Transfer-Gates T&sub1; bis T&sub3; ausgeschaltet und die Farbregister 39 und 40 und das Maskenregister 41 sind vom Datenbus DB&sub1; getrennt, wie im Fall des Schreibevorgangs des Normalarbeitsmodus. Andererseits wird das Normalarbeitsmodus/ Blockarbeitsmodus-Schaltsignal B, welches ein Ergebnis der ODER-Verknüpfung, die durch das ODER-Glied 44 aus Fig. 2A ausgeführt wird, auf "H" gehalten, während das Registerarbeitsmodus-Einstellsignal R auf "L" gehalten wird. Als Ergebnis wird das Ausgangssignal ΦCA des UND-Gliedes 45b, das in Fig. 4 gezeigt ist, auf "H" gesetzt, so daß der Spaltendecoder 7 betriebsbereit ist. Somit ist das Speicherzellenfeld 1 mit dem Datenbus DB&sub1; verbunden. Ähnlich sind die Spaltendecoder 8, 9 und 10 betriebsbereit durch Anwendung des Kontrollsignals ΦCA, welches auf "H" gesetzt ist und das vom UND-Glied 45b, welches in Fig. 4 gezeigt ist, abgeleitet wird, so daß sie mit den Datenbussen DB2, DB3 und DB4 verbunden sind. Die inneren Steuersignale W und sind auf "L bzw. "H" gesetzt, weil das Schreibefreigabe-Signal auf "H" gehalten wird, wir in Fig. 10(F) gezeigt ist. Somit sind die Zeitsteuereinstellschaltungen TA&sub2; und TA&sub3; betriebsbereit bzw. inaktiviert und damit sind die Lesepuffer 351, 361, 371 und 381 betriebsbereit und die Schreibeverstärker 352, 362, 372 und 382 inaktiviert. Gleichzeitig werden die Daten, die vom Datenbus DB&sub1; in Vier-Bit- Einheiten ausgegeben werden, vom Auswahlelement S&sub5; ausgewählt in Abhängigkeit des Werts der Spaltenadresse CA&sub0; bestehend aus den Adressenbits und und in Abhängigkeit des Werts von CA&sub1; bestehend aus den Adressenbits und . Die ausgewählten Daten werden als DQ&sub0; über den Lesepuffer 351 ausgegeben. Ähnlich werden die ausgewählten Daten aus den Speicherzellenfeldern 2 bis 4 jeweils als Daten DQ&sub1; bis DQ&sub3; ausgelesen.

BLOCKSCHREIBEVORGANG IN BEZUG AUF DAS SPEICHERZELLENFELD

In diesem Arbeitsmodus können vier einander benachbarte Spalten gleichzeitig ausgewählt werden. Dies entspricht "nipple-bits" konventioneller dynamischer RAM. In der folgenden Beschreibung wird angenommen, daß die in die Zellen zu schreibenden Daten der in Farbregister 39 oder 40 gespeicherte Inhalt ist. Damit können die im Farbregister 39 oder 40 gespeicherten Daten gleichzeitig in die Speicherzellen in Blockeinheiten, die beliebigen vier Farbregistern entsprechen, gespeichert werden. In dem Fall, wenn der Farbregister z. B. vier Bit enthält, können die Speicherzellen mit den Daten in 16-Bit-Einheiten beschrieben werden. Eines der Farbregister 39 oder 40 kann ausgewählt werden in Abhängigkeit vom Pegelzustand der Eingangsdaten DQ&sub0; bis DQ&sub3;. Im Fall, wenn z. B. die Daten DQ&sub0; auf "L" gesetzt sind, umfaßt der Inhalt des Farbregisters 40 die Daten, mit denen die Speicherzellen in den ersten Spalten von vier Zellenblöcken (das entspricht vier Bit mal vier Spalten), die vom Spaltenadressensignal ausgewählt werden. Ist auf der anderen Seite DQ&sub0; auf "H" gesetzt, so sind die Daten, die im Farbregister 39 gespeichert sind, diejenigen Daten, mit denen die ersten Spalten der vier Speicherzellenblöcke der Speicherzellen beschrieben werden. In dem Fall, wenn die Daten DQ&sub1; auf "H" gehalten werden, enthält der Inhalt des Farbregisters 39 die Daten, mit denen die Speicherzellen in den zweiten Spalten der ausgewählten Speicherzellenblocks beschrieben werden. Im Fall, wenn alternativ die Daten DQ&sub1; auf "L" gehalten werden, enthält der Inhalt des Farbregisters 40 die Daten, mit denen die zweiten Spalten der ausgewählten Speicherzellenblöcke der Speicherzellen beschrieben werden. Auf gleiche Weise werden die Daten DQ&sub2; dazu benutzt, um anzuweisen, welcher der Farbregister 39 oder 40 ausgewählt werden soll, um die Daten in die Speicherzellen in den dritten Spalten der Speicherzellenblöcke zu schreiben. Und die Daten DQ&sub3; werden dazu benutzt, um anzuweisen, welcher der Farbregister 39 oder 40 ausgewählt werden soll, dessen Inhalt in die Speicherzellen in die vierten Spalten der Speicherzellenblöcke geschrieben werden soll. Wenn z. B. alle Daten DQ&sub1; bis DQ&sub3; auf "L" gesetzt sind, wird der im Farbregister 40 gespeicherte Inhalt in die Speicherzellen in alle vier Spalten der Speicherzellenfelder abgespeichert.
Der Blockarbeitsmodus wir weiterhin beschrieben in Bezugnahme auf die Fig. 11(A) bis 11(G). Wenn, wie gezeigt, das Zeilenadressenmarkierungssignal abfällt, werden das Spaltenadressenmarkierungssignal und das Transferfreigabe-Signal auf "H" gehalten. Und gleichzeitig wird das Spezialfunktionssignal und das Schreibefreigabe-Signal auf "L" gehalten. Dann gelangen die Zeilenadressen in die Speicherzellenfelder 1 bis 4. Wenn daraufhin das Spaltenadressenmarkierungssignal abfällt und das Schreibefreigabe-Signal WE auf "L" gehalten wird, sind es die Spalten der Speicherzellenfelder 1 bis 4, welche mit den Daten beschrieben werden. Im Blockarbeitsmodus werden die Speicherzellen mit den Daten in Vier-Bit-Einheiten beschrieben. Somit werden, wie vorher mit Bezug auf Fig. 5 beschrieben wurde, die vier Adressenbits , , und auf 1 gesetzt, die Spaltenadresse, die pro
Blockeinheit ausgewählt wird wird durch die anderen Spaltenadressenbits zusätzlich zu den Spaltenadressenbits , , , und bestimmt.

LESE/SCHREIBE-TRANSFER

Dieser Arbeitsmodus wird unter Bezugnahme auf die Fig. 12(A) bis 12(G) beschrieben. Wenn das Spaltenadressenmarkierungssignal und das Schreibefreigabe-Signal beide auf "L" gesetzt werden, dann, wenn das Zeilenadressenmarkierungsignal abfällt, können Daten in Bezug auf eine Zeile jedes der Speicherzellenfelder 1 bis 4 zu den Datenregistern 15 bis 18 in Einheiten einer Zeile mit einer großen Geschwindigkeit transferiert werden. Wenn, auf der anderen Seite, das Spaltenadressenmarkierungssignal und das Schreibefreigabe-Signal zum Zeitpunkt des Abfalls des Zeilenadressenmarkierungssignal auf "H" bzw. "L" gesetzt sind, so können Daten zu den Speicherzellen in Bezug auf eine Zeile der Speicherzellenfelder 1 bis 4 mit hoher Geschwindigkeit übertragen werden.
Wie oben beschrieben, kann gemäß der vorliegenden Erfindung der Inhalt der "eingebauten" Register, wie der Register 39, 40 und 41 beliebig ausgelesen und zu einer externen Schaltung übertragen werden, und es können auch Daten von einer externen Schaltung auf die eingebauten Register geschrieben werden. Somit wird es möglich, den Inhalt der eingebauten Register direkt zu jeder Zeit zu kennen. Das führt zu einer Verbesserung im Validitätstest des Betriebs des RAM-Bauelements. Darüber hinaus wird es möglich, sich einfach von einem fehlerhaften Vorgang des RAM- Bauelements zu vergewissern, z. B. zu ermitteln, ob ein fehlerhafter Vorgang durch einen Fehler in Bezug auf die eingebauten Register verursacht ist oder nicht.

Claims

1. Halbleiter-Speicherbauelement, welches aufweist:

ein Speicherzellenfeld (1) mit Speicherzellen (MC), einen Datenbus (DB&sub1;), eine Eingabe/Ausgabeeinrichtung (7, 11) zwischen Speicherzellenfeld und dem Datenbus, eine Registereinrichtung (39-41) zur Speicherung vorbestimmter Daten, eine erste Datenpuffereinrichtung (351-381), um Daten auf dem Datenbus zu einer externen Schaltung zu transferieren, und eine zweite Datenpuffereinrichtung (352-382, 31-34), um von einer externen Schaltung erhaltene Daten auf den Datenbus zu transferieren, dadurch gekennzeichnet, daß das Bauelement aufweist:

eine Transfer-Gate-Einrichtung (T&sub1;-T&sub3;), welche zwischen Datenbus und Registereinrichtung geschaltet ist,

eine Steuereinrichtung (42, 45), welche in einem ersten Arbeitsmodus die Eingabe/Ausgabeeinrichtung mit dem Datenbus verbindet und die Transfer-Gate- Einrichtung ausschaltet und in einem zweiten Arbeitsmodus die Verbindung zwischen Eingabe/Ausgabeeinrichtung und dem Datenbus unterbricht und die Transfer-Gate- Einrichtung einschaltet, daß in diesem ersten Arbeitsmodus eine Datenlese- oder Datenschreib-Operation zwischen dem Speicherzellenfeld und der externen Schaltung über den Datenbus und entweder erste oder zweite Puffereinrichtung ausgeführt wird und alternativ im zweiten Arbeitsmodus die Datenlese-oder Datenschreib-Operation zwischen der Registereinrichtung und der externen Schaltung mittels der Transfer-Gate- Einrichtung, dem Datenbus und entweder erster oder zweiter Puffereinrichtung ausgeführt wird.

2. Halbleiter-Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Registereinrichtung ein Register (39, 40) zur Speicherung von Farbdaten, welche in das Speicherzellenfeld geschrieben werden sollen, aufweist.

3. Halbleiter-Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Registereinrichtung ein Maskenregister (41) zur Speicherung von Maskendaten zur Inaktivierung der zweiten Datenpuffereinrichtung für ein Bit aufweist.

4. Halbleiter-Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Registereinrichtung mehrere Register (39-41) aufweist und die Transfer-Gate-Einrichtung (T&sub1;-T&sub3;) für jedes Register vorgesehen ist und daß jedes der mehreren Register mit dem Datenbus durch Einschalten der entsprechenden Transfer- Gate-Einrichtung abhängig von einem Teil (RA&sub0;, RA&sub1;) einer Adresse, die dem

Speicherzellenelement zugeführt wird, verbunden wird.

5. Halbleiter-Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Steuereinrichtung enthält:

eine Modus-Unterscheidungseinrichtung (422), die ein erstes Moduseinstellsignal (B), welches die Aktivierung des ersten Arbeitsmodus anweist, und ein zweites Moduseinstellsignal (R), welches die Aktivierung des zweiten Arbeitsmodus anweist, abhängig von einem vorbestimmten Signal von der externen Schaltung erzeugt, eine Registerdecodiereinrichtung (421) zur Erzeugung eines Steuersignals, welches zur Steuerung des Ein- und Ausschaltens der Transfer-Gate-Einrichtung abhängig von einem Teil (RA&sub0;, RA&sub1;) einer Adresse, die dem Speicherzellenfeld zugeleitet wird, benutzt wird, und eine Einrichtung (45) zur Steuerung der Verbindung zwischen der Eingabe/Ausgabeeinrichtung (7, 11) und dem Datenbus (DB&sub1;) abhängig vom zweiten

Moduseinstellsignal (R) und vom ersten Moduseinstellsignal (B), welche von der Modus-Unterscheidungseinrichtung (422) erzeugt werden.

6. Halbleiter-Speicherbeauelement nach Anspruch 5, dadurch gekennzeichnet, daß die Verbindungssteuereinrichtung (45) ein Steuersignal (ΦCA) erzeugt, welches sich ändert abhängig davon, welcher vom ersten Arbeitsmodus oder zweiten Arbeitsmodus gewählt ist, und dadurch, daß die Ein/Ausgabe-Einrichtung ein UND-Gatterglied (71a-73a) aufweist, welches mit dem Datenbus (DB&sub1;) verbunden ist und als Adressen-Decoder bezüglich des Speicherzellenfeldes (1) arbeitet, und dadurch, daß die Verbindungssteuereinrichtung (45) das Steuersignals derart erzeugt, daß das UND- Gatterglied (71a-73a) nicht aktiviert ist, wenn der zweite Arbeitsmodus (R) gewählt ist, und aktiviert ist, wenn der erste Arbeitsmodus (B) gewählt ist.

7. Halbleiter-Speicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Registereinrichtung Daten, die aus mehreren Bits (C&sub1;&sub0;-C&sub1;&sub3;, C&sub2;&sub0;-C&sub2;&sub3;, M&sub0;-M&sub1;) besteht, speichert und daß die zweite Datenpuffereinrichtung mehrere Auswahlelemente (31-34) zur Auswahl von von der externen Schaltung zugeführten Daten oder von von der Registereinrichtung zugeführten Daten in Übereinstimmung mit dem gewählten Arbeitsmodus und jeweiligen mit dem Datenbus verbundene Schreibverstärker (352-382) für jedes Auswahlelement zur Verstärkung der Ausgangssignale der jeweiligen Auswahlelemente aufweist.

8. Halbleiter-Speicherbauelement nach Anspruch 7, dadurch gekennzeichnet, daß die Auswahlelemente (31-34) im zweiten Arbeitsmodus die Daten der Registereinrichtung auswählen.

9. Halbleiter-Speicher, gekennzeichnet durch mehrere Halbleiter-Speicherbauelemente nach Anspruch 1, welcher somit mehrere Speicherzellenelemente (1-4), mehrere Datenbusse (DB&sub1;-DB&sub4;), mehrere Eingabe/Ausgabe-Einrichtungen (7-10, 11-14), mehrere erste Datenpuffer-Einrichtungen (351-381, 451, 551, 651) und mehrere zweite Datenpuffer-Einrichtungen (352-382, 452-482, 552-582, 652-682, 31-34, 131-134, 231-234, 331, 334) aufweist.

10. Halbleiter-Speicher nach Anspruch 9, dadurch gekennzeichnet, daß die Registereinrichtung mehrere Register (39-41), welche jeweils eine vorbestimmte Zahl von Bits (C&sub1;&sub0;-C&sub1;&sub3;, C&sub2;&sub0;-C&sub2;&sub3;, M&sub0;-M&sub3;) speichern, enthält und daß die Transfer-Gate- Einrichtung mehrere Transfer-Gates (T&sub1;-T&sub3;), jeweils eines für das entsprechende Register, aufweist.

11. Halbleiter-Speicher nach Anspruch 10, dadurch gekennzeichnet, daß jede der mehreren zweiten Puffereinrichtungen mehrere Wahlelemente (31-34, 131-134, 231- 234, 331-334) zur Auswahl eines Datenbits von einem in den Daten, welche von der externen Schaltung geliefert werden, enthaltenen vorbestimmten Datenbit oder einem vorbestimmten Datenbit, welches in den Daten, die in jedem der Register gespeichert sind, enthalten ist, und mit den entsprechenden Datenbussen verbundene Schreibverstärker (352-382, 452-482, 552-582, 652-682) für die entsprechenden Auswahlelemente und zur Verstärkung der Ausgangssignale der jeweiligen Auswahlelemente aufweist.

12. Halbleiter-Speicher nach Anspruch 11, dadurch gekennzeichnet, daß jedes der Auswahlelemente (31, 32, 33, 34) ein Datenbit aus den Datenbits (C&sub1;&sub0;, C&sub2;&sub0;), welche von den Registern geliefert werden, auswählt.

13. Halbleiter-Speicher nach Anspruch 11, dadurch gekennzeichnet, daß jedes der Auswahlelemente ein Datenbit aus den Datenbits (C&sub1;&sub0;, C&sub2;&sub0;) auswählt, welche von den Registern in Übereinstimmung mit einem Wert des Datenbits, welches von der externen Schaltung geliefert und jedem Auswahlelement zugeführt wird, geliefert wird.

14. Halbleiter-Speicher nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die mehreren Register ein Maskenregister (41) zur Speicherung einer vorbestimmten Anzahl von Maskendatenbits (M&sub0;-M&sub3;) aufweisen und daß die Maskendatenbits, welche im Maskenregister gespeichert sind, den jeweiligen Schreibverstärkern in jedem der zweiten Datenpufferelemente zugeführt werden.

15. Halbleiter-Speicher nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet,, daß die Steuereinrichtung eine Modus-Unterscheidungseinrichtung (422) zur Erzeugung eines ersten Moduseinstellsignals (B), welches die Aktivierung des ersten Arbeitsmodus anweist, und zur Erzeugung eines zweiten Moduseinstellsignals (R), welches die Aktivierung des zweiten Arbeitsmodus anweist, in Abhängigkeit eines vorbestimmten Signals von der externen Schaltung, eine Registerdecodiereinrichtung (421) zur Erzeugung eines Steuersignals zur Ein/Ausschaltsteuerung der Transfer-Gate- Einrichtung in Abhängigkeit eines Teils (RA&sub0;, RA&sub1;) einer Adresse, welche dem Speicherzellenfeld zugeführt wird, und eine Einrichtung (45) zur Steuerung der Verbindung zwischen der Eingabe/Ausgabeeinrichtung und dem Datenbus als Antwort auf das zweite und das erste Moduseinstellsignal, welche von der Modus- Unterscheidungseinrichtung erzeugt werden, aufweist.

16. Halbleiter-Speicher nach Anspruch 15, dadurch gekennzeichnet, daß die Verbindungssteuereinrichtung (45) ein Steuersignal (ΦCA) erzeugt, welches sich ändert abhängig davon, welcher vom ersten oder zweiten Arbeitsmodus gewählt ist und dadurch, daß die Ein- und Ausschalteinrichtung ein UND-Gatterglied, welches mit dem Datenbus verbunden ist und in Bezug auf das Speicherzellenfeld als Adressendecoder arbeitet, aufweist und dadurch, daß die Verbindungssteuereinrichtung ein Kontrollsignal erzeugt, derart, daß das UND-Gatterglied nicht aktiviert ist, wenn der zweite Arbeitsmodus gewählt ist und das UND-Gatterglied aktiviert ist, wenn der erste Arbeitsmodus gewählt ist.

17. Halbleiter-Speicherbauelement nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß es sich um ein Speicherbauelement zur Bildverarbeitung handelt.